JP2003198350A

JP2003198350A - 負荷駆動回路

Info

Publication number: JP2003198350A
Application number: JP2001390431A
Authority: JP
Inventors: Yutaka Fukuda; 豊福田; Takashi Nakano; 敬志中野; Nobutada Ueda; 展正植田; Shoji Miura; 昭二三浦
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-12-21
Filing date: 2001-12-21
Publication date: 2003-07-11
Anticipated expiration: 2021-12-21
Also published as: JP3736453B2

Abstract

(57)【要約】【課題】過電流制限機能を有する負荷駆動回路におい
て、ＭＯＳトランジスタのオン／オフの切り替え時（ス
イッチング時）と安定状態（定常状態）での両トランジ
スタの電流波形の相似性を確保することができるように
する。【解決手段】電源＋Ｂと負荷１とフォーストランジスタ
Ｑｆが直列に接続され、フォーストランジスタＱｆに対
し並列に、センストランジスタＱｓと検出抵抗Ｒｓとの
直列回路が接続されている。ゲート駆動回路２により両
トランジスタＱｆ，Ｑｓがオン・オフ動作する。検出抵
抗Ｒｓに発生する電圧が所定値を越えると、トランジス
タ３により負荷１に流れる電流が制限される。両トラン
ジスタＱｆ，Ｑｓのオフからオンへの切り替え時とオン
からオフへの切り替え時に、基板電位調整回路４によ
り、センストランジスタＱｓにおける基板電位を調整し
てセンストランジスタＱｓに流れる電流の波形が整形さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷駆動回路に係
り、特に、過電流制限機能を有する負荷駆動回路に関す
るものである。

【０００２】

【従来の技術】この種の従来技術として、米国特許第４
５５３０８４号公報がある。これは、図８に示すよう
に、電源に対し負荷１００とフォーストランジスタ１０
１を直列接続するとともに、フォーストランジスタ１０
１に対しセンストランジスタ１０２と検出抵抗１０３と
の直列回路を並列に接続する。フォーストランジスタ１
０１のゲート端子とセンストランジスタ１０２のゲート
端子はゲート駆動回路１０４と接続され、両トランジス
タ１０１，１０２はカレントミラー接続されている。そ
して、フォーストランジスタ１０１に流れる電流に比例
する電流をセンストランジスタ１０２に流して検出抵抗
１０３で電圧に変換してアンプ１０５で過電流を判断す
る。

【０００３】この時、ドレイン・ソース間電圧Ｖｄｓが
大きい時にはトランジスタ１０１と１０２のカレントミ
ラー比は安定している。しかし、ドレイン・ソース間電
圧Ｖｄｓが小さくなってきた時（トランジスタ１０１，
１０２のオン時）には、抵抗１０３の電圧ドロップの寄
与率が大きくなり、カレントミラー比が崩れる。

【０００４】特に、ＰＷＭ制御しており、スイッチング
状態と定常状態が繰り返され、かつ電流制限する場合
（例えば、特開平９−６４７０７号公報）にはカレント
ミラー比の安定化が課題である。

【０００５】

【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、過電流制限
機能を有する負荷駆動回路において、ＭＯＳトランジス
タのオン／オフの切り替え時（スイッチング時）と安定
状態（定常状態）での両トランジスタの電流波形の相似
性を確保することができるようにすることにある。

【０００６】

【課題を解決するための手段】請求項１に記載の発明に
よれば、ゲート駆動回路によりパワーＭＯＳトランジス
タとセンス用ＭＯＳトランジスタがオン・オフ動作され
るとともに検出抵抗に発生する電圧が所定値を越えると
負荷に流れる電流が制限される。また、両トランジスタ
のオフからオンへの切り替え時、または、オンからオフ
への切り替え時、または、オン時に、パワーＭＯＳトラ
ンジスタとセンス用ＭＯＳトランジスタの少なくともい
ずれかのトランジスタにおける基板電位を調整して少な
くともいずれかのトランジスタに流れる電流の波形を整
形することにより、ＭＯＳトランジスタのオン／オフの
切り替え時（スイッチング時）と安定状態（定常状態）
での両トランジスタの電流波形の相似性を確保すること
が可能となる。

【０００７】請求項２に記載の発明によれば、ゲート駆
動回路により、パワーＭＯＳトランジスタのゲート端子
およびセンス用ＭＯＳトランジスタのゲート端子の電圧
が調整されて両トランジスタがオン・オフ動作されてオ
ン時に負荷が通電される。また、電流制限手段により、
検出抵抗に発生する電圧が所定値を越えると負荷に流れ
る電流が制限される。さらに、基板電位調整手段によ
り、ゲート駆動回路による両トランジスタのオフからオ
ンへの切り替え時、または、オンからオフへの切り替え
時、または、オン時に、パワーＭＯＳトランジスタとセ
ンス用ＭＯＳトランジスタの少なくともいずれかのトラ
ンジスタにおける基板電位が調整されて少なくともいず
れかのトランジスタに流れる電流の波形が整形される。
よって、ＭＯＳトランジスタのオン／オフの切り替え時
（スイッチング時）と安定状態（定常状態）での両トラ
ンジスタの電流波形の相似性を確保することが可能とな
る。

【０００８】

【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。図１には、本実施形
態における負荷駆動回路の電気的構成を示す。

【０００９】図１において、メインパワーＭＯＳＦＥＴ
（以下、フォーストランジスタという）Ｑｆのソース端
子は接地されるとともに、ドレイン端子は負荷１を介し
て電源＋Ｂと接続されている。このようにして、電源＋
Ｂと負荷１とフォーストランジスタＱｆとの直列回路が
形成されている。また、フォーストランジスタＱｆに対
し、センス用ＭＯＳＦＥＴ（以下、センストランジスタ
という）Ｑｓと検出抵抗Ｒｓとの直列回路が、並列に接
続されている。さらに、フォーストランジスタＱｆのゲ
ート端子およびセンストランジスタＱｓのゲート端子に
はゲート駆動回路２が接続されている。このゲート駆動
回路２により、フォーストランジスタＱｆのゲート端子
およびセンストランジスタＱｓのゲート端子の電圧を調
整して両トランジスタＱｆ，Ｑｓをオン・オフ動作させ
オン時に負荷１を通電することができる。このトランジ
スタＱｆ，Ｑｓのオン時には、フォーストランジスタＱ
ｆに流れる電流に比例する電流がセンストランジスタＱ
ｓに流れるとともに、検出抵抗Ｒｓにおいてセンストラ
ンジスタＱｓに流れる電流に比例する電圧が発生する。

【００１０】また、フォーストランジスタＱｆおよびセ
ンストランジスタＱｓのゲート端子とグランド間におい
て電流制限用トランジスタ３が接続されている。同トラ
ンジスタ３のベース端子はセンストランジスタＱｓと検
出抵抗Ｒｓとの間の点αと接続されている。そして、電
流制限手段としての電流制限用トランジスタ３は、検出
抵抗Ｒｓに発生する電圧が所定値を越えると、フォース
トランジスタＱｆおよびセンストランジスタＱｓのゲー
ト端子の電圧を強制的に調整して（下げて）負荷１に流
れる電流を制限する。

【００１１】さらに、センストランジスタＱｓの基板電
位を調整するための基板電位調整回路４が設けられてい
る。基板電位調整回路４においては、電源Ｖｃｃ（＝１
４ボルト）とグランド間において抵抗１０とツェナーダ
イオード１１が直列に接続されている。ツェナーダイオ
ード１１でのツェナー電圧は６ボルトであり、これによ
り基準電圧Ｖｇｈが生成される。ツェナーダイオード１
１に対しダイオード１２ａ，１２ｂ，１２ｃと抵抗１３
の直列回路が並列に接続されている。各ダイオード１２
ａ，１２ｂ，１２ｃは順方向電圧が０．６ボルトであり
（計１．８ボルトが生成され）、ダイオード１２ａ，１
２ｂ，１２ｃでのＶｃｃ側端子βが６ボルトであるの
で、ダイオード１２ａ，１２ｂ，１２ｃでのグランド側
端子γには４．２ボルトの基準電圧Ｖｇｌが作られる。

【００１２】また、ダイオード１２ａ，１２ｂ，１２ｃ
でのＶｃｃ側端子βは、コンパレータ１４の＋入力端子
と接続されている。また、ダイオード１２ａ，１２ｂ，
１２ｃでのグランド側端子γは、コンパレータ１５の−
入力端子と接続されている。コンパレータ１４の−入力
端子及びコンパレータ１５の＋入力端子は、ゲート駆動
回路２からトランジスタＱｆ，Ｑｓのゲート端子へのゲ
ート入力ラインと接続されている。よって、コンパレー
タ１５においてゲート入力電圧Ｖｇとγ点電位（＝４．
２ボルト）が比較され、ゲート入力電圧Ｖｇが４．２ボ
ルトよりも高いと出力がＨレベルとなる。また、コンパ
レータ１４においてゲート入力電圧Ｖｇとβ点電位（＝
６ボルト）が比較され、ゲート入力電圧Ｖｇが６ボルト
よりも低いと出力がＨレベルとなる。

【００１３】さらに、両コンパレータ１４，１５の出力
端子はＡＮＤゲート１６の入力端子に接続されている。
よって、ゲート入力電圧Ｖｇがγ点電位（＝４．２ボル
ト）よりも高く、かつ、β点電位（＝６ボルト）よりも
低いと、ＡＮＤゲート１６の出力がＨレベルとなる。ま
た、ＡＮＤゲート１６の出力端子はＮＡＮＤゲート１７
の一方の入力端子と接続されている。

【００１４】一方、トランジスタＱｆ，Ｑｓのドレイン
端子はコンパレータ１８の＋入力端子と接続され、この
コンパレータ１８の−入力端子には定電圧電源１９が接
続されている。定電圧電源１９には、図４のＩｄ−Ｖｄ
ｓ特性での検出抵抗Ｒｓによる負荷線上のドレイン電流
Ｉｄ＝０の時のドレイン・ソース間電圧Ｖｄｓ＝Ｖｄｔ
が発生する。図１のコンパレータ１８において、フォー
ストランジスタＱｆのドレイン・ソース間電圧Ｖｄｓと
基準電圧Ｖｄｔとが比較され、ドレイン・ソース間電圧
Ｖｄｓが基準電圧Ｖｄｔよりも高いと、出力がＨレベル
となる。コンパレータ１８の出力端子は前述のＮＡＮＤ
ゲート１７の入力端子と接続されている。よって、ＮＡ
ＮＤゲート１７においてゲート入力電圧Ｖｇがγ点電位
（＝４．２ボルト）〜β点電位（＝６ボルト）の範囲内
にあり、かつ、ドレイン・ソース間電圧Ｖｄｓが基準電
圧Ｖｄｔよりも高い時には、出力がＬレベルとなる。そ
れ以外の時には、ＮＡＮＤゲート１７の出力はＨレベル
となる。

【００１５】また、電源Ｖｃｃとグランド間において抵
抗２０とトランジスタ２１が直列に接続されている。こ
のトランジスタ２１のゲート端子は前述のＮＡＮＤゲー
ト１７の出力端子と接続されている。よって、ＮＡＮＤ
ゲート１７の出力がＨレベルの時にはトランジスタ２１
がオンし、ＮＡＮＤゲート１７の出力がＬレベルの時に
はトランジスタ２１がオフする。また、トランジスタ２
１のドレイン電圧がセンストランジスタＱｓの基板電位
となる。これにより、トランジスタ２１がオン状態では
センストランジスタＱｓの基板電位がグランド電位（０
ボルト）となる。さらに、トランジスタ２１に対し並列
にダイオード２２が接続され、ダイオード２２は順方向
電圧が０．８ボルトである。これにより、トランジスタ
２１がオフ状態ではセンストランジスタＱｓの基板電位
として０．８ボルトが印加されることになる。一方、フ
ォーストランジスタＱｆの基板電位はソース電位（＝０
ボルト）に固定されている。

【００１６】次に、このように構成した負荷駆動回路の
作用を説明する。図２には、動作説明のためのタイムチ
ャートを示す。この図２は、図１でのトランジスタＱ
ｆ，Ｑｓのゲート電圧Ｖｇ、フォーストランジスタＱｆ
のドレイン・ソース間電圧Ｖｄｓ、フォーストランジス
タＱｆに流れるドレイン電流Ｉｄｆ、センストランジス
タＱｓに流れるドレイン電流Ｉｄｓ、センストランジス
タＱｓの基板電位Ｖｂを示すものである。

【００１７】図２において、ｔ１のタイミングでゲート
電圧Ｖｇが上昇を開始し、ｔ２のタイミングで所定値に
達し、また、ｔ３のタイミングでゲート電圧Ｖｇが下降
を開始し、ｔ４のタイミングで所定値（＝０ボルト）に
達する。

【００１８】ここで、従来方式について説明を加える。
図１のトランジスタＱｆ，Ｑｓについてのドレイン電流
Ｉｄと、ドレイン・ソース間電圧Ｖｄｓの関係は、図３
のようになる（あるゲートバイアス状態でオン時）。図
３の飽和領域で図２のｔ１〜ｔ２の期間およびｔ３〜ｔ
４の期間におけるスイッチング時の動作が行われ、ま
た、図３の直線領域（非飽和領域）で図２のｔ２〜ｔ３
の期間における定常時の動作が行われる。ドレイン・ソ
ース間電圧Ｖｄｓの大きい飽和領域では、フォーストラ
ンジスタＱｆのドレイン電流Ｉｄｆも、センストランジ
スタＱｓのドレイン電流Ｉｄｓも検出抵抗Ｒｓの電圧ド
ロップの影響はほぼ無くて等しい。これに対し、ドレイ
ン・ソース間電圧Ｖｄｓの小さい直線領域では、フォー
ストランジスタＱｆのＩｄｆとセンストランジスタＱｓ
のＩｄｓは抵抗Ｒｓの影響でズレてしまう。図３におい
て、ドレイン電流ＩｄｆとＩｄｓの電流比は、スイッチ
ング時では、電流比が「１」であるのに対し、定常時で
は電流比が約「１／２」となってしまう。

【００１９】よって、定常状態で電流制限値を設定する
と、スイッチング時に制限がかかってしまう。また、ス
イッチング時で設定すると、定常状態でマージンがあり
すぎる。

【００２０】この不具合の対策を講じたのが図１であ
り、図２のｔ１〜ｔ２，ｔ３〜ｔ４のスイッチング時に
おけるｔ１０〜ｔ１１，ｔ２１〜ｔ２２の期間において
センストランジスタＱｓの基板電位Ｖｂを「０」から
「０．８ボルト」にし正のバイアスをかけて閾値電圧Ｖ
ｔを上げ、その差分を検出抵抗Ｒｓの電圧ドロップと等
しくして、センストランジスタＱｓの電流波形とフォー
ストランジスタＱｆの電流波形の相似性を確保してい
る。つまり、図２でのセンストランジスタＱｓのドレイ
ン電流Ｉｄｓのスイッチング時（ｔ１〜ｔ２、ｔ３〜ｔ
４）におけるピーク波形（図中、従来で表す）を無くし
て、ＩｄｆとＩｄｓの波形をほぼ等しくしている。

【００２１】今、検出抵抗Ｒｓの電圧降下が０．３ボル
ト程度（定常時）であると想定すると、スイッチング時
の閾値電圧Ｖｔの持ち上げも０．３ボルト程度とすべ
く、０．８ボルト程度基板バイアス電圧Ｖｂを上げる。
この基板電位Ｖｂの設定は、トランジスタのデバイス構
成（不純物濃度等）で異なるため、図１のダイオード２
２の段数や供給電流の設定により行う。

【００２２】図１のトランジスタ２１がオフする条件
は、図４に示しており、ゲート電圧Ｖｇがある電圧範囲
（Ｖｇｌ〜Ｖｇｈ）の時で、ドレイン・ソース間電圧Ｖ
ｄｓがＶｄｔ以上の時である。Ｖｄｔは、例えばＶｇｌ
が飽和領域から直線領域に入る点Ｐから検出抵抗Ｒｓの
傾きで負荷線を引いた時のＶｄｓ軸との交点としてい
る。

【００２３】図２において、ｔ１のタイミングでＶｇが
上昇を開始してｔ１０のタイミングで閾値電圧Ｖｔに達
するとトランジスタＱｆ，ＱｓがオンしてＩｄｆ，Ｉｄ
ｓが上昇するとともにＶｄｓが低下し始める。同時に、
図１のコンパレータ１５においてＶｇがＶｇｌ（＝４．
２ボルト）に達し、出力がＨレベルとなり、ＡＮＤゲー
ト１６の出力がＨレベルとなる。またこの時、コンパレ
ータ１８においてはＶｄｓがＶｄｔよりも高いので出力
はＨレベルとなる。よって、ＮＡＮＤゲート１７の出力
がＬレベルとなり、トランジスタ２１がオフする。その
結果、センストランジスタＱｓの基板電位Ｖｂはそれま
でのグランドレベル（＝０ボルト）からダイオード２２
による０．８ボルトにされる。

【００２４】その後、図２のｔ１１のタイミングにおい
てＶｄｓがＶｄｔになると、図１のコンパレータ１８の
出力がＬレベルになる。これにより、ＮＡＮＤゲート１
７の出力がＨレベルとなり、トランジスタ２１がオン
し、センストランジスタＱｓの基板電位Ｖｂがグランド
レベル（＝０ボルト）に戻される。

【００２５】この図２のｔ１０〜ｔ１１の期間でのセン
ストランジスタＱｓの基板電位Ｖｂの上昇により、基板
電位を変えなかった場合（従来方式）に比べ、同期間で
のセンストランジスタＱｓに流れる電流Ｉｄｓを低減し
てフォーストランジスタＱｆに流れる電流Ｉｄｆでの波
形に相似したものにすることができる。

【００２６】図２において、ｔ３のタイミングでＶｇが
下降を開始してｔ２０のタイミングでＩｄｆ，Ｉｄｓが
低下し始めるとともにＶｄｓが上昇し始める。その後の
ｔ２１のタイミングで図１のコンパレータ１８において
ＶｄｓがＶｄｔに達すると、出力はＨレベルとなる。ま
たこの時、ＶｇはＶｇｌ〜Ｖｇｈの範囲内にあり、ＡＮ
Ｄゲート１６の出力はＨレベルとなっている。よって、
ＮＡＮＤゲート１７の出力がＬレベルとなり、トランジ
スタ２１がオフする。その結果、センストランジスタＱ
ｓの基板電位Ｖｂはそれまでのグランドレベル（＝０ボ
ルト）からダイオード２２による０．８ボルトにされ
る。

【００２７】その後、図２のｔ２２のタイミングにおい
てＶｇがＶｇｌになると、図１のコンパレータ１５の出
力がＬレベルになる。これにより、ＮＡＮＤゲート１７
の出力がＨレベルとなり、トランジスタ２１がオンし、
センストランジスタＱｓの基板電位Ｖｂがグランドレベ
ル（＝０ボルト）に戻される。

【００２８】この図２のｔ２１〜ｔ２２の期間でのセン
ストランジスタＱｓの基板電位Ｖｂの上昇により、基板
電位を変えなかった場合（従来方式）に比べ、同期間で
のセンストランジスタＱｓに流れる電流Ｉｄｓを低減し
てフォーストランジスタＱｆに流れる電流Ｉｄｆでの波
形に相似したものにすることができる。

【００２９】つまり、図４のＶｄｓ−Ｉｄ特性における
ハッチングを付した部分で、所定の基板バイアスをセン
ストランジスタＱｓにかけ、センストランジスタＱｓで
の電流を流れにくくすることにより、図２のスイッチン
グ状態のＩｄｓを下げ、定常とスイッチング状態でのＩ
ｄｆとＩｄｓの比を同等とすることができる。

【００３０】これにより図１のトランジスタ３による電
流制限値を例えば、Ｉｄｓより２〜５割程度高い値で設
定でき、精度の高い電流制限動作を行わせることができ
る。なお、基板バイアス電圧Ｖｂを作るための手法とし
てダイオード２２の順方向電圧を利用することは、一つ
の例示であり、これに限ることはない。

【００３１】また、図１ではフォーストランジスタおよ
びセンストランジスタをＭＯＳＦＥＴとした事例で説明
したが、ＩＧＢＴにおいても全く同様の効果が得られ
る。次に、ＩＧＢＴを用いた場合を例に挙げて効果につ
いて言及する。

【００３２】図５のＩＧＢＴによる回路構成とした場合
におけるゲート電圧Ｖｇとドレイン電流Ｉｄｆ，Ｉｄｓ
の測定結果を図６に示す。図６からオフからオン、オン
からオフの切り替えの際に、つまり、Ｖｇがある電圧の
範囲の時（図中のＢで示す箇所）にＩｄｓが跳ね上がっ
ていることが分かる。図７の特性図には、図６において
符号Ａ，Ｂ，Ｃにて表した箇所に対応するものを示す。

【００３３】この図６のＢ部で示すＩｄｓの跳ね上がり
に対し、本実施形態のように、センストランジスタＱｓ
の基板電位Ｖｂをスイッチング状態の時のみ図１のトラ
ンジスタ２１をオフして、ダイオード２２の電圧分だけ
持ち上げる。これにより、見かけ上、センストランジス
タＱｓの閾値電圧Ｖｔが上がり、図３での定常時の電流
比（Ｉｄｓ／Ｉｄｆ）である１／２の関係を補正してス
イッチング時と定常時との局所的な比のズレをなくすこ
とができる。

【００３４】以上のごとく本実施形態は下記の特徴を有
する。（イ）図１の負荷１に対しフォーストランジスタＱｆと
電源＋Ｂを直列に接続するとともに、フォーストランジ
スタＱｆに対し並列に、センストランジスタＱｓと検出
抵抗Ｒｓとの直列回路を接続し、ゲート駆動回路２によ
りフォーストランジスタＱｆとセンストランジスタＱｓ
をオン・オフ動作させるとともに検出抵抗Ｒｓに発生す
る電圧が所定値を越えると負荷１に流れる電流を制限す
るようにした負荷駆動回路において、基板電位調整回路
４を設けることにより、図２のごとく、両トランジスタ
Ｑｆ，Ｑｓのオフからオンへの切り替え時とオンからオ
フへの切り替え時に、センストランジスタＱｓにおける
基板電位Ｖｂを調整してセンストランジスタＱｓに流れ
る電流の波形を整形するようにした。よって、トランジ
スタＱｆ，Ｑｓのオン／オフの切り替え時（スイッチン
グ時）と安定状態（定常状態）でのフォースとセンスの
両トランジスタＱｆ，Ｑｓの電流波形の相似性を確保す
ることが可能となる。

【００３５】つまり、スイッチング時にはセンストラン
ジスタＱｓの基板電圧Ｖｂを引き上げ、Ｖｔ電圧を上げ
て、センストランジスタＱｓの閾値電圧Ｖｔの寄与率と
検出抵抗Ｒｓの電圧ドロップの寄与率を同等として、見
かけ上、スイッチング状態と定常状態の電流比（カレン
トミラー比）をほぼ等しくすることができる。（ロ）より具体的な回路構成として、図１において基板
電位調整手段としての基板電位調整回路４は、トランジ
スタ２１、ダイオード２２、コンパレータ１４，１５，
１８等を備え、両トランジスタＱｆ，Ｑｓへのゲート入
力電圧ＶｇとフォーストランジスタＱｆのドレイン・ソ
ース間電圧Ｖｄｓをモニタして、ゲート入力電圧Ｖｇと
ドレイン・ソース間電圧Ｖｄｓに基づいてセンス用ＭＯ
ＳトランジスタＱｓの基板電位を変更するものとした。（ハ）さらに、基板電位調整回路４は、ゲート駆動回路
２による両トランジスタＱｆ，Ｑｓのオフからオンへの
切り替え時、および、オンからオフへの切り替え時に、
トランジスタ２１とダイオード２２により、センストラ
ンジスタＱｓにおける基板電位Ｖｂを変更して同トラン
ジスタＱｓに流れる電流の波形を整形するものとした。

【００３６】これまでの説明においては、オフからオン
への切り替え時とオンからオフへの切り替え時に、セン
ストランジスタＱｓの基板電位を調整するようにした
が、要は、両トランジスタＱｆ，Ｑｓのオフからオンへ
の切り替え時、または、オンからオフへの切り替え時、
または、オン時に、フォーストランジスタＱｆとセンス
トランジスタＱｓの少なくともいずれかのトランジスタ
における基板電位を調整して少なくともいずれかのトラ
ンジスタＱｆ，Ｑｓに流れる電流の波形を相似化して常
に両者に流れる電流比を一定に保てばよい。

【００３７】詳しくは、例えば、表１でのＮｏ２のよう
に、センストランジスタＱｓの基板電位としてトランジ
スタオン時（例えば、図２のｔ１１〜ｔ２１の期間）に
負のバイアスを印加して同トランジスタＱｓに流れる電
流Ｉｄｓを上げる（閾値電圧を下げる）。あるいは、表
１でのＮｏ３のように、フォーストランジスタＱｆの基
板電位としてオフからオンへの切り替え時（例えば、図
２のｔ１０〜ｔ１１の期間）とオンからオフへの切り替
え時（例えば、図２のｔ２１〜ｔ２２の期間）に、負の
バイアスを印加して同トランジスタＱｆに流れる電流Ｉ
ｄｆを上げる（閾値電圧を下げる）。あるいは、表１で
のＮｏ４のように、フォーストランジスタＱｆの基板電
位としてトランジスタオン時（例えば、図２のｔ１１〜
ｔ２１の期間）に、正のバイアスを印加して同トランジ
スタＱｆに流れる電流Ｉｄｆを下げる（閾値電圧を上げ
る）。

【００３８】なお、基板バイアスの方向としては、回路
構成から正にするのが容易であり、また、基板バイアス
のとり方としては、センストランジスタＱｓの方が相対
的にセル数が少ないので容易である。

【００３９】

【表１】

【図面の簡単な説明】

【図１】実施の形態における負荷駆動回路の電気的構成
図。

【図２】作用を説明するためのタイムチャート。

【図３】不具合点を説明するためのＶｄｓ−Ｉｄ特性
図。

【図４】作用を説明するためのＶｄｓ−Ｉｄ特性図。

【図５】測定に用いた回路を示す図。

【図６】測定結果を示す図。

【図７】ＶCE−Ｉｄ特性図。

【図８】従来技術を説明するための回路図。

【符号の説明】

１…負荷、２…ゲート駆動回路、３…電流制限用トラン
ジスタ、４…基板電位調整回路、Ｒｓ…検出抵抗、Ｑｆ
…フォーストランジスタ、Ｑｓ…センストランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者植田展正愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者三浦昭二愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 5J055 AX32 AX53 AX64 BX16 CX20 DX03 DX09 DX22 DX55 DX73 DX83 EX01 EX06 EX07 EX11 EY01 EY12 EY17 EY21 EZ00 EZ10 EZ25 FX13 FX17 FX35 GX01 GX06 5J056 AA05 BB45 CC00 CC09 DD02 DD13 DD35 DD55 DD56 FF08 GG05 KK03

Claims

【特許請求の範囲】

【請求項１】負荷（１）に対しパワーＭＯＳトランジ
スタ（Ｑｆ）と電源（＋Ｂ）を直列に接続するととも
に、パワーＭＯＳトランジスタ（Ｑｆ）に対し並列に、
センス用ＭＯＳトランジスタ（Ｑｓ）と検出抵抗（Ｒ
ｓ）との直列回路を接続し、ゲート駆動回路（２）によ
り前記パワーＭＯＳトランジスタ（Ｑｆ）とセンス用Ｍ
ＯＳトランジスタ（Ｑｓ）をオン・オフ動作させるとと
もに前記検出抵抗（Ｒｓ）に発生する電圧が所定値を越
えると前記負荷（１）に流れる電流を制限するようにし
た負荷駆動回路において、前記両トランジスタ（Ｑｆ，Ｑｓ）のオフからオンへの
切り替え時、または、オンからオフへの切り替え時、ま
たは、オン時に、前記パワーＭＯＳトランジスタ（Ｑ
ｆ）とセンス用ＭＯＳトランジスタ（Ｑｓ）の少なくと
もいずれかのトランジスタにおける基板電位を調整して
前記少なくともいずれかのトランジスタに流れる電流の
波形を整形するようにしたことを特徴とする負荷駆動回
路。
【請求項２】電源（＋Ｂ）と負荷（１）とパワーＭＯ
Ｓトランジスタ（Ｑｆ）との直列回路と、前記パワーＭＯＳトランジスタ（Ｑｆ）に対し並列接続
され、センス用ＭＯＳトランジスタ（Ｑｓ）と検出抵抗
（Ｒｓ）との直列回路と、前記パワーＭＯＳトランジスタ（Ｑｆ）のゲート端子お
よびセンス用ＭＯＳトランジスタ（Ｑｓ）のゲート端子
の電圧を調整して両トランジスタ（Ｑｆ，Ｑｓ）をオン
・オフ動作させオン時に負荷（１）を通電するゲート駆
動回路（２）と、前記検出抵抗（Ｒｓ）に発生する電圧が所定値を越える
と前記負荷（１）に流れる電流を制限する電流制限手段
（３）と、前記ゲート駆動回路（２）による前記両トランジスタ
（Ｑｆ，Ｑｓ）のオフからオンへの切り替え時、また
は、オンからオフへの切り替え時、または、オン時に、
前記パワーＭＯＳトランジスタ（Ｑｆ）とセンス用ＭＯ
Ｓトランジスタ（Ｑｓ）の少なくともいずれかのトラン
ジスタにおける基板電位を調整して前記少なくともいず
れかのトランジスタに流れる電流の波形を整形する基板
電位調整手段（４）と、を備えたことを特徴とする負荷
駆動回路。
【請求項３】前記基板電位調整手段（４）は、前記両
トランジスタ（Ｑｆ，Ｑｓ）へのゲート入力電圧と前記
パワーＭＯＳトランジスタ（Ｑｆ）のドレイン・ソース
間電圧をモニタして、パワーＭＯＳトランジスタ（Ｑ
ｆ）とセンス用ＭＯＳトランジスタ（Ｑｓ）の少なくと
もいずれかのトランジスタにおける基板電位を変更する
ものであることを特徴とする請求項２に記載の負荷駆動
回路。
【請求項４】前記基板電位調整手段（４）は、トラン
ジスタ（Ｑｆ，Ｑｓ）のオフからオンへの切り替え時と
オンからオフへの切り替え時において、センス用ＭＯＳ
トランジスタ（Ｑｓ）における基板電位を変更して同セ
ンス用ＭＯＳトランジスタ（Ｑｓ）に流れる電流の波形
を整形するものであることを特徴とする請求項２に記載
の負荷駆動回路。
【請求項５】前記パワーＭＯＳトランジスタ（Ｑｆ）
とセンス用ＭＯＳトランジスタ（Ｑｓ）は、ＭＯＳＦＥ
Ｔであることを特徴とする請求項１〜４のいずれか１項
に記載の負荷駆動回路。