JP2014202992A - 表示駆動回路及び表示装置 - Google Patents

Abstract

【課題】表示駆動回路に搭載される隣接出力検出・出力特性切替回路の面積を削減すること。【解決手段】シフトレジスタは、映像信号と駆動制御信号の組である信号セットが初段レジスタから最終段レジスタに向かってシフトするように構成される。入力制御回路は、外部からシリアル入力される映像信号の各々に関して信号セットを生成し、生成した信号セットを初段レジスタに順次供給する。ドライバ回路は、シフトレジスタに格納されている信号セットをラッチし、ラッチした映像信号に応じた出力電圧を、ラッチした駆動制御信号で指定された駆動特性で、対応するデータ線に印加する。【選択図】図３

Description

本発明は、表示装置及びその表示駆動回路に関する。

ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）装置に代表される表示装置には、データ線を駆動するためのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）としてデータドライバが設けられる。そのデータドライバは、映像信号に応じた電圧をデータ線に出力し、また、その電圧出力のスイッチング制御を行う。

ここで、データ線に対する出力電圧の波形は、当該データ線につながる容量に依存する。従って、精密なデータ線駆動制御を実現するためには、データ線につながる容量を考慮することが重要である。図１に示されるように、データ線につながる容量としては、容量Ｃｓと容量Ｃｐが挙げられる。容量Ｃｓは、各データ線とグランドとの間の容量（対ＧＮＤ容量）である。一方、容量Ｃｐは、隣接するデータ線間の容量（隣接容量）である。

簡単のため、３本のデータ線；第１データ線、第２データ線、及び第３データ線を考える。第２データ線は、第１データ線と第３データ線との間に位置しているとする。真ん中の第２データ線に対する電圧出力のスイッチング（立ち上がり、立ち下がり）時、充放電すべき容量は、隣接する第１データ線及び第３データ線に対する電圧出力のスイッチング状況に依存する。具体的には、隣接する第１データ線及び第３データ線に対する電圧出力のスイッチングがなければ、充放電すべき容量は“Ｃｓ＋２Ｃｐ”となる。これに対し、第１〜第３データ線に対する電圧出力のスイッチング（立ち上がり、立ち下がり）が全て同じ方向である場合、充放電すべき容量は“Ｃｓ”だけとなる。

データドライバの設計では、基本的に、大きい方の容量“Ｃｓ＋２Ｃｐ”の場合のスイッチング時間を想定して、駆動能力が決定される。そのため、容量“Ｃｓ＋２Ｃｐ”を充放電する場合に比べて、容量“Ｃｓ”だけを充放電する場合は、出力電圧のスイッチング波形が急峻になる。このことは、リンギングによる回路誤動作や電磁放射特性（ＥＭＩ）の悪化を引き起こす。

このような悪影響を抑制するための手段として、隣接出力の変化を検出し、その隣接出力のスイッチング状態に応じてドライバの出力特性を切り替える技術が知られている（例えば、特許文献１、特許文献２を参照）。そのような、隣接出力の変化を検出し、その隣接出力のスイッチング状態に応じてドライバの出力特性を切り替えるための回路は、以下「隣接出力検出・出力特性切替回路」と参照される。

特許文献１に記載の技術によれば、隣接出力検出・出力特性切替回路が各データ線毎に設けられる。その隣接出力検出・出力特性切替回路は、データ線に対する出力信号の遷移時間がほぼ一定になるように、出力信号の変化速度（出力段のスルーレート）を制御する。具体的には、隣接出力検出・出力特性切替回路は、出力ドライバ回路を構成するプリバッファのトランジスタのオン抵抗を、隣接出力の変化の有無に応じて変化させる。

特許文献２に記載の技術によれば、隣接出力検出・出力特性切替回路は、第１ラッチ回路、第２ラッチ回路、負荷判別回路、及び駆動能力調整回路を備える。第１ラッチ回路は、１ライン分の表示画素データを一時記憶する。第２ラッチ回路は、表示画素データを１ライン先行する先行表示画素データとして一時記憶する。負荷判別回路は、表示画素データと先行表示画素データとに基づいて表示画素データの遷移状態を判定し、その判定結果から駆動負荷容量を予測する。駆動能力調整回路は、駆動負荷容量の予測結果に基づいて、表示画素データの信号レベルを調整し、出力の駆動能力を調整する。

特開２００６−７８９３５号公報 特開２００７−２９３２９１号公報

特許文献１に記載の技術では、隣接出力検出・出力特性切替回路がデータ線毎に設けられる。つまり、出力数（例えば３８４個）分の隣接出力検出・出力特性切替回路が必要である。また、特許文献２に記載の技術では、１ライン分の表示画素データを記憶するための第１ラッチ回路と、１ライン分の先行表示画素データを記憶するための第２ラッチ回路の両方が必要である。このように、従来技術では、隣接出力検出・出力特性切替回路として大規模な回路が必要であった。このことは、チップ面積の縮小を阻害し、表示駆動回路の製造コストの増大を招く。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。

本開示の表示駆動回路は、シフトレジスタ、入力制御回路、及びドライバ回路を備える。

シフトレジスタは、信号セットが初段レジスタから最終段レジスタに向かってシフトするように構成される。ここで、信号セットは、映像信号と駆動制御信号の組である。駆動制御信号は、映像信号に応じた出力電圧をデータ線に印加する際の駆動特性を指定する。駆動特性は、駆動能力及び出力遅延の少なくとも一方である。

入力制御回路は、外部からシリアル入力される映像信号の各々に関して信号セットを生成し、生成した信号セットを初段レジスタに順次供給する。

ドライバ回路は、シフトレジスタに格納されている信号セットをラッチし、ラッチした映像信号に応じた出力電圧を、ラッチした駆動制御信号で指定された駆動特性で、対応するデータ線に印加する。

ここで、あるシフトタイミングで最終段レジスタに格納されている映像信号は、先行信号である。先行信号に隣接する映像信号は、先行隣接信号である。先行信号と同じデータ線に対する映像信号であって、あるシフトタイミングの次のシフトタイミングで初段レジスタに格納される映像信号は、後続信号である。先行隣接信号と同じデータ線に対する映像信号であって、後続信号に隣接する映像信号は、後続隣接信号である。この場合、入力制御回路は、先行信号、先行隣接信号、後続信号、及び後続隣接信号の組み合わせに応じて、後続信号に関する駆動制御信号を生成し、更に、後続信号と当該生成した駆動制御信号の組を次のシフトタイミングで初段レジスタに供給する。

本開示によれば、表示駆動回路に搭載される隣接出力検出・出力特性切替回路の面積が削減される。

図１は、課題を説明するための概念図である。 図２は、第１の実施の形態に係る表示装置の構成を概略的に示すブロック図である。 図３は、第１の実施の形態に係るデータドライバの構成を概略的に示すブロック図である。 図４は、第２の実施の形態に係るデータドライバの構成を概略的に示すブロック図である。 図５は、第２の実施の形態に係るデータドライバのＣｎ演算回路を示すブロック図である。 図６は、第２の実施の形態に係るデータドライバのＣｎ演算回路による演算論理を示すテーブルである。 図７は、第２の実施の形態に係るデータドライバの変形例を概略的に示すブロック図である。 図８は、第２の実施の形態に係るデータドライバの他の変形例を概略的に示すブロック図である。 図９は、第２の実施の形態に係るデータドライバのドライバ回路の構成例を示す回路ブロック図である。 図１０は、第２の実施の形態におけるドライバ回路の動作を示すタイミングチャートである。 図１１は、第２の実施の形態におけるドライバ回路の動作を要約的に示すテーブルである。 図１２は、第２の実施の形態におけるドライバ回路の動作の変形例を示すタイミングチャートである。 図１３は、第２の実施の形態におけるドライバ回路の動作の他の変形例を示すタイミングチャートである。 図１４は、第２の実施の形態におけるドライバ回路の動作の更に他の変形例を示すタイミングチャートである。 図１５は、第３の実施の形態に係るデータドライバの構成を概略的に示すブロック図である。 図１６は、第３の実施の形態に係るデータドライバのＣｎ演算回路を示すブロック図である。 図１７は、データドライバのレイアウトの一例を示す概念図である。 図１８は、データドライバのレイアウトの他の例を示す概念図である。

添付図面を参照して、実施の形態に係る表示装置及び表示駆動回路を説明する。

１．第１の実施の形態
１−１．表示装置の概要
図２は、本実施の形態に係る表示装置１の構成を概略的に示すブロック図である。ここでは、表示装置１がＰＤＰ装置である場合を考える。表示装置１は、表示パネル２、制御回路３、スキャンドライバ８、維持線ドライバ９、及びデータドライバ１０（表示駆動回路）を備えている。

表示パネル２は、プラズマディスプレイパネル（ＰＤＰ）である。この表示パネル２は、複数の走査線５、複数の維持線６、及び複数のデータ線７を備えている。複数のデータ線７は、複数の走査線５及び複数の維持線６と交差するように形成されており、それらの交差点のそれぞれに画素が形成されている。

スキャンドライバ８は、複数の走査線５に接続されており、それら複数の走査線５を駆動する。維持線ドライバ９は、複数の維持線６に接続されており、それら複数の維持線６を駆動する。データドライバ１０−ｉ（ｉ＝１〜ｊ）は、複数のデータ線７に接続されており、それら複数のデータ線７を駆動する。

制御回路３は、外部から映像信号及び制御信号を受け取る。映像信号は、表示パネル２の各画素に表示されるデータに関する信号である。制御信号は、クロック信号等を含むドライバ制御用の信号である。制御回路３は、それら映像信号と制御信号の複合信号であるデータ信号ＤＡＴＡｉを、データドライバ１０−ｉに供給する。データ信号ＤＡＴＡｉは、データドライバ１０−ｉがデータ線７を駆動するために必要な信号である。また、制御回路３は、スキャンドライバ８と維持線ドライバ９の制御も行う。

ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）駆動方式でＰＤＰを駆動する場合は、２進数で表した映像信号の特定のビットの値（たとえば、論理値１で発光し、論理値０で発光しない）を、特定の１ライン分、データドライバ１０からデータ線７に出力する。その時、特定の１ラインに相当する走査線５をオンすることで、その特定の１ラインの画素にその特定のビットの値をそれぞれ書き込む。これを順次１ラインずつ繰り返すことで、１画面全ての画素に映像信号の特定のビットの値を書き込む。その後、その特定のビットに相当する時間だけ維持線６をオンにして維持放電を行い、論理値１を書き込んだ画素を発光させる。例えば、あるビットの発光時間を“１”とした場合に、そのビットの上位のビットの発光時間を２倍の“２”にする。これを元の映像信号の全ビットについて繰り返すことによって、１フレーム分の映像を表示する。ＰＤＰを見る人間は、１フレーム分の発光時間を合計した量の発光があったものと認識して映像を認識する。ＰＤＰ装置は、この１フレーム分の表示を時系列的に繰り返すことで、動画を表示する。ＰＤＰ装置では、画素へのＰＷＭ書き込みは、高電圧でフルスイングの駆動で行われる。

１−２．データドライバ１０（表示駆動回路）
図３は、本実施の形態に係るデータドライバ１０の構成を概略的に示すブロック図である。データドライバ１０は、シフトレジスタ２０、ドライバ回路４０、及び入力制御回路５０を備えている。

シフトレジスタ２０は、複数のレジスタ３０を備えている。より詳細には、シフトレジスタ２０は、出力数（データドライバ１０につながっているデータ線７の本数）分のレジスタ３０を備えており、それら複数のレジスタ３０がカスケード接続されている。シフトレジスタ２０の初段のレジスタ３０は、以下「初段レジスタ３０Ａ」と参照される。一方、シフトレジスタ２０の最終段のレジスタ３０は、以下「最終段レジスタ３０Ｚ」と参照される。

本実施の形態に係るシフトレジスタ２０においてシフトするのは「信号セットＳ」である。つまり、信号セットＳが、クロック信号に従い、初段レジスタ３０Ａから最終段レジスタ３０Ｚに向かって順次シフトする。その信号セットＳは、「映像信号Ｎ」と「駆動制御信号Ｃ」の組である。映像信号Ｎは、表示パネル２の各画素に表示されるデータに関する信号である。駆動制御信号Ｃは、映像信号Ｎに応じた出力電圧をデータ線７に印加する際の駆動特性を指定する信号である。駆動特性としては、駆動能力や出力遅延が挙げられる。駆動制御信号Ｃによって指定される駆動特性は、駆動能力及び出力遅延の少なくとも一方であればよい。

ドライバ回路４０は、データ線７を駆動するための出力段回路であり、各レジスタ３０とデータ線７との間に設けられている。つまり、ドライバ回路４０も、出力数（データドライバ１０につながっているデータ線７の本数）分だけ設けられている。ドライバ回路４０は、対応するレジスタ３０に格納されている信号セットＳをラッチする。そして、ドライバ回路４０は、ラッチした映像信号Ｎに応じた出力電圧ＯＵＴを、対応するデータ線７に印加する。このとき、ドライバ回路４０は、ラッチした駆動制御信号Ｃで指定された駆動特性（駆動能力及び出力遅延の少なくとも一方）で、その出力電圧ＯＵＴをデータ線７に印加する。

入力制御回路５０は、シフトレジスタ２０に対する上記「信号セットＳ」の入力を制御するための回路である。具体的には、入力制御回路５０は、入力パッドＰＡＤを通して外部からシリアル入力される映像信号Ｎを受け取る。そして、入力制御回路５０は、入力された映像信号Ｎの各々に関して駆動制御信号Ｃを算出し、当該映像信号Ｎと駆動制御信号Ｃの組である信号セットＳを生成する。入力制御回路５０は、このようにして生成した信号セットＳを、シフトレジスタ２０の初段レジスタ３０Ａに順次供給する。つまり、入力制御回路５０が信号セットＳを初段レジスタ３０Ａに順次供給し、シフトレジスタ２０が信号セットＳを初段レジスタ３０Ａから最終段レジスタ３０Ｚに向かって順次シフトさせる。これにより、１サブフィールド分の信号セットＳがシフトレジスタ２０に行き渡る。

便宜上、次のシフトタイミングで初段レジスタ３０Ａに格納される信号セットＳ、映像信号Ｎ、及び駆動制御信号Ｃは、それぞれ、「信号セットＳｎ」、「映像信号Ｎｎ」、及び「駆動制御信号Ｃｎ」と参照される。信号セットＳｎは、映像信号Ｎｎと駆動制御信号Ｃｎの組である。入力制御回路５０は、順次入力される映像信号Ｎｎの各々に関して駆動制御信号Ｃｎを算出し、信号セットＳｎを初段レジスタ３０Ａに順次供給する回路であると言える。

上述の通り、駆動制御信号Ｃｎは、ドライバ回路４０が映像信号Ｎｎに応じた出力電圧ＯＵＴをデータ線７に印加する際の駆動特性を指定する信号である。本実施の形態によれば、出力電圧ＯＵＴのスイッチング波形が急峻になることによる悪影響を抑制するために、駆動制御信号Ｃｎは、隣接出力のスイッチング状態を考慮して決定される。言い換えれば、入力制御回路５０は、順次入力される映像信号に基づいて隣接出力のスイッチング状態を検出し、その検出結果を駆動制御信号Ｃｎに反映させ、映像信号Ｎｎと駆動制御信号Ｃｎを組にしてシフトレジスタ２０に送り込む。

入力制御回路５０は、そのような駆動制御信号Ｃｎを生成するために、データ保持回路６０及びＣｎ演算回路７０を備えている。データ保持回路６０は、駆動制御信号Ｃｎの算出に必要なデータを保持する回路である。駆動信号制御信号Ｃｎの算出に必要なデータは次の通りである。

まず、対象となる映像信号Ｎｎに対応するデータ線７（以下、「対象データ線」と参照される）での出力電圧ＯＵＴのスイッチング状態を検出する必要がある。そのためには、同じ対象データ線に対する、今回の映像信号Ｎｎと前回の映像信号Ｎの組み合わせが必要である。今回の映像信号Ｎｎは、入力パッドＰＡＤを通して外部から受け取った映像信号Ｎである。一方、同じ対象データ線に対する前回の映像信号Ｎは、既にシフトレジスタ２０に送り込まれており、最終段レジスタ３０Ｚに格納されている。この最終段レジスタ３０Ｚに格納されている映像信号Ｎは、以下「先行信号Ｏｎ」と参照される。一方、映像信号Ｎｎは、以下「後続信号Ｎｎ」と参照される。つまり、先行信号Ｏｎは、あるシフトタイミングで最終段レジスタ３０Ｚに格納されている映像信号Ｎであり、後続信号Ｎｎは、次のシフトタイミングで初段レジスタ３０Ａに格納される映像信号Ｎである。これら先行信号Ｏｎ及び後続信号Ｎｎは、同じ対象データ線に対する映像信号Ｎである。

また、対象データ線と隣接するデータ線７（以下、「隣接データ線」と参照される）での出力電圧ＯＵＴのスイッチング状態を検出する必要がある。そのためには、先行信号Ｏｎに隣接する映像信号Ｎである「先行隣接信号」と、後続信号Ｎｎに隣接する映像信号Ｎである「後続隣接信号」の組み合わせが必要である。ここで、“隣接する信号”とは、シフトレジスタ２０に対して連続に入力される信号のことを意味する。よって、先行信号Ｏｎに隣接する先行隣接信号としては、先行信号Ｏｎの直前の映像信号Ｏｎ＋１と、先行信号Ｏｎの直後の映像信号Ｏｎ−１が挙げられる。同様に、後続信号Ｎｎに隣接する後続隣接信号としては、後続信号Ｎｎの直前の映像信号Ｎｎ＋１と、後続信号Ｎｎの直後の映像信号Ｎｎ−１が挙げられる。いずれにせよ、同一の隣接データ線に対する、先行隣接信号（Ｏｎ−１及び／又はＯｎ＋１）と後続隣接信号（Ｎｎ−１及び／又はＮｎ＋１）の組み合わせが用いられる。例えば、先行隣接信号Ｏｎ＋１が用いられる場合、同一の隣接データ線に対する後続隣接信号Ｎｎ＋１が用いられる。また、先行隣接信号Ｏｎ−１、Ｏｎ＋１の両方が用いられる場合、同一の隣接データ線に対する後続隣接信号Ｎｎ−１、Ｎｎ＋１の両方が用いられる。

Ｃｎ演算回路７０は、データ保持回路６０に格納されているデータ（先行信号Ｏｎ、先行隣接信号、後続信号Ｎｎ、及び後続隣接信号）の組み合わせに応じて、後続信号Ｎｎに関する駆動制御信号Ｃｎを生成する。このとき、Ｃｎ演算回路７０は、隣接出力のスイッチング状態を考慮して、出力電圧ＯＵＴのスイッチング波形が急峻になることによる悪影響を抑制するように、駆動制御信号Ｃｎを生成する。そして、入力制御回路５０は、後続信号Ｎｎと生成した駆動制御信号Ｃｎを信号セットＳｎにして、次のシフトタイミングで初段レジスタ３０Ａに供給する。

１−３．作用、効果
以上に説明されたように、本実施の形態によれば、入力制御回路５０が、シリアル入力される映像信号Ｎに基づいて隣接出力のスイッチング状態を逐次監視し、その隣接出力のスイッチング状態を考慮して駆動制御信号Ｃを決定する。そして、入力制御回路５０は、映像信号Ｎと駆動制御信号Ｃを信号セットＳにして、シフトレジスタ２０に順次送り込む。

出力段のドライバ回路４０は、シフトレジスタ２０に格納されている信号セットＳをラッチする。そして、ドライバ回路４０は、映像信号Ｎに応じた出力電圧ＯＵＴを、駆動制御信号Ｃで指定された駆動特性（駆動能力及び出力遅延の少なくとも一方）でデータ線７に印加する。これにより、出力電圧ＯＵＴのスイッチング波形が急峻になることによる悪影響が抑制される。

ここで、出力段のドライバ回路４０自体に隣接出力検出機能を設ける必要はないことに留意されたい。入力制御回路５０が、シリアル入力される映像信号Ｎに基づいて隣接出力のスイッチング状態を逐次監視し、その結果を駆動制御信号Ｃに反映しているからである。ドライバ回路４０自体は、駆動制御信号Ｃを参照するだけでよく、隣接出力のスイッチング状態を検出する必要はないのである。

このように、本実施の形態によれば、特許文献１のように出力毎（データ線毎）に隣接出力検出回路を設ける必要はない。また、特許文献２のような２ライン分の表示画素データを記憶するための２つのラッチ回路も不要である。つまり、隣接出力検出・出力特性切替回路として大規模な回路は不要である。１つの入力制御回路５０でシリアル信号処理を行うことによって、同様の機能を小さな回路規模で実現可能である。チップ面積の増加を最小限に抑えることができるため、製造コストを抑えることが可能となる。

２．第２の実施の形態
第２の実施の形態では、第１の実施の形態で説明されたデータドライバ１０の具体的な構成例を説明する。図４は、その構成例を概略的に示すブロック図である。尚、第１の実施の形態と重複する説明は適宜省略する。

２−１．シフトレジスタ２０
シフトレジスタ２０は、第１シフトレジスタ２１と第２シフトレジスタ２２を含んでいる。

第１シフトレジスタ２１は、映像信号Ｎがシフトするシフトレジスタである。具体的には、第１シフトレジスタ２１は、出力数分のレジスタ３１を備えており、それらレジスタ３１がカスケード接続されている。第１シフトレジスタ２１の初段のレジスタ３１は初段レジスタ３１Ａであり、その最終段のレジスタ３１は最終段レジスタ３１Ｚである。各レジスタ３１は、例えばフリップフロップである。映像信号Ｎは、クロック信号に従い、初段レジスタ３１Ａから最終段レジスタ３１Ｚに向かって順次シフトする。

第２シフトレジスタ２２は、駆動制御信号Ｃがシフトするシフトレジスタである。具体的には、第２シフトレジスタ２２は、出力数分のレジスタ３２を備えており、それらレジスタ３２がカスケード接続されている。第２シフトレジスタ２２の初段のレジスタ３２は初段レジスタ３２Ａであり、その最終段のレジスタ３２は最終段レジスタ３２Ｚである。各レジスタ３２は、例えばフリップフロップである。駆動制御信号Ｃは、クロック信号に従い、初段レジスタ３２Ａから最終段レジスタ３２Ｚに向かって順次シフトする。

２−２．入力制御回路５０
入力制御回路５０は、映像信号Ｎｎと駆動制御信号Ｃｎの組である信号セットＳｎを生成する。そして、入力制御回路５０は、映像信号Ｎｎを第１シフトレジスタ２１の初段レジスタ３１Ａに供給し、駆動制御信号Ｃｎを第２シフトレジスタ２２の初段レジスタ３２Ａに供給する。

データ保持回路６０は、駆動制御信号Ｃｎの算出に必要なデータを保持する。本実施の形態のでは、６種類の信号：先行信号Ｏｎ、先行隣接信号Ｏｎ−１、Ｏｎ＋１、後続信号Ｎｎ、及び後続隣接信号Ｎｎ−１、Ｎｎ＋１が、後続信号Ｎｎに関する駆動制御信号Ｃｎの算出に用いられる。

図４に示されるように、データ保持回路６０は、レジスタ６１〜６４に加えて、第１シフトレジスタ２１の最終段レジスタ３１Ｚ及びその前段のレジスタ３１を含んでいる。

レジスタ６１、６２、６３は、外部からシリアル入力される映像信号Ｎが順番に格納されるようにカスケード接続されている。レジスタ６１には、後続隣接信号Ｎｎ−１が格納される。レジスタ６２には、後続信号Ｎｎが格納される。レジスタ６３には、後続隣接信号Ｎｎ＋１が格納される。

第１シフトレジスタ２１の最終段レジスタ３１Ｚには、先行信号Ｏｎが格納され、その前段のレジスタ３１には、先行隣接信号Ｏｎ−１が格納される。更に、先行隣接信号Ｏｎ＋１を格納するためにレジスタ６４が設けられている。このレジスタ６４は、第１シフトレジスタ２１の最終段レジスタ３１Ｚから更に延在するように設けられた追加のレジスタであり、最終段レジスタ３１Ｚから出力される信号を格納する。レジスタ６４は、通常のシフトレジスタでは格納先がなく消えてしまう先行隣接信号Ｏｎ＋１を受け取るために追加的に設けられていると言える。

このように、図４に示される構成では、第１シフトレジスタ２１の最終段付近の構成がデータ保持回路６０の一部として流用される。このことは、面積削減の観点から好適である。

図５は、本実施の形態におけるＣｎ演算回路７０を示すブロック図である。Ｃｎ演算回路７０は、データ保持回路６０に格納されているデータ（Ｏｎ、Ｎｎ、Ｏｎ−１、Ｎｎ−１、Ｏｎ＋１、Ｎｎ＋１）の組み合わせに応じて、後続信号Ｎｎに関する駆動制御信号Ｃｎを生成する。具体的には、図６に示される演算論理の通りである。

まず、Ｏｎ＝“０”、Ｎｎ＝“１”、Ｏｎ−１＝“０”、Ｎｎ−１＝“１”、Ｏｎ＋１＝“０”、Ｎｎ＋１＝“１”の場合を考える。これは、先行信号Ｏｎから後続信号Ｎｎへの状態遷移と、先行隣接信号（Ｏｎ−１、Ｏｎ＋１）から後続隣接信号（Ｎｎ−１、Ｎｎ＋１）への状態遷移とが同相である場合に相当する。つまり、対象データ線に対する出力電圧のスイッチング状態と隣接データ線に対する出力電圧のスイッチング状態とが一致する場合である。この場合、対象データ線の駆動時に充放電すべき容量は“Ｃｓ”だけとなる（図１参照）。そのことを表すため、Ｃｎ演算回路７０は、駆動制御信号Ｃｎを“０”に設定する。

Ｏｎ＝“１”、Ｎｎ＝“０”、Ｏｎ−１＝“１”、Ｎｎ−１＝“０”、Ｏｎ＋１＝“１”、Ｎｎ＋１＝“０”の場合も同様である。この場合も、Ｃｎ演算回路７０は、駆動制御信号Ｃｎを“０”に設定する。

上記以外の場合、Ｃｎ演算回路７０は、駆動制御信号Ｃｎを“１”に設定する。

駆動制御信号Ｃｎが“０”か“１”かに依る駆動特性の違いについては、後述される。

図７は、データ保持回路６０に関する変形例を示している。図７に示される例では、図４中のレジスタ６３の代わりに、第１シフトレジスタ２１の初段レジスタ３１Ａが用いられる。レジスタ６２に後続信号Ｎｎが格納されているとき、初段レジスタ３１Ａには後続隣接信号Ｎｎ＋１が格納されている。よって、レジスタ６３の代わりに初段レジスタ３１Ａを利用することができる。本変形例では、第１シフトレジスタ２１の初段レジスタ３１Ａもデータ保持回路６０の一部として流用される。このことは、面積削減の観点から更に好適である。

図８は、データ保持回路６０に関する他の変形例を示している。図８に示される例では、先行信号Ｏｎ及び先行隣接信号Ｏｎ−１、Ｏｎ＋１を格納するためのレジスタ６５〜６７が、第１シフトレジスタ２１とは別に設けられている。具体的には、レジスタ６５、６６、６７は、第１シフトレジスタ２１の途中から分岐し、先行隣接信号Ｏｎ−１、先行信号Ｏｎ、及び先行隣接信号Ｏｎ＋１のそれぞれが格納されるようにカスケード接続されている。本変形例では、データ保持回路６０とＣｎ演算回路７０との間の配線距離が短くなる。この場合、Ｃｎ演算回路７０の動作周波数を高くすることができ、好適である。

その他、データ保持回路６０の構成として、図７と図８の組み合わせ等も可能である。

２−３．ドライバ回路４０
再度図４を参照して、ドライバ回路４０は、低電圧信号処理回路４１と高電圧信号処理回路４２を含んでいる。低電圧信号処理回路４１は、レジスタ３１、３２に格納されている映像信号Ｎ及び駆動制御信号Ｃをラッチし、それら映像信号Ｎ及び駆動制御信号Ｃに応じて高電圧信号処理回路４２の動作を制御する。高電圧信号処理回路４２は、低電圧信号処理回路４１による制御に従い、対応するデータ線７に高電圧信号（出力電圧ＯＵＴ)を出力する。

図９は、ドライバ回路４０の構成例を示している。図９に示される構成例において、高電圧信号処理回路４２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、レベルシフタ４３、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、及びレベルシフタ４４を備えている。

ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のソースは、それぞれ、電源端子及びグランド端子に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のドレインは共に、出力電圧ＯＵＴが出力されるデータ線７に接続されている。ＰＭＯＳトランジスタＰ１のゲートには、レベルシフタ４３を通してゲート電圧ＧＰ１が印加される。ＮＭＯＳトランジスタＮ１のゲートには、ゲート電圧ＧＮ１が印加される。

ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のソースは、それぞれ、電源端子及びグランド端子に接続されている。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のドレインは共に、出力電圧ＯＵＴが出力されるデータ線７に接続されている。ＰＭＯＳトランジスタＰ２のゲートには、レベルシフタ４４を通してゲート電圧ＧＰ２が印加される。ＮＭＯＳトランジスタＮ２のゲートには、ゲート電圧ＧＮ２が印加される。

低電圧信号処理回路４１は、ゲート電圧ＧＰ１、ＧＮ１、ＧＰ２、ＧＮ２を制御することによって、高電圧信号処理回路４２の駆動特性（駆動能力及び出力遅延の少なくとも一方）を切り替える。より詳細には、低電圧信号処理回路４１は、レジスタ３１、３２に格納されている映像信号Ｎ及び駆動制御信号Ｃをラッチし、ラッチした映像信号Ｎ及び駆動制御信号Ｃに応じてゲート電圧ＧＰ１、ＧＮ１、ＧＰ２、ＧＮ２を制御する。

図１０は、映像信号Ｎ＝“０”の場合のＮＭＯＳトランジスタＮ１、Ｎ２に対するゲート電圧ＧＮ１、ＧＮ２の制御の一例を示している。低電圧信号処理回路４１は、内部に遅延回路を有しており、ラッチイネーブル信号ＬＥを所定時間（数百ｐｓ〜数十ｎｓ）遅延させた遅延ラッチイネーブル信号ＤＬＥを生成する。

駆動制御信号Ｃが“１”の場合、低電圧信号処理回路４１は、ラッチイネーブル信号ＬＥを選択し、その立下りに応答してゲート電圧ＧＮ１、ＧＮ２を立ち上げる。その結果、ＮＭＯＳトランジスタＮ１、Ｎ２の両方がＯＮする。つまり、高電圧信号処理回路４２は、ＮＭＯＳトランジスタＮ１、Ｎ２の両方を用いて、出力電圧ＯＵＴ＝グランド電圧ＧＮＤを駆動する。

一方、駆動制御信号Ｃが“０”の場合、低電圧信号処理回路４１は、遅延ラッチイネーブル信号ＤＬＥを選択し、その立下りに応答してゲート電圧ＧＮ１だけを立ち上げる。その結果、ＮＭＯＳトランジスタＮ１はＯＮするが、ＮＭＯＳトランジスタＮ２はＯＦＦのままである。また、ＮＭＯＳトランジスタＮ１のＯＮタイミングは、駆動制御信号Ｃ＝“１”の場合と比較して遅れている。つまり、高電圧信号処理回路４２は、ＮＭＯＳトランジスタＮ１だけを用いて、且つ、遅いタイミングで、出力電圧ＯＵＴ＝グランド電圧ＧＮＤを駆動する。

ＰＭＯＳトランジスタＰ１、Ｐ２に対するゲート電圧ＧＰ１、ＧＰ２の制御も同様である。

図１１は、上記のドライバ回路４０による制御を要約的に示している。映像信号Ｎ＝“０”、駆動制御信号Ｃ＝“１”の場合、ドライバ回路４０は、ＮＭＯＳトランジスタＮ１、Ｎ２の両方をＯＮする。一方、映像信号Ｎ＝“０”、駆動制御信号Ｃ＝“０”の場合、ドライバ回路４０は、ＮＭＯＳトランジスタＮ１だけを、遅いタイミングでＯＮする。また、映像信号Ｎ＝“１”、駆動制御信号Ｃ＝“１”の場合、ドライバ回路４０は、ＰＭＯＳトランジスタＰ１、Ｐ２の両方をＯＮする。一方、映像信号Ｎ＝“１”、駆動制御信号Ｃ＝“０”の場合、ドライバ回路４０は、ＰＭＯＳトランジスタＰ１だけを、遅いタイミングでＯＮする。

このように、駆動制御信号Ｃ＝“１”の場合、ドライバ回路４０は、フル駆動能力で、出力電圧ＯＵＴのスイッチングを行う。一方、駆動制御信号Ｃ＝“０”の場合、ドライバ回路４０は、半分の駆動能力で、且つ、遅いタイミングで、出力電圧ＯＵＴのスイッチングを行う。言い換えれば、ドライバ回路４０は、駆動制御信号Ｃ＝“０”である場合の駆動能力を、駆動制御信号Ｃ＝“１”である場合の駆動能力よりも小さくする。また、ドライバ回路４０は、駆動制御信号Ｃ＝“０”である場合の出力遅延を、駆動制御信号Ｃ＝“１”である場合の出力遅延よりも大きくする。

上述の通り、駆動制御信号Ｃ＝“０”である場合は、先行信号Ｏｎから後続信号Ｎｎへの状態遷移と、先行隣接信号（Ｏｎ−１、Ｏｎ＋１）から後続隣接信号（Ｎｎ−１、Ｎｎ＋１）への状態遷移とが同相である場合に相当する（図６参照）。つまり、対象データ線に対する出力電圧のスイッチング状態と隣接データ線に対する出力電圧のスイッチング状態とが一致する場合である。この場合、対象データ線の駆動時に充放電すべき容量は“Ｃｓ”だけとなる（図１参照）。そのため、半分の駆動能力で、且つ、遅いタイミングで、対象データ線に対する出力電圧のスイッチングを行うことにより、出力電圧のスイッチング波形が急峻になることが防止される。結果として、リンギングによる回路誤動作や電磁放射特性（ＥＭＩ）の悪化が抑制される。

尚、図１０で示された例では、駆動制御信号Ｃに応じて、駆動能力及び出力遅延の両方が切り替えられていた。しかし、制御方法は、その例だけに限られない。

図１２は、変形例を示している。図１２に示される変形例では、駆動制御信号Ｃに応じて、出力遅延だけが切り替えられる。駆動能力は、駆動制御信号Ｃに依らず一定である。このような制御であっても、ある程度の効果は得られる。

図１３は、他の変形例を示している。図１３に示される変形例では、駆動制御信号Ｃに応じて、駆動能力だけが切り替えられる。出力遅延は、駆動制御信号Ｃに依らず一定である。このような制御であっても、ある程度の効果は得られる。

図１４は、更に他の変形例を示している。図１４に示される変形例では、ドライバ回路４０は、駆動制御信号Ｃの値に依らず、ラッチイネーブル信号ＬＥの立下りに応答してゲート電圧ＧＮ１を立ち上げる。但し、駆動制御信号Ｃ＝“０”の場合、ドライバ回路４０は、ゲート電圧ＧＮ１をゆっくり立ち上げることにより、ＮＭＯＳトランジスタＮ１をゆっくりＯＮさせる。言い換えれば、ドライバ回路４０は、駆動制御信号Ｃ＝“０”である場合の立ち上げ時間を、駆動制御信号Ｃ＝“１”である場合の立ち上げ時間よりも大きくする。この立ち上げ時間を大きくすることは、出力遅延を大きくすることと同等である。すなわち、立ち上げ時間の切り替えは、出力遅延の切り替えの類型である。

３．第３の実施の形態
上記の実施の形態では、シフトレジスタ２０のシフトビット数は１ビットであった。しかしながら、高速データ転送処理のために、シフトビット数が多ビットに設計される場合も多い。シフトビット数が多ビットである場合にも、上記の議論は同様に適用可能である。

図１５は、一例として、シフトビット数が３ビットである場合の構成を示している。シフトレジスタ２０は、初段レジスタ３０Ａから最終段レジスタ３０Ｚに向けて信号セットＳが３ビットシフトするように構成されている。入力制御回路５０は、信号セットＳｎ−１（Ｎｎ−１、Ｃｎ−１）、信号セットＳｎ（Ｎｎ、Ｃｎ）、及び信号セットＳｎ＋１（Ｎｎ＋１、Ｃｎ＋１）を、シフトレジスタ２０の初段レジスタ３０Ａに順次供給する。

図１６は、図１５で示された構成の場合のＣｎ演算回路７０を示している。Ｃｎ演算回路７０は、３つのＣｎ演算回路７０Ａ、７０Ｂ、７０Ｃを含んでいる。

Ｃｎ演算回路７０Ａは、映像信号Ｎｎ−１に関する駆動制御信号Ｃｎ−１を生成する。具体的には、Ｃｎ演算回路７０Ａは、先行信号（Ｏｎ−１）、先行隣接信号（Ｏｎ−２、Ｏｎ）、後続信号（Ｎｎ−１）、及び後続隣接信号（Ｎｎ−２、Ｎｎ）の組み合わせに応じて、後続信号Ｎｎ−１に関する駆動制御信号Ｃｎ−１を生成する。

Ｃｎ演算回路７０Ｂは、映像信号Ｎｎに関する駆動制御信号Ｃｎを生成する。具体的には、Ｃｎ演算回路７０Ｂは、先行信号（Ｏｎ）、先行隣接信号（Ｏｎ−１、Ｏｎ＋１）、後続信号（Ｎｎ）、及び後続隣接信号（Ｎｎ−１、Ｎｎ＋１）の組み合わせに応じて、後続信号Ｎｎに関する駆動制御信号Ｃｎを生成する。

Ｃｎ演算回路７０Ｃは、映像信号Ｎｎ＋１に関する駆動制御信号Ｃｎ＋１を生成する。具体的には、Ｃｎ演算回路７０Ｃは、先行信号（Ｏｎ＋１）、先行隣接信号（Ｏｎ、Ｏｎ＋２）、後続信号（Ｎｎ＋１）、及び後続隣接信号（Ｎｎ、Ｎｎ＋２）の組み合わせに応じて、後続信号Ｎｎ＋１に関する駆動制御信号Ｃｎ＋１を生成する。

多ビットシフトの場合、１ビットシフトの場合と比較して、入力制御回路５０に配置される回路の規模は増える。しかしながら、入力制御回路５０では、出力段に比べてレイアウト領域に余裕がある場合が多く、シフトビット数の増大によるレイアウト面積の増加はほとんどない。

４．第４の実施の形態
図１７及び図１８は、既出の実施の形態で説明されたデータドライバ１０（ＩＣ）のレイアウトの例を示している。ドライバ部は、シフトレジスタ２０とドライバ回路４０を含んでいる。上述の通り、シフトレジスタ２０の最終段レジスタ３０Ｚから入力制御回路５０に先行信号Ｏｎ等を供給する必要がある。そのため、最終段レジスタ３０Ｚから入力制御回路５０までのレイアウト上の配線距離の短縮が、高速動作のために重要になる。図１７に示されるセミスクエア方式や、図１８に示されるスクエア方式といったレイアウト方式では、最終段レジスタ３０Ｚから入力制御回路５０までの距離が短く、好適である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ 表示装置
２ 表示パネル
３ 制御回路
５ 走査線
６ 維持線
７ データ線
８ スキャンドライバ
９ 維持線ドライバ
１０ データドライバ
２０ シフトレジスタ
２１ 第１シフトレジスタ
２２ 第２シフトレジスタ
３０ レジスタ
３０Ａ 初段レジスタ
３０Ｚ 最終段レジスタ
３１ レジスタ
３１Ａ 初段レジスタ
３１Ｚ 最終段レジスタ
３２ レジスタ
３２Ａ 初段レジスタ
３２Ｚ 最終段レジスタ
４０ ドライバ回路
４１ 低電圧信号処理回路
４２ 高電圧信号処理回路
４３ レベルシフタ
４４ レベルシフタ
５０ 入力制御回路
６０ データ保持回路
６１〜６７ レジスタ
７０ Ｃｎ演算回路
Ｃ、Ｃｎ 駆動制御信号
Ｎ 映像信号
Ｎｎ−１、Ｎｎ、Ｎｎ＋１ 映像信号（後続信号）
Ｏｎ−１、Ｏｎ、Ｏｎ＋１ 映像信号（先行信号）
Ｓ、Ｓｎ 信号セット

Claims (9)

1. 信号セットが初段レジスタから最終段レジスタに向かってシフトするように構成されたシフトレジスタと、
   ここで、
   前記信号セットは、映像信号と駆動制御信号の組であり、
   前記駆動制御信号は、前記映像信号に応じた出力電圧をデータ線に印加する際の駆動特性を指定し、
   前記駆動特性は、駆動能力及び出力遅延の少なくとも一方であり、
   外部からシリアル入力される映像信号の各々に関して前記信号セットを生成し、前記生成した信号セットを前記初段レジスタに順次供給する入力制御回路と、
   前記シフトレジスタに格納されている前記信号セットをラッチし、前記ラッチした映像信号に応じた出力電圧を、前記ラッチした駆動制御信号で指定された前記駆動特性で、対応するデータ線に印加するドライバ回路と
   を備え、
   あるシフトタイミングで前記最終段レジスタに格納されている前記映像信号は、先行信号であり、
   前記先行信号に隣接する前記映像信号は、先行隣接信号であり、
   前記先行信号と同じデータ線に対する前記映像信号であって、前記あるシフトタイミングの次のシフトタイミングで前記初段レジスタに格納される前記映像信号は、後続信号であり、
   前記先行隣接信号と同じデータ線に対する前記映像信号であって、前記後続信号に隣接する前記映像信号は、後続隣接信号であり、
   前記入力制御回路は、前記先行信号、前記先行隣接信号、前記後続信号、及び前記後続隣接信号の組み合わせに応じて、前記後続信号に関する前記駆動制御信号を生成し、更に、前記後続信号と前記生成した駆動制御信号の組を前記次のシフトタイミングで前記初段レジスタに供給する
   表示駆動回路。
2. 請求項１に記載の表示駆動回路であって、
   前記先行隣接信号は、前記先行信号の直前及び直後の両方の前記映像信号であり、
   前記後続隣接信号は、前記後続信号の直前及び直後の両方の前記映像信号である
   表示駆動回路。
3. 請求項１又は２に記載の表示駆動回路であって、
   前記先行信号から前記後続信号への状態遷移と前記先行隣接信号から前記後続隣接信号への状態遷移とが同相である場合、前記入力制御回路は、前記駆動制御信号の値を第１値に設定し、それ以外の場合、前記入力制御回路は、前記駆動制御信号の値を第２値に設定し、
   前記ドライバ回路は、前記駆動制御信号の値が前記第１値である場合の前記駆動能力を、前記駆動制御信号の値が前記第２値である場合の前記駆動能力よりも小さくする
   表示駆動回路。
4. 請求項１乃至３のいずれか一項に記載の表示駆動回路であって、
   前記先行信号から前記後続信号への状態遷移と前記先行隣接信号から前記後続隣接信号への状態遷移とが同相である場合、前記入力制御回路は、前記駆動制御信号の値を第１値に設定し、それ以外の場合、前記入力制御回路は、前記駆動制御信号の値を第２値に設定し、
   前記ドライバ回路は、前記駆動制御信号の値が前記第１値である場合の前記出力遅延を、前記駆動制御信号の値が前記第２値である場合の前記出力遅延より大きくする
   表示駆動回路。
5. 請求項１乃至４のいずれか一項に記載の表示駆動回路であって、
   前記入力制御回路は、前記先行信号、前記先行隣接信号、前記後続信号、及び前記後続隣接信号を保持するためのデータ保持回路を備えている
   表示駆動回路。
6. 請求項５に記載の表示駆動回路であって、
   前記データ保持回路は、前記初段レジスタ及び前記最終段レジスタの少なくとも一方を含んでいる
   表示駆動回路。
7. 請求項５に記載の表示駆動回路であって、
   前記データ保持回路は、前記シフトレジスタの前記最終段レジスタから更に延在するように設けられた追加レジスタを含み、
   前記追加レジスタには、前記先行信号の直前の前記映像信号である前記先行隣接信号が格納される
   表示駆動回路。
8. 請求項１乃至７のいずれか一項に記載の表示駆動回路であって、
   前記表示駆動回路は、プラズマディスプレイパネルの前記データ線を駆動する表示駆動回路である
   表示駆動回路。
9. 前記データ線を備える表示パネルと、
   請求項１乃至８のいずれか一項に記載の表示駆動回路と
   を備える
   表示装置。

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