JP2017098813A - レベルシフト回路及び表示ドライバ - Google Patents

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Abstract

【課題】回路規模の増大を招くことなく、高速なレベルシフト動作を行うことが可能なレベルシフト回路と、このレベルシフト回路を含む表示ドライバを提供する。
【解決手段】第１レベルシフト部５１にて、低振幅の入力信号を中振幅の電圧信号に変換し、引き続き第２レベルシフト部５２にて、これを高振幅の電圧信号にレベル変換する。第１及び第２レベルシフト部の各々内において、高電位側のトランジスタから低電位側のトランジスタに向けて流れる電流の経路中に電流制限作用を生じさせる素子を設ける。
【選択図】図１

Description

本発明は、データ信号のレベルをシフトするレベルシフト回路、及びこのレベルシフト回路を含む表示ドライバに関する。
近時、表示装置の分野では液晶表示装置や有機ＥＬ素子を用いたアクティブマトリクス型ディスプレイが主流となっている。これらの表示装置は、大画面化や、高解像度化、及び動画特性の向上などの高画質化が求められており、表示パネルを駆動するカラムドライバ（表示ドライバ）が当該表示パネルに供給する信号（階調信号）の電圧振幅は高くなる傾向にある。
一方、表示コントローラからカラムドライバへ供給される各種制御信号及び映像データ信号としては、少ない配線数を用いた高速転送、及び低ＥＭＩ(electro magnetic interference)等が求められ、低振幅化が図られている。また、表示ドライバ内部においても、高解像度化、多階調化に伴い増加するデータを処理するロジック回路の面積増（高コスト化）を抑えるために、微細プロセスが採用されており、それに伴い、ロジック回路の電源電圧は低電圧化する傾向にある。すなわち、表示ドライバとして、入力部では低電圧化、出力部では高電圧化が求められている。
そこで、表示ドライバ内には、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路が設けられている（例えば、特許文献１参照）。かかるレベルシフト回路は、レベル変換部及びバッファ部で構成されている。レベル変換部は、低振幅（ＶＤＤ１／ＶＳＳ）のディジタル信号を高振幅（ＶＤＤ２／ＶＳＳ）に１段階でレベルシフトする。バッファ部は、レベルシフトした電圧信号を高振幅（ＶＤＤ２／ＶＳＳ）の電圧信号のままインピーダンス変換する。
また、当該レベルシフト回路のレベル変換部では、ダイオード接続されたＰチャネルトランジスタが、レベルシフト回路の充電作用を行うトランジスタの駆動電流を制限するようにしている。すなわち、ダイオード接続されたＰチャネルトランジスタの両端の電位が電位差を有したまま変動することで、バッファ部においてインバータを構成するＰチャネルトランジスタとＮチャネルトランジスタとが同時オンとなる時間が短くなる。これにより、貫通電流が抑えられ、レベルシフト回路としての動作速度を高めることが可能となる。
特開２０１３−１３１９６４号公報
しかしながら、上記したレベルシフト回路において、ダイオード接続されたトランジスタが挿入されていても、入力されるディジタル信号の振幅とレベルシフトされた出力信号との振幅の差が非常に大きいと、レベルシフト回路が正常に動作しない場合があるという問題があった。すなわち、放電作用を行うＮチャネルトランジスタのゲート・ソース間電圧に対して、充電作用を行うＰチャネルトランジスタのゲート・ソース間電圧が高振幅となり、両トランジスタ同士の能力差が大となり、レベルシフト回路が正常動作しなくなるのである。尚、かかるレベルシフト回路を正常に動作させる為に、このレベルシフト回路を構成するトランジスタのサイズを大きくすることも考えられるが、その結果として回路規模の著しい増大を招くという問題があった。
そこで、本発明は、回路規模の著しい増大を招くことなく、高速なレベルシフト動作を行うことが可能なレベルシフト回路と、このレベルシフト回路を含む表示ドライバを提供することを目的とする。
本発明に係るレベルシフト回路は、入力信号の振幅を増加した出力信号を生成するレベルシフト回路であって、前記入力信号を制御端で受け、第１電源端子に第１の電流端が接続されており、第１のノードに第２の電流端が接続されている第１導電型の第１のトランジスタと、前記入力信号の位相が反転した信号を制御端で受け、前記第１電源端子に第１の電流端が接続されており、第２のノードに第２の電流端が接続された第１導電型の第２のトランジスタと、前記第２のノードに制御端が接続されており、第２電源端子に第１の電流端が接続されており、第３のノードに第２の電流端が接続された第２導電型の第３のトランジスタと、前記第１のノードに制御端が接続されており、前記第２電源端子に第１の電流端が接続されており、第４のノードに第２の電流端が接続された第２導電型の第４のトランジスタと、前記第１及び第３のノード間に電流が流れたときに前記第１及び第３のノード間を第１の電位差以上とし、前記第１及び第３のノード間の電流が遮断されたときに前記第１及び第３のノード間を第１の電位差未満とする第１の抵抗性素子と、前記第２及び第４のノード間に電流が流れたときに前記第２及び第４のノード間を第２の電位差以上とし、前記第２及び第４のノード間の電流が遮断されたときに前記第２及び第４のノード間を第２の電位差未満とする第２の抵抗性素子と、前記第１のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号を出力する第１の出力ノードに第２の電流端が接続された第１導電型の第５のトランジスタと、前記第２のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号の位相を反転させた信号を出力する第２の出力ノードに第２の電流端が接続された第１導電型の第６のトランジスタと、前記第２の出力ノードに制御端が接続されており、第３電源端子に第１の電流端が接続されており、第５のノードに第２の電流端が接続された第２導電型の第７のトランジスタと、前記第１の出力ノードに制御端が接続されており、前記第３電源端子に第１の電流端が接続されており、第６のノードに第２の電流端が接続された第２導電型の第８のトランジスタと、前記第３のノードに制御端が接続されており、前記第５のノードに第１の電流端が接続されており、前記第１の出力ノードに第２の電流端が接続された第２導電型の第９のトランジスタと、前記第４のノードに制御端が接続されており、前記第６のノードに第１の電流端が接続されており、前記第２の出力ノードに第２の電流端が接続された第２導電型の第１０のトランジスタと、を含む。
また、本発明に係るレベルシフト回路は、入力信号の振幅を増加した出力信号を生成するレベルシフト回路であって、前記入力信号を制御端で受け、第１電源端子に第１の電流端が接続されており、第１のノードに第２の電流端が接続されている第１のトランジスタと、前記入力信号の位相が反転した信号を制御端で受け、前記第１電源端子に第１の電流端が接続されており、第２のノードに第２の電流端が接続された第２のトランジスタと、前記第２のノードに制御端が接続されており、第２電源端子に第１の電流端が接続されており、第３のノードに第２の電流端が接続された第３のトランジスタと、前記第１のノードに制御端が接続されており、前記第２電源端子に第１の電流端が接続されており、第４のノードに第２の電流端が接続された第４のトランジスタと、前記第１及び第３のノード間に電流が流れたときに前記第１及び第３のノード間を第１の電位差以上とし、前記第１及び第３のノード間の電流が遮断されたときに前記第１及び第３のノード間を第１の電位差未満とする第１の抵抗性素子と、前記第２及び第４のノード間に電流が流れたときに前記第２及び第４のノード間を第２の電位差以上とし、前記第２及び第４のノード間の電流が遮断されたときに前記第２及び第４のノード間を第２の電位差未満とする第２の抵抗性素子と、前記第１のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号を出力する第１の出力ノードに第２の電流端が接続された第５のトランジスタと、前記第２のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号の位相を反転させた信号を出力する第２の出力ノードに第２の電流端が接続された第６のトランジスタと、前記第２の出力ノードに制御端が接続されており、第３電源端子に第１の電流端が接続されており、第５のノードに第２の電流端が接続された第７のトランジスタと、前記第１の出力ノードに制御端が接続されており、前記第３電源端子に第１の電流端が接続されており、第６のノードに第２の電流端が接続された第８のトランジスタと、前記第３のノードに制御端が接続されており、前記第５のノードに第１の電流端が接続されており、前記第１の出力ノードに第２の電流端が接続された第９のトランジスタと、前記第４のノードに制御端が接続されており、前記第６のノードに第１の電流端が接続されており、前記第２の出力ノードに第２の電流端が接続された第１０のトランジスタと、を含む。
本発明に係る表示ドライバは、映像信号に基づく輝度レベルを画素毎に表す画素データ信号に応じて前記画素データ信号の振幅を増加したレベルシフト画素データ信号を生成するレベルシフト回路と、前記レベルシフト画素データ信号を電圧値に変換するディジタルアナログ変換部と、前記電圧値を有する画素駆動電圧を表示パネルのデータラインに印加する出力バッファ部と、を含む表示ドライバであって、前記レベルシフト回路は、前記画素データ信号を制御端で受け、第１電源端子に第１の電流端が接続されており、第１のノードに第２の電流端が接続されている第１導電型の第１のトランジスタと、前記画素データ信号の位相が反転した信号を制御端で受け、前記第１電源端子に第１の電流端が接続されており、第２のノードに第２の電流端が接続された第１導電型の第２のトランジスタと、前記第２のノードに制御端が接続されており、第２電源端子に第１の電流端が接続されており、第３のノードに第２の電流端が接続された第２導電型の第３のトランジスタと、前記第１のノードに制御端が接続されており、前記第２電源端子に第１の電流端が接続されており、第４のノードに第２の電流端が接続された第２導電型の第４のトランジスタと、前記第１及び第３のノード間に電流が流れたときに前記第１及び第３のノード間を第１の電位差以上とし、前記第１及び第３のノード間の電流が遮断されたときに前記第１及び第３のノード間を第１の電位差未満とする第１の抵抗性素子と、前記第２及び第４のノード間に電流が流れたときに前記第２及び第４のノード間を第２の電位差以上とし、前記第２及び第４のノード間の電流が遮断されたときに前記第２及び第４のノード間を第２の電位差未満とする第２の抵抗性素子と、前記第１のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記レベルシフト画素データ信号を出力する第１の出力ノードに第２の電流端が接続された第１導電型の第５のトランジスタと、前記第２のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記レベルシフト画素データ信号の位相を反転させた信号を出力する第２の出力ノードに第２の電流端が接続された第１導電型の第６のトランジスタと、前記第２の出力ノードに制御端が接続されており、第３電源端子に第１の電流端が接続されており、第５のノードに第２の電流端が接続された第２導電型の第７のトランジスタと、前記第１の出力ノードに制御端が接続されており、前記第３電源端子に第１の電流端が接続されており、第６のノードに第２の電流端が接続された第２導電型の第８のトランジスタと、前記第３のノードに制御端が接続されており、前記第５のノードに第１の電流端が接続されており、前記第１の出力ノードに第２の電流端が接続された第２導電型の第９のトランジスタと、前記第４のノードに制御端が接続されており、前記第６のノードに第１の電流端が接続されており、前記第２の出力ノードに第２の電流端が接続された第２導電型の第１０のトランジスタと、を含む。
本発明においては、先ず、第１レベルシフト部にて、低振幅の入力信号を中振幅の電圧信号に変換し、引き続き第２レベルシフト部にて、これを高振幅の電圧信号にレベル変換するという２段階のレベルシフトを行う。このように、低振幅の入力信号のレベルを２段階で高振幅の電圧信号に変換することで、第１及び第２レベルシフト部に設けられている各トランジスタとして電流駆動能力が低いものを採用することができる。よって、レベルシフト回路の小面積化を図ることが可能となる。
更に、第１及び第２レベルシフト部の各々内において、高電位側のトランジスタから低電位側のトランジスタに向けて流れる電流の経路中に、電流制限作用を生じさせる抵抗性素子を設けることにより、各レベルシフト部内での貫通電流を抑制している。これにより、レベルシフト回路の高速動作化も図られる。
本発明に係るレベルシフト回路２００の構成を示す回路図である。 実施例１によるレベルシフト回路２００の構成を示す回路図である。 図２に示すレベルシフト回路２００の内部動作を示すタイムチャートである。 実施例２によるレベルシフト回路２００の構成を示す回路図である。 実施例３によるレベルシフト回路２００の構成を示す回路図である。 実施例４によるレベルシフト回路２００の構成を示す回路図である。 図６に示すレベルシフト回路２００の内部動作を示すタイムチャートである。 本発明に係る表示ドライバを搭載した表示装置１００の構成を示すブロック図である。 本発明に係る表示ドライバとしてのデータドライバ１０３の内部構成を示すブロック図である。
図１は、本発明の実施の形態に係るレベルシフト回路２００を示す回路図である。図１に示すように、当該レベルシフト回路２００は、インバータ６１、６２、第１レベルシフタ５１、及び第２レベルシフタ５２を含む。レベルシフト回路２００は、これら第１レベルシフト部５１及び第２レベルシフト部５２の２段で、入力ディジタル信号Ｄの信号レベルを増加するレベルシフトを行う。
図１において、インバータ６１及び６２は、低電源電位ＶＤＤ１と基準電源電位ＶＳＳの供給を受けて動作する。
インバータ６１は、入力ディジタル信号Ｄが低電源電位ＶＤＤ１を有するハイレベルの場合には、基準電源電位ＶＳＳを有するローレベルの入力ディジタル信号ＸＤＡを、入力ノードＮＢを介してインバータ６２及び第１レベルシフタ５１に供給する。一方、入力ディジタル信号Ｄが基準電源電位ＶＳＳを有するローレベルの場合には、インバータ６１は、低電源電位ＶＤＤ１を有するハイレベルの入力ディジタル信号ＸＤＡを、入力ノードＮＢを介してインバータ６２及び第１レベルシフタ５１に供給する。
インバータ６２は、入力ディジタル信号ＸＤＡが低電源電位ＶＤＤ１を有するハイレベルの場合には、基準電源電位ＶＳＳを有するローレベルの入力ディジタル信号ＤＡを、入力ノードＮＡを介して第１レベルシフト部５１に供給する。一方、入力ディジタル信号ＸＤＡが基準電源電位ＶＳＳを有するローレベルの場合には、インバータ６２は、低電源電位ＶＤＤ１を有するハイレベルの入力ディジタル信号ＤＡを、入力ノードＮＡを介して第１レベルシフト部５１に供給する。
第１レベルシフト部５１は、低振幅（ＶＳＳ〜ＶＤＤ１）の入力ディジタル信号ＤＡ及びＸＤＡにレベルシフト処理を施すことにより、中電源電位ＶＤＤ２と基準電源電位ＶＳＳとの電位差近傍の振幅を有する電圧信号ＤＢ、ＸＤＢ、ＤＣ及びＸＤＣを生成する。尚、電圧信号ＤＢ及びＸＤＢは互いに位相が反転しており、電圧信号ＤＣ及びＸＤＣも互いに位相が反転している。第１レベルシフト部５１は、これら電圧信号ＤＢ、ＸＤＢ、ＤＣ及びＸＤＣを第２レベルシフト部５２に供給する。
第２レベルシフト部５２は、第１レベルシフト部５１から供給された中振幅（ＶＳＳ〜ＶＤＤ２）の電圧信号ＤＢ、ＸＤＢ、ＤＣ、ＸＤＣに対してレベルシフト処理を施すことにより、高電源電位ＶＤＤ３と基準電源電位ＶＳＳとの電位差近傍の振幅、つまり高振幅（ＶＳＳ〜ＶＤＤ３）を有する出力電圧信号ＤＥ及びＸＤＥを生成する。出力電圧信号ＤＥ及びＸＤＥは、互いに位相が反転している。
尚、上記した低電源電位ＶＤＤ１、中電源電位ＶＤＤ２、高電源電位ＶＤＤ３、及び基準電源電位ＶＳＳ各々の大小関係は、
ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２＜ＶＤＤ３
であり、図１では低電源電位ＶＤＤ１、中電源電位ＶＤＤ２、高電源電位ＶＤＤ３それぞれの基準電源電位ＶＳＳに対する電圧極性は共に正の場合を示している。
図１に示すように、第１レベルシフト部５１は、第１導電型である例えばＮチャネルＭＯＳ（metal-oxide-semiconductor）型のトランジスタ１１及び１２と、第２導電型である例えばＰチャネルＭＯＳ型のトランジスタ２１及び２２と、抵抗性素子３１及び３２と、を含む。
トランジスタ１１及び１２各々のソース端は、基準電源電位ＶＳＳの供給を受ける第１の電源端子ＴＭ１に接続されている。トランジスタ１１のドレイン端は第１のノードＮ１に接続されており、そのゲート端には入力ディジタル信号ＤＡが供給されている。トランジスタ１２のドレイン端は第２のノードＮ２に接続されており、そのゲート端には入力ディジタル信号ＸＤＡが供給されている。
トランジスタ２１及び２２各々のソース端は、中電源電位ＶＤＤ２の供給を受ける第２の電源端子ＴＭ２に接続されている。トランジスタ２１のドレイン端は第３のノードＮ３に接続されており、そのゲート端は上記したノードＮ２に接続されている。トランジスタ２２のドレイン端は第４のノードＮ４に接続されており、そのゲート端は上記したノードＮ１に接続されている。
抵抗性素子３１は、上記した第１のノードＮ１及び第３のノードＮ３同士の電位差を、電流駆動時に所定の第１電圧値以上の電位差とし、電流遮断時に前記第１電圧未満の電位差に設定される。好ましくは、上記第１の電圧値はトランジスタ２２の閾値電圧の絶対値に対応した電圧値とされる。抵抗性素子３２は、上記した第２のノードＮ２及び第４のノードＮ４同士の電位差を、電流駆動時には所定の第２電圧値以上の電位差とし、電流遮断時は前記第２電圧未満の電位差に設定される。好ましくは、前記第２の電圧値はトランジスタ２１の閾値電圧の絶対値に対応した電圧値とされる。
図１に示す構成により、第１レベルシフト部５１は、低電源電位ＶＤＤ１及び基準電源電位ＶＳＳ間で信号レベルが変化する入力ディジタル信号ＤＡ及びＸＤＡの振幅を、中電源電位ＶＤＤ２及び基準電源電位ＶＳＳ間の振幅にレベルシフトした以下の電圧信号をノードＮ１〜Ｎ４に夫々生成し、第２レベルシフト部５２に供給する。すなわち第１レベルシフト部５１は、ノードＮ２上に生成された電圧信号ＤＢ、ノードＮ１上に生成された電圧信号ＸＤＢ、ノードＮ４上に生成された電圧信号ＤＣ、ノードＮ３上に生成された電圧信号ＸＤＣを、第２レベルシフト部５２に供給する。
一方、第２レベルシフト部５２は、第１導電型である例えばＮチャネルＭＯＳ型のトランジスタ１３及び１４と、第２導電型である例えばＰチャネルＭＯＳ型のトランジスタ２３、２４、３３及び３４とを含む。
トランジスタ１３及び１４各々のソース端は、基準電源電位ＶＳＳの供給を受ける第１の電源端子ＴＭ１に接続されている。トランジスタ１３のドレイン端は出力ノードＮＯ１に接続されており、そのゲート端は、第１レベルシフト部５１のノードＮ１に接続されている。トランジスタ１４のドレイン端は出力ノードＮＯ２に接続されており、そのゲート端は、第１レベルシフト部５１のノードＮ２に接続されている。
トランジスタ２３及び２４各々のソース端は、高電源電位ＶＤＤ３の供給を受ける第３の電源端子ＴＭ３に接続されている。トランジスタ２３のドレイン端は第５のノードＮ５に接続されており、そのゲート端は、上記した出力ノードＮＯ２に接続されている。トランジスタ２４のドレイン端は第６のノードＮ６に接続されており、そのゲート端は、出力ノードＮＯ１に接続されている。
トランジスタ３３のソース端は上記したノードＮ５に接続されており、そのドレイン端は出力ノードＮＯ１に接続されており、ゲート端は第１レベルシフト部５１のノードＮ３に接続されている。
トランジスタ３４のソース端は上記したノードＮ６に接続されており、そのドレイン端は出力ノードＮＯ２に接続されており、ゲート端は第１レベルシフト部５１のノードＮ４に接続されている。
のドレイン端は出力ノードＮＯ１に接続されており、そのゲート端は、第１レベルシフト部５１のノードＮ１に接続されている。
図１に示す構成により、第２レベルシフト部５２は、中電源電位ＶＤＤ２及び基準電源電位ＶＳＳ間でレベルが変化する電圧信号（ＤＢ、ＸＤＢ、ＤＣ、ＸＤＣ）に基づき、高電源電位ＶＤＤ３及び基準電源電位ＶＳＳ間でレベルが変化する出力電圧信号ＤＥ及びＸＤＥを生成する。そして、第２レベルシフト部５２は、出力電圧信号ＤＥ及びＸＤＥを、出力ノードＮＯ１及び出力ノードＮＯ２を介して出力する。
なお、図１では低電源電位ＶＤＤ１、中電源電位ＶＤＤ２、高電源電位ＶＤＤ３それぞれの基準電源電位ＶＳＳに対する電圧極性は共に正の場合の実施形態であるが、低電源電位ＶＤＤ１、中電源電位ＶＤＤ２、高電源電位ＶＤＤ３それぞれの基準電源電位ＶＳＳに対する電圧極性が共に負の場合も容易に実現可能である。その場合の上記各電位の大小関係は、
ＶＳＳ＞ＶＤＤ１＞ＶＤＤ２＞ＶＤＤ３
とされ、第１導電型のトランジスタ１１、１２、１３、１４はＰチャネルＭＯＳ型のトランジスタに読み替え、第２導電型のトランジスタ２１、２２、２３、２４、３３、３４はＮチャネルＭＯＳ型のトランジスタに読み替えればよい。以下の各実施例においても同様である。図面や詳細説明については理解容易のため記載を省略する。
図２は、本発明の実施例１によるレベルシフト回路２００の内部構成を示す回路図である。尚、図２に示すレベルシフト回路２００では、図１に示される抵抗性素子３１として、ドレインとゲートが共通接続された、いわゆるダイオード接続構成のＰチャネルＭＯＳ型のトランジスタ３１１を採用し、抵抗性素子３２として、ドレインとゲートが共通接続された、いわゆるダイオード接続構成のＰチャネルＭＯＳ型のトランジスタ３２１を採用した点を除く他の構成は、図１に示されるものと同一である。また電源電位も、低電源電位ＶＤＤ１、中電源電位ＶＤＤ２、高電源電位ＶＤＤ３それぞれの基準電源電位ＶＳＳに対し正の電圧極性を有し、各電源電位の大小関係も図１と同様とする。
トランジスタ３１１は、そのゲート端及びトレイン端がノードＮ１に接続され、ソース端がノードＮ３に接続されている。トランジスタ３１１は、自身のソース・ドレイン間に電流が流れ込むとき、ノードＮ１及びＮ３間の電位差が、Ｐチャネル型トランジスタ２２の閾値電圧の絶対値以上の電位差となるように設定される。また電流が遮断される状態ではノードＮ１及びＮ３間の電位差が、Ｐチャネル型トランジスタ２２の閾値電圧の絶対値未満の電位差となるように設定される。この設定の一例としては、トランジスタ３１１の閾値電圧の絶対値をトランジスタ２２の閾値電圧の絶対値より小さく設定することで容易に設定できる。
トランジスタ３２１は、そのゲート端及びトレイン端がノードＮ２に接続され、ソース端がノードＮ４に接続されている。トランジスタ３２１は、自身のソース・ドレイン間に電流が流れ込むとき、ノードＮ２及びＮ４間の電位差が、Ｐチャネル型トランジスタ２１の閾値電圧の絶対値以上の電位差となるように設定される。また電流が遮断される状態ではノードＮ２及びＮ４同士の電位差が、Ｐチャネル型トランジスタ２１の閾値電圧の絶対値未満の電位差となるように設定される。この設定の一例としては、トランジスタ３２１の閾値電圧の絶対値をトランジスタ２１の閾値電圧の絶対値より小さく設定することで容易に設定できる。
以下に、図２のレベルシフト回路２００の動作について図３を参照して具体的に説明する。
尚、初期状態として、低振幅の入力ディジタル信号ＤＡを受ける入力ノードＮＡがローレベル (ＶＳＳ)の状態にあり、入力ディジタル信号ＸＤＡを受ける入力ノードＮＢが低振幅のハイレベル（ＶＤＤ１）の状態にあるものとする。このとき、第１レベルシフト部５１のトランジスタ１１及び１２はそれぞれオフ状態及びオン状態であり、トランジスタ２１及び２２はそれぞれオン状態及びオフ状態である。ノードＮ２はローレベル（ＶＳＳ）の状態、ノードＮ３は中振幅のハイレベル（ＶＤＤ２）の状態である。また、ノードＮ１は、ダイオード接続されたトランジスタ３１１により、中振幅のハイレベル（ＶＤＤ２）の状態からトランジスタ３１１の閾値電圧の絶対値分だけ低い電圧Ｖｇとなる。このとき中振幅のハイレベル（ＶＤＤ２）とノードＮ１の電圧Ｖｇとの電位差（ＶＤＤ２−Ｖｇ）は、トランジスタ２２の閾値電圧の絶対値より小さい電圧値とされており、トランジスタ２２はオフ状態となる。また、ノードＮ４は、ダイオード接続されたトランジスタ３２１により、ローレベル（ＶＳＳ）の状態からトランジスタ３２の閾値電圧の絶対値分だけ高い電圧Ｖｈとなる。
また、初期状態時には、第２レベルシフト部５２のトランジスタ１３及び１４はそれぞれオン状態及びオフ状態であり、トランジスタ２３及び２４はそれぞれオフ状態及びオン状態である。トランジスタ３３はゲート端にノードＮ３の電圧（ＶＤＤ２）を受け、これにより高電源電位ＶＤＤ３と中電源電位ＶＤＤ２との電位差に応じた能力でオン状態に設定される。トランジスタ３４はゲート端にノードＮ４の電圧Ｖｈを受け、高電源電位ＶＤＤ３と電圧Ｖｈの電位差に応じた能力でオン状態に設定される。
また、初期状態時には、出力ノードＮＯ１はローレベル（ＶＳＳ）の状態であり、出力ノードＮＯ２は高振幅のハイレベル（ＶＤＤ３）の状態である。またノードＮ５は、中電源電位ＶＤＤ２よりトランジスタ３３の閾値電圧の絶対値分だけ高い電圧Ｖｊにクランプされる。一方、ノードＮ６は、出力ノードＮＯ２と等しい高振幅のハイレベル（ＶＤＤ３）の状態である。
図３は、レベルシフト回路２００が上記した初期状態にあり、時点Ｔ０にて、入力ディジタル信号ＤＡ及びＸＤＡに最初のレベル遷移が生じ、引き続き時点Ｔ１にて次のレベル遷移が生じた場合におけるレベルシフト回路２００の内部動作を表すタイムチャートである。
先ず、第１レベルシフト部５１の動作を説明する。
低振幅のディジタル信号（ＤＡ、ＸＤＡ）が時点Ｔ０で初期状態からハイレベル（ＶＤＤ１）又はローレベル（ＶＳＳ）へそれぞれ変化すると、入力ディジタル信号ＤＡがトランジスタ１１の閾値電圧を超えた時点ｔ０１でトランジスタ１１がオン状態となり、入力ディジタル信号ＸＤＡを受けるトランジスタ１２がオフ状態となる。トランジスタ１１がオン状態となると、まずノードＮ１の電圧（ＸＤＢ）が電圧Ｖｇから基準電源電位ＶＳＳへと引き下げられて、トランジスタ２２をオン状態に遷移させる。トランジスタ２２がオン状態となると、ノードＮ４の電圧（ＤＣ）が電圧Ｖｈから中電源電位ＶＤＤ２へ引き上げられる。なお、トランジスタ１２がオフ状態となった直後のノードＮ２の電圧（ＤＢ）はローレベル（ＶＳＳ）であるため、トランジスタ２１はオン状態にあるものの、ダイオード接続されたトランジスタ３１１の電流制限作用により、トランジスタ１１の放電能力が低くてもノードＮ１の電圧（ＸＤＢ）を基準電源電位ＶＳＳへ引き下げることが可能となる。
またノードＮ４の電圧（ＤＣ）の上昇により、ノードＮ２の電圧（ＤＢ）も基準電源電位ＶＳＳから電圧Ｖｇへ上昇し、トランジスタ２１がオフ状態となる。この際、ダイオード接続されたトランジスタ３１１及び３２１は、夫々が接続されているノード間の電圧、つまりノードＮ１及びＮ３間の電圧、並びにノードＮ２及びＮ４間の電圧を閾値電圧以上に維持する。ここで、トランジスタ３１１及び３２１各々のドレイン・ソース間に電流が流れると、上記したノード間の各々の電位差はトランジスタ特性に応じた電位差に拡大する。
かかる作用により、トランジスタ１１及び２１が一時的に同時オン状態となっても、第１レベルシフト部５１内での電源端子ＴＭ２からＴＭ１への貫通電流が制限されると共に、ノードＮ１の電圧（ＸＤＢ）の変化が急峻になる。これにより、結果的にトランジスタ１１、２１の同時オン状態となる期間が短縮され、第１レベルシフト部５１の動作が高速化する。
次に、第２レベルシフト部５２の動作について説明する。
第２レベルシフト部５２は、第１レベルシフト部５１からノードＮ１〜Ｎ４各々の電圧信号ＸＤＢ、ＤＢ、ＸＤＣ、ＤＣを受けて動作する。まずノードＮ１の電圧（ＸＤＢ）が基準電源電位ＶＳＳへ低下することによりトランジスタ１３がオフ状態となる。次に、ノードＮ４の電圧（ＤＣ）が中電源電位ＶＤＤ２へ上昇することによりトランジスタ３４のゲート電圧が上昇し、トランジスタ３４の電流制限作用が強くなる。次に、ノードＮ２の電圧（ＤＢ）が電圧Ｖｇまで上昇することによりトランジスタ１４がオン状態となる。そして、ノードＮ３の電圧（ＸＤＣ）が電圧Ｖｈに低下することにより、トランジスタ３３のゲート電圧が低下し、トランジスタ３３の電流制限作用が解除されて、その電流駆動能力が高くなる。
尚、第２レベルシフト部５２の動作は、ノードＮ２の電圧（ＤＢ）がトランジスタ１４の閾値電圧を超えてトランジスタ１４がオン状態に遷移した時点ｔ０２から開始される。トランジスタ１４がオン状態となると、出力ノードＮＯ２の電圧（ＸＤＥ）が高電源電位ＶＤＤ３から基準電源電位ＶＳＳへと引き下げられ、トランジスタ２３がオン状態に遷移する。また、ノードＮ５の電圧ＤＦが電圧Ｖｊから高電源電位ＶＤＤ３へ引き上げられ、更にトランジスタ３３を介して出力ノードＮＯ１が高電源電位ＶＤＤ３へ引き上げられる。また、出力ノードＮＯ１の電圧（ＤＥ）の上昇により、トランジスタ２４がオフ状態に遷移すると、ノードＮ６の電圧ＸＤＦが電圧Ｖｊまで低下する。
この際、トランジスタ１３がオフ状態となった直後の出力ノードＮＯ１の電圧（ＤＥ）はローレベル（ＶＳＳ）であるため、トランジスタ２４はオン状態となっている。しかしながら、電流制限作用を生じるトランジスタ３４が緩衝となるため、トランジスタ１４として放電能力が低いものを採用しても、出力ノードＮＯ２の電圧（ＸＤＥ）を基準電源電位ＶＳＳへ引き下げることが可能となる。尚、この間、トランジスタ３３は電流制限作用が解除された状態となっていたるため、出力ノードＮＯ１の電圧（ＤＥ）は速やかに高電源電位ＶＤＤ３へ引き上げられる。
このように、トランジスタ３３及び３４は、出力ノード（ＮＯ１又はＮＯ２）の電圧が引き下げられるときは電流制限素子として作用し、出力ノードの電圧が引き上げられるときは電流制限動作が解除される。この作用により、トランジスタ１４及び２４が一時的に同時オン状態となっても、第２レベルシフト部５２内での電源端子ＴＭ３からＴＭ１への貫通電流が制限されると共に、出力ノードＮＯ２の電圧（ＸＤＥ）の変化が急峻となる。その結果、トランジスタ１４及び２４が同時にオン状態となる期間が短縮され、第２レベルシフト部５２の動作が高速化する。
よって、図３に示す時点Ｔ０での低振幅のディジタル信号（ＤＡ、ＸＤＡ）のハイレベル（ＶＤＤ１）からローレベル（ＶＳＳ）への遷移に応じて、出力ノードＮＯ１及びＭＯ２各々の出力電圧信号ＤＥ及びＸＤＥがハイレベル（ＶＤＤ３）からローレベル（ＶＳＳ）へ遷移し、安定状態となる。
尚、図３において、時点Ｔ１で低振幅の入力ディジタル信号ＤＡ及びＸＤＡがローレベル（ＶＳＳ）及びハイレベル（ＶＤＤ１）へそれぞれ変化したときの動作は、時点Ｔ０での入力ディジタル信号ＤＡ及びＸＤＡの変化と同様であるので、その説明は省略する。
以上のように、図２に示すレベルシフト回路２００では、先ず、低振幅（ＶＳＳ〜ＶＤＤ１）のディジタル信号を第１レベルシフト部５１で中振幅（ＶＳＳ〜ＶＤＤ２）の電圧信号にレベル変換し、引き続き次段の第２レベルシフト部５２にて、高振幅（ＶＳＳ〜ＶＤＤ３）の電圧信号にレベル変換する２段階のレベルシフト動作を行う。このように、低振幅のディジタル信号のレベルを２段階で高振幅の電圧信号に変換することで、ＮチャネルＭＯＳ型のトランジスタとして電流駆動能力が低いものを採用することができ、レベルシフト回路の小面積化を図ることが可能となる。
また、第１レベルシフト部５１及び第２レベルシフト部５２の夫々に、電流制限作用を生じさせる素子（３１、３２、３３、３４）を備えたことにより、各レベルシフト部内での貫通電流を抑制し、高速動作を実現することが可能となる。
図４は、本発明の実施例２によるレベルシフト回路２００の内部構成を示す回路図である。
尚、図４に示すレベルシフト回路２００では、抵抗性素子３１として、ＰチャネルＭＯＳ型のトランジスタ３１１に代えてＮチャネルＭＯＳ型のトランジスタ３１２を採用し、抵抗性素子３２として、ＰチャネルＭＯＳ型のトランジスタ３２１に代えてＮチャネルＭＯＳ型のトランジスタ３２２を採用している。これ以外の構成は、図２に示すものと同一である。電源電位の関係も図１と同一である。
トランジスタ３１２は、ゲート端及びドレイン端が共にノードＮ３に接続されており、ソース端がノードＮ１に接続されている。トランジスタ３２２は、ゲート端及びドレイン端が共にノードＮ４に接続されており、ソース端がノードＮ２に接続されている。
トランジスタ３１２は、動作電流が流れるときのノードＮ１及びＮ３間の電位差が、Ｐチャネル型トランジスタ２２の閾値電圧の絶対値以上の電位差になるように設定され、電流が遮断される状態ではノードＮ１及びＮ３同士の電位差が、Ｐチャネル型トランジスタ２２の閾値電圧の絶対値未満の電位差になるように設定される。トランジスタ３２２も同様に、動作電流が流れるときのノードＮ２及びＮ４間の電位差が、Ｐチャネル型トランジスタ２１の閾値電圧の絶対値以上の電位差に設定され、また電流が遮断される状態ではノードＮ２及びＮ４同士の電位差が、Ｐチャネル型トランジスタ２１の閾値電圧の絶対値未満の電位差に設定される。
上記設定により、図４のレベルシフト回路の動作は図２と同様であり、低振幅のディジタル信号のレベルを２段階で高振幅の電圧信号に変換することで、ＮチャネルＭＯＳ型のトランジスタとして電流駆動能力が低いものを採用することができ、レベルシフト回路の小面積化を図ることが可能となる。また、第１レベルシフト部５１及び第２レベルシフト部５２の夫々に、電流制限作用を生じさせる素子（３１、３２、３３、３４）を備えたことにより、各レベルシフト部内での貫通電流を抑制し、高速動作を実現することが可能となる。
図５は、本発明の実施例３によるレベルシフト回路２００の内部構成を示す回路図である。尚、図５に示すレベルシフト回路２００では、抵抗性素子３１として、ＭＯＳ型のトランジスタ（３１１、３１２）に代えてダイオード３１３を採用し、抵抗性素子３２として、トランジスタ（３２１、３２２）に代えてダイオード３２３を採用している。それ以外の構成は、図２に示すものと同一である。
ダイオード３１３は、そのアノード端がノードＮ３に接続されており、カソード端がノードＮ１に接続されている。ダイオード３２３は、アノード端がノードＮ４に接続されており、カソード端がノードＮ２に接続されている。
ダイオード３１３は、動作電流が流れるときのノードＮ１及びＮ３間の電位差が、Ｐチャネル型トランジスタ２２の閾値電圧の絶対値以上の電位差になるように設定され、電流が遮断される状態ではノードＮ１及びＮ３同士の電位差が、Ｐチャネル型トランジスタ２２の閾値電圧の絶対値未満の電位差になるように設定される。ダイオード３２３も同様に、動作電流が流れるときのノードＮ２及びＮ４間の電位差が、Ｐチャネル型トランジスタ２１の閾値電圧の絶対値以上の電位差に設定され、また電流が遮断される状態ではノードＮ２及びＮ４同士の電位差が、Ｐチャネル型トランジスタ２１の閾値電圧の絶対値未満の電位差に設定される。
上記設定により、図５のレベルシフト回路の動作は図２と同様となり、低振幅のディジタル信号のレベルを２段階で高振幅の電圧信号に変換することで、ＮチャネルＭＯＳ型のトランジスタとして電流駆動能力が低いものを採用することができ、レベルシフト回路の小面積化を図ることが可能となる。また、第１レベルシフト部５１及び第２レベルシフト部５２の夫々に、電流制限作用を生じさせる素子（３１、３２、３３、３４）を備えたことにより、各レベルシフト部内での貫通電流を抑制し、高速動作を実現することが可能となる。
図６は、本発明の第４実施例によるレベルシフト回路２００を示す図である。尚、図６に示すレベルシフト回路２００では、抵抗性素子３１として、トランジスタ（３１１、３１２）やダイオード３１３に代えて抵抗素子３１４を採用し、抵抗性素子３２として、トランジスタ（３２１、３２２）やダイオード３２３に代えて抵抗素子３２４を採用している。その他の構成は、図２に示すものと同一である。
抵抗素子３１４は、その一端がノードＮ３に接続されており、他端がノードＮ１に接続されている。抵抗素子３２４は、その一端がノードＮ４に接続されており、他端がノードＮ２に接続されている。
ここで、抵抗素子３１４及び３２４が接続されるノード間各々の電位差は、各抵抗素子の抵抗値及び電流の積によって定まる電位差となる。したがって、抵抗素子３１４及び３２４は、動作電流が流れるときのノードＮ１及びＮ３間の電位差及びノードＮ２及びＮ４間の電位差が、Ｐチャネル型トランジスタ２２及びＰチャネル型トランジスタ２１の閾値電圧の絶対値以上の電位差になるような抵抗値に設定される。電流遮断時は、抵抗素子３１４及び３２４が接続されるノード間各々の電位差はゼロとなる。
以下に、図６に示されるレベルシフト回路２００の動作について図７を参照して具体的に説明する。
尚、初期状態として、低振幅の入力ディジタル信号ＤＡを受ける入力ノードＮＡがローレベル (ＶＳＳ)の状態にあり、入力ディジタル信号ＸＤＡを受ける入力ノードＮＢが低振幅のハイレベル（ＶＤＤ１）の状態にあるものとする。このとき、第１レベルシフト部５１のトランジスタ１１及び１２はそれぞれオフ状態及びオン状態であり、トランジスタ２１及び２２はそれぞれオン状態及びオフ状態である。ノードＮ２はローレベル（ＶＳＳ）の状態、ノードＮ３は中振幅のハイレベル（ＶＤＤ２）の状態である。また、ノードＮ１は、中振幅のハイレベル（ＶＤＤ２）の状態であり、ノードＮ４は、ローレベル（ＶＳＳ）の状態である。
また、初期状態時には、第２レベルシフト部５２のトランジスタ１３及び１４はそれぞれオン状態及びオフ状態であり、トランジスタ２３及び２４はそれぞれオフ状態及びオン状態である。トランジスタ３３はゲート端にノードＮ３の電圧（ＶＤＤ２）を受け、これにより高電源電位ＶＤＤ３と中電源電位ＶＤＤ２との電位差に応じた能力でオン状態に設定される。トランジスタ３４はゲート端にノードＮ４の基準電源電位ＶＳＳを受け、高電源電位ＶＤＤ３と基準電源電位ＶＳＳの電位差に応じた能力でオン状態に設定される。
また、初期状態時には、出力ノードＮＯ１はローレベル（ＶＳＳ）の状態であり、出力ノードＮＯ２は高振幅のハイレベル（ＶＤＤ３）の状態である。またノードＮ５は、中電源電位ＶＤＤ２よりトランジスタ３３の閾値電圧の絶対値分だけ高い電圧Ｖｊにクランプされる。一方、ノードＮ６は、出力ノードＮＯ２と等しい高振幅のハイレベル（ＶＤＤ３）の状態である。
図６は、レベルシフト回路２００が上記した初期状態にあり、時点Ｔ０にて、入力ディジタル信号ＤＡ及びＸＤＡに最初のレベル遷移が生じ、引き続き時点Ｔ１にて次のレベル遷移が生じた場合におけるレベルシフト回路２００の内部動作を表すタイムチャートである。
先ず、第１レベルシフト部５１の動作を説明する。
低振幅のディジタル信号（ＤＡ、ＸＤＡ）が時点Ｔ０で初期状態からハイレベル（ＶＤＤ１）又はローレベル（ＶＳＳ）へそれぞれ変化すると、入力ディジタル信号ＤＡがトランジスタ１１の閾値電圧を超えた時点ｔ０１でトランジスタ１１がオン状態となり、入力ディジタル信号ＸＤＡを受けるトランジスタ１２がオフ状態となる。トランジスタ１１がオン状態になると、まず、ノードＮ１の電圧（ＸＤＢ）が中電源電位ＶＤＤ２から基準電源電位ＶＳＳへと引き下げられ、トランジスタ２２をオン状態に遷移させる。これにより、ノードＮ４の電圧（ＤＣ）が基準電源電位ＶＳＳから中電源電位ＶＤＤ２へ引き上げられる。なお、トランジスタ１２がオフ状態となった直後のノードＮ２の電圧（ＤＢ）はローレベル（ＶＳＳ）である。そのため、トランジスタ２１がオン状態にあるものの、抵抗素子３１４の電流制限作用により、トランジスタ１１の放電能力が低くてもノードＮ１の電圧（ＸＤＢ）を基準電源電位ＶＳＳへ引き下げることができる。またノードＮ４の電圧（ＤＣ）の上昇により、ノードＮ２の電圧（ＤＢ）も基準電源電位ＶＳＳから中電源電位ＶＤＤ２へ上昇し、トランジスタ２１がオフ状態となる。
抵抗素子３１４及び３２４は、電流が流れると、夫々が接続されているノード間の電圧、つまりノードＮ１及びＮ３間の電圧、並びにノードＮ２及びＮ４間の電圧をそれぞれの抵抗値と電流の積の電位差に拡大する。この作用により、トランジスタ１１及び２１が一時的に同時オン状態となる場合でも、第１レベルシフト部５１内での電源端子ＴＭ２からＴＭ１への貫通電流が制限されると共に、ノードＮ１の電圧（ＸＤＢ）の変化が急峻になる。これにより、結果的にトランジスタ１１、２１の同時オン状態となる期間が短縮され、第１レベルシフト部５１の動作が高速化する。
次に、第２レベルシフト部５２の動作について説明する。
第２レベルシフト部５２は、第１レベルシフト部５１からノードＮ１〜Ｎ４各々の電圧信号ＸＤＢ、ＤＢ、ＸＤＣ、ＤＣを受けて動作する。まずノードＮ１の電圧（ＸＤＢ）が基準電源電位ＶＳＳへ低下することによりトランジスタ１３がオフ状態となる。次に、ノードＮ４の電圧（ＤＣ）が中電源電位ＶＤＤ２へ上昇することによりトランジスタ３４のゲート電圧が上昇し、トランジスタ３４の電流駆動時の電流制限作用が強くなる。次に、ノードＮ２の電圧（ＤＢ）が中電源電位ＶＤＤ２まで上昇することによりトランジスタ１４がオン状態となる。そして、ノードＮ３の電圧（ＸＤＣ）が基準電源電位ＶＳＳに低下することにより、トランジスタ３３のゲート電圧が低下し、トランジスタ３３の電流駆動時の電流制限作用が解除されて、その電流駆動能力が高くなる。
尚、第２レベルシフト部５２の動作は、ノードＮ２の電圧（ＤＢ）がトランジスタ１４の閾値電圧を超えてトランジスタ１４がオン状態に遷移した時点ｔ０２から開始される。トランジスタ１４がオン状態となると、出力ノードＮＯ２の電圧（ＸＤＥ）が高電源電位ＶＤＤ３から基準電源電位ＶＳＳへと引き下げられ、トランジスタ２３がオン状態に遷移する。また、ノードＮ５の電圧ＤＦが電圧Ｖｊから高電源電位ＶＤＤ３へ引き上げられ、更にトランジスタ３３を介して出力ノードＮＯ１が高電源電位ＶＤＤ３へ引き上げられる。また、出力ノードＮＯ１の電圧（ＤＥ）の上昇により、トランジスタ２４がオフ状態に遷移すると、ノードＮ６の電圧ＸＤＦが電圧Ｖｊまで低下する。
なお、トランジスタ１３がオフ状態となった直後の出力ノードＮＯ１の電圧（ＤＥ）はローレベル（ＶＳＳ）であるため、トランジスタ２４はオン状態となる。しかしながら、電流制限作用を生じるトランジスタ３４が緩衝となるため、トランジスタ１４の放電能力が低くても、出力ノードＮＯ２の電圧（ＸＤＥ）を基準電源電位ＶＳＳへ引き下げることが可能となる。尚、この間、トランジスタ３３は電流制限作用が解除された状態となっているため、出力ノードＮＯ１の電圧（ＤＥ）は速やかに高電源電位ＶＤＤ３へ引き上げられる。
このように、トランジスタ３３及び３４は、出力ノード（ＮＯ１又はＮＯ２）の電圧が引き下げられるときは電流制限素子として作用し、出力ノードの電圧が引き上げられるときは電流制限動作が解除される。この作用により、トランジスタ１４及び２４が一時的に同時オン状態となっても、第２レベルシフト部５２内での電源端子ＴＭ３からＴＭ１への貫通電流が制限されると共に、出力ノードＮＯ２の電圧（ＸＤＥ）の変化が急峻となる。その結果、トランジスタ１４及び２４が同時にオン状態となる期間が短縮され、第２レベルシフト部５２の動作が高速化する。
よって、図７に示す時点Ｔ０で低振幅のディジタル信号（ＤＡ、ＸＤＡ）のハイレベル（ＶＤＤ１）からローレベル（ＶＳＳ）への遷移に応じて、出力ノードＮＯ１及びＭＯ２各々の出力電圧信号ＤＥ及びＸＤＥがハイレベル（ＶＤＤ３）からローレベル（ＶＳＳ）へ遷移し、安定状態となる。
尚、図７において、時点Ｔ１で低振幅の入力ディジタル信号ＤＡ及びＸＤＡがローレベル（ＶＳＳ）及びハイレベル（ＶＤＤ１）へそれぞれ変化したときの動作は、時点Ｔ０での入力ディジタル信号ＤＡ及びＸＤＡの変化と同様であるので、その説明は省略する。
以上のように、図６に示すレベルシフト回路２００では、先ず、低振幅（ＶＳＳ〜ＶＤＤ１）のディジタル信号を第１レベルシフト部５１で中振幅（ＶＳＳ〜ＶＤＤ２）の電圧信号にレベル変換し、引き続き次段の第２レベルシフト部５２にて、高振幅（ＶＳＳ〜ＶＤＤ３）の電圧信号にレベル変換する２段階のレベルシフト動作を行う。このように、低振幅のディジタル信号のレベルを２段階で、高振幅の電圧信号に変換することで、ＮチャネルＭＯＳ型のトランジスタとして電流駆動能力が低いものを採用することができ、レベルシフト回路の小面積化を図ることが可能となる。
また、第１レベルシフト部５１及び第２レベルシフト部５２の夫々に、電流制限作用を生じさせる素子（３１３、３２３、３３、３４）を備えたことにより、各レベルシフト部内での貫通電流を抑制し、高速動作を実現することが可能となる。
尚、上記実施例１〜４に示される第１及び第２レベルシフト部ではＭＯＳ型のトランジスタ（１１〜１４、２１〜２４、３３、３４、３１１、３１２、３２１、３２２）を採用しているが、これらトランジスタとして、ＭＯＳ型のトランジスタに代えてバイポーラ型のトランジスタを採用しても良い。つまり、トランジスタ１１〜１４、２１〜２４、３３、３４、３１１、３１２、３２１及び３２２の各々は、第１及び第２の電流端（ドレイン、ソース、エミッタ、コレクタ）と、これら第１及び第２の電流端間に流れる電流を制御する制御端（ゲート、ベース）とを有するものであれば良いのである。
要するに、入力信号（ＤＡ、ＸＤＡ）の振幅を増加した出力信号（ＤＥ、ＸＤＥ）を生成するレベルシフト回路（２００）としては、以下の第１〜第１０のトランジスタ、第１及び第２の抵抗性素子を含むものであれば良いのである。
第１導電型の第１のトランジスタ（１１）は、入力信号（ＤＡ）を制御端で受け、第１の電流端が第１電源端子（ＴＭ１）に接続されており、第２の電流端が第１のノード（Ｎ１）に接続されている。第２のトランジスタ（１２）は、入力信号の位相が反転した信号（ＸＤＡ）を制御端で受け、第１の電流端が第１電源端子に接続されており、第２の電流端が第２のノード（Ｎ２）に接続されている。第３のトランジスタ（２１）は、制御端が第２のノードに接続されており、第１の電流端が第２電源端子（ＴＭ２）に接続されており、第２の電流端が第３のノード（Ｎ３）に接続されている。第４のトランジスタ（２２）は、制御端が第１のノードに接続されており、第１の電流端が第２電源端子に接続されており、第２の電流端が第４のノード（Ｎ４）に接続されている。第１の抵抗性素子（３１）は、第１及び第３のノード間に電流が流れたときに第１及び第３のノード間を第１の電位差以上とし、第１及び第３のノード間の電流が遮断されるときに第１及び第３のノード間を第１の電位差未満とする。第２の抵抗性素子（３２）は、第２及び第４のノード間に電流が流れたときに第２及び第４のノード間を第２の電位差以上とし、第２及び第４のノード間の電流が遮断されるときに第２及び第４のノード間を第２の電位差未満とする。
第５のトランジスタ（１３）は、制御端が第１のノードに接続されており、第１の電流端が第１電源端子に接続されており、第２の電流端が、出力信号を出力する第１の出力ノード（ＭＯ１）に接続されている。第６のトランジスタ（１４）は、制御端が第２のノードに接続されており、第１の電流端が第１電源端子に接続されており、第２の電流端が、出力信号の位相を反転させた信号を出力する第２の出力ノード（ＭＯ２）に接続されている。第７のトランジスタ（２３）は、制御端が第２の出力ノードに接続されており、第１の電流端が第３電源端子（ＴＭ３）に接続されており、第２の電流端が第５のノード（Ｎ５）に接続されている。第８のトランジスタ（２４）は、制御端が第１の出力ノードに接続されており、第１の電流端が第３電源端子に接続されており、第２の電流端が第６のノード（Ｎ６）に接続されている。第９のトランジスタ（３３）は、制御端が第３のノードに接続されており、第１の電流端が第５のノードに接続されており、第２の電流端が第１の出力ノードに接続されている。第１０のトランジスタ（３４）は、制御端が第４のノードに接続されており、第１の電流端が第６のノードに接続されており、第２の電流端が第２の出力ノードに接続されている。
また、上記実施例１〜４に示される第１レベルシフト部では、高電位側のトランジスタ２１と低電位側のトランジスタ１１との間の第１の電流経路、及び高電位側のトランジスタ２２と低電位側のトランジスタ１２との間の第２の電流経路の双方に同一種類の抵抗性素子（３１又は３２）を設けている。しかしながら、これら第１及び第２の電流経路の抵抗性素子が異なる種類で構成されても良い。
要するに、上記した第１及び第２の電流経路のうちの一方の抵抗性素子として、ゲート端及びドレイン端同士が接続されたトランジスタ（３１１又は３１２）、又はダイオード（３１３）、或いは抵抗素子（３１４）のいずれかで構成され、他方の抵抗性素子がゲート端及びドレイン端同士が接続されたトランジスタ（３２１又は３２２）、又はダイオード（３２３）、或いは抵抗素子（３２４）のうちの異なる種類の抵抗性素子で構成されても良いのである。
図８は、本発明に係るレベルシフト回路２００が含まれる表示ドライバを搭載した表示装置１００の構成を示すブロック図である。図８において、表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の偶数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータラインの各交叉部には、画素を担う表示セルが形成されている。
駆動制御部１０１は、映像信号ＶＤ中から水平同期信号を検出して走査ドライバ１０２に供給する。また、駆動制御部１０１は、映像信号ＶＤに基づき各画素の輝度レベルを例えば８ビットの２５６段階の輝度階調で表す画素データＰＤの系列を含む画像データ信号ＰＤＳ及び各種の制御信号（後述する）を生成し、これらを表示ドライバとしてのデータドライバ１０３に供給する。
走査ドライバ１０２は、駆動制御部１０１から供給された水平同期信号に同期したタイミングで、水平走査パルスを表示デバイス２０の水平走査ラインＳ1〜Ｓmの各々に順次印加する。
データドライバ１０３は、単一又は複数の半導体ＩＣ（integrated circuit）チップにより形成されている。データドライバ１０３は、画像データ信号中の画素データＰＤを１水平走査ライン分ずつ、つまりｎ個毎に取り込む。そして、データドライバ１０３は、取り込んだｎ個の画素データ片にて表される輝度階調に対応した階調電圧を夫々が有する画素駆動電圧Ｐ1〜Ｐnを生成し、表示デバイス２０のデータラインＤ1〜Ｄnに印加する。
図９は、データドライバ１０３の内部構成の一例を示すブロック図である。図９に示すように、データドライバ１０３は、シフトレジスタ１１０、データレジスタラッチ１２０、レベルシフト部１３０、ディジタルアナログ変換部１４０、出力バッファ部１５０、及び参照電圧発生回路１６０を備える。
シフトレジスタ１１０は、駆動制御部１０１から供給されたスタートパルスＳＴＰに応じて、クロック信号ｃｌｋに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ１２０に供給する。
データレジスタラッチ１２０は、シフトレジスタ１１０から供給されたラッチタイミング信号の各々に基づき、駆動制御部１０１から供給された画像データ信号ＰＤＳ中の画素データＰＤをｎ個毎に取り込み、各画素データＰＤを表すｎ個の画素データ信号をシフト部１３０に供給する。
レベルシフト部１３０は、データレジスタラッチ１２０から供給されたｎ個の画素データ信号の各々に対して、その信号レベルを増加するレベルシフト処理を施して得たｎ個のレベルシフト画素データ信号をディジタルアナログ変換部１４０に供給する。参照電圧発生回路１６０は、互いに電圧値が異なる複数の参照電圧を生成し、ディジタルアナログ変換部１４０に供給する。
ディジタルアナログ変換部１４０は、レベルシフト１３０から供給されたｎ個のレベルシフト画素データ信号を夫々個別に、上記した複数の参照電圧のうちの１つに変換して得られたｎ個の参照電圧を、出力バッファ部１５０に供給する。
出力バッファ部１５０は、ディジタルアナログ変換部１４０から供給されたｎ個の参照電圧を画素駆動電圧Ｐ1〜Ｐnとして、表示デバイス２０のデータラインＤ1〜Ｄnに印加する。
ここで、シフトレジスタ１１０及びデータレジスタラッチ１２０には、基準電源電位ＶＳＳ及び低電源電位ＶＤＤ１が電源電圧として供給される。また、レベルシフト部１３０、ディジタルアナログ変換部１４０、及び出力バッファ群１５０には、基準電源電位ＶＳＳ、中電源電位ＶＤＤ２、及び高電源電位ＶＤＤ３が電源電圧として供給される。
図９に示す構成において、レベルシフト部１３０には、データレジスタラッチ１２０から供給されたｎ個の画素データ信号のレベルを、夫々個別にレベルシフトする、例えば図１、図２、図４、図５又は図６に示されるレベルシフト回路２００がｎ個含まれている。この際、各レベルシフト回路２００は、入力ディジタル信号Ｄとして、データレジスタラッチ１２０から供給された低振幅（ＶＳＳ〜ＶＤＤ１）の画素データ信号を受ける。そして、各レベルシフト回路２００は、その画素データ信号の振幅を高振幅（ＶＳＳ〜ＶＤＤ３）にレベルシフトした電圧信号（ＤＥ、ＸＤＥ）をレベルシフト画素データ信号として、ディジタルアナログ変換部１４０に供給する。尚、レベルシフト回路２００を上記したように、液晶表示パネルを駆動する表示ドライバのレベルシフト回路として用いる場合には、基準電源電位ＶＳＳ、低電源電位ＶＤＤ１、中電源電位ＶＤＤ２及び高電源電位ＶＤＤ３は、例えば、
ＶＳＳ＝接地電位（ＯＶ）
ＶＤＤ１＝１．８ボルト
ＶＤＤ２＝１０ボルト
ＶＤＤ３＝２０ボルト
となる。
なお、上記実施例において、低振幅信号用のインバータ６１及び６２は、データレジスタラッチ１２０に組み込んでもよい。このように、図９に示す表示ドライバは、本発明に係るレベルシフト回路２００を適用することにより、低消費電力で高速動作を実現することが可能となる。また、半導体ＩＣチップ内でのレベルシフト部１３０の占有面積を小さくすることができるので、低コスト化も実現可能となる。
３１、３２ 抵抗性素子
５１ 第１レベルシフト部
５２ 第２レベルシフト部
１０３ データドライバ
１３０ レベルシフト部
２００ レベルシフト回路
３１１、３２１ トランジスタ
３１３、３２３ ダイオード
３１４、３２４ 抵抗素子

Claims (9)

  1. 入力信号の振幅を増加した出力信号を生成するレベルシフト回路であって、
    前記入力信号を制御端で受け、第１電源端子に第１の電流端が接続されており、第１のノードに第２の電流端が接続されている第１導電型の第１のトランジスタと、
    前記入力信号の位相が反転した信号を制御端で受け、前記第１電源端子に第１の電流端が接続されており、第２のノードに第２の電流端が接続された第１導電型の第２のトランジスタと、
    前記第２のノードに制御端が接続されており、第２電源端子に第１の電流端が接続されており、第３のノードに第２の電流端が接続された第２導電型の第３のトランジスタと、
    前記第１のノードに制御端が接続されており、前記第２電源端子に第１の電流端が接続されており、第４のノードに第２の電流端が接続された第２導電型の第４のトランジスタと、
    前記第１及び第３のノード間に電流が流れたときに前記第１及び第３のノード間を第１の電位差以上とし、前記第１及び第３のノード間の電流が遮断されたときに前記第１及び第３のノード間を第１の電位差未満とする第１の抵抗性素子と、
    前記第２及び第４のノード間に電流が流れたときに前記第２及び第４のノード間を第２の電位差以上とし、前記第２及び第４のノード間の電流が遮断されたときに前記第２及び第４のノード間を第２の電位差未満とする第２の抵抗性素子と、
    前記第１のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号を出力する第１の出力ノードに第２の電流端が接続された第１導電型の第５のトランジスタと、
    前記第２のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号の位相を反転させた信号を出力する第２の出力ノードに第２の電流端が接続された第１導電型の第６のトランジスタと、
    前記第２の出力ノードに制御端が接続されており、第３電源端子に第１の電流端が接続されており、第５のノードに第２の電流端が接続された第２導電型の第７のトランジスタと、
    前記第１の出力ノードに制御端が接続されており、前記第３電源端子に第１の電流端が接続されており、第６のノードに第２の電流端が接続された第２導電型の第８のトランジスタと、
    前記第３のノードに制御端が接続されており、前記第５のノードに第１の電流端が接続されており、前記第１の出力ノードに第２の電流端が接続された第２導電型の第９のトランジスタと、
    前記第４のノードに制御端が接続されており、前記第６のノードに第１の電流端が接続されており、前記第２の出力ノードに第２の電流端が接続された第２導電型の第１０のトランジスタと、を含むことを特徴とするレベルシフト回路。
  2. 前記入力信号は、基準電位と異なる第１電位と前記基準電位との間で信号レベルが変化する信号であり、
    前記第１電源端子は前記基準電位の供給を受ける端子であり、
    前記第２電源端子は、前記第１電位と同じ電圧極性で前記基準電位との電位差が前記第１電位よりも大きい第２電位の供給を受ける端子であり、
    前記第３電源端子は、前記第１電位と同じ電圧極性で前記基準電位との電位差が前記第２電位よりも大きい第３電位の供給を受ける端子であることを特徴とする請求項１に記載のレベルシフト回路。
  3. 前記第１電位、前記第２電位、前記第３電位の電圧極性が正のとき、第１導電型の前記第１のトランジスタ、前記第２のトランジスタ、前記第５のトランジスタ、前記第６のトランジスタがＮチャネル型トランジスタで構成され、第２導電型の前記第３のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、前記第８のトランジスタ、前記第９のトランジスタ、前記第１０のトランジスタがＰチャネル型トランジスタで構成される、ことを特徴とする請求項２に記載のレベルシフト回路。
  4. 前記第１電位、前記第２電位、前記第３電位の電圧極性が負のとき、第１導電型の前記第１のトランジスタ、前記第２のトランジスタ、前記第５のトランジスタ、前記第６のトランジスタがＰチャネル型トランジスタで構成され、第２導電型の前記第３のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、前記第８のトランジスタ、前記第９のトランジスタ、前記第１０のトランジスタがＮチャネル型トランジスタで構成される、ことを特徴とする請求項２に記載のレベルシフト回路。
  5. 前記第１及び第２の抵抗性素子のうちの少なくとも一方が、ゲート端及びソース端同士が接続されているＭＯＳ型のトランジスタで構成されていることを特徴とする請求項１又は２に記載のレベルシフト同路。
  6. 前記第１及び第２の抵抗性素子のうちの少なくとも一方が、ダイオード素子で構成されていることを特徴とする請求項１又は２に記載のレベルシフト回路。
  7. 前記第１及び第２の抵抗性素子のうちの少なくとも一方が、抵抗素子で構成されていることを特徴とする請求項１又は２に記載のレベルシフト回路。
  8. 入力信号の振幅を増加した出力信号を生成するレベルシフト回路であって、
    前記入力信号を制御端で受け、第１電源端子に第１の電流端が接続されており、第１のノードに第２の電流端が接続されている第１のトランジスタと、
    前記入力信号の位相が反転した信号を制御端で受け、前記第１電源端子に第１の電流端が接続されており、第２のノードに第２の電流端が接続された第２のトランジスタと、
    前記第２のノードに制御端が接続されており、第２電源端子に第１の電流端が接続されており、第３のノードに第２の電流端が接続された第３のトランジスタと、
    前記第１のノードに制御端が接続されており、前記第２電源端子に第１の電流端が接続されており、第４のノードに第２の電流端が接続された第４のトランジスタと、
    前記第１及び第３のノード間に電流が流れたときに前記第１及び第３のノード間を第１の電位差以上とし、前記第１及び第３のノード間の電流が遮断されたときに前記第１及び第３のノード間を第１の電位差未満とする第１の抵抗性素子と、
    前記第２及び第４のノード間に電流が流れたときに前記第２及び第４のノード間を第２の電位差以上とし、前記第２及び第４のノード間の電流が遮断されたときに前記第２及び第４のノード間を第２の電位差未満とする第２の抵抗性素子と、
    前記第１のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号を出力する第１の出力ノードに第２の電流端が接続された第５のトランジスタと、
    前記第２のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記出力信号の位相を反転させた信号を出力する第２の出力ノードに第２の電流端が接続された第６のトランジスタと、
    前記第２の出力ノードに制御端が接続されており、第３電源端子に第１の電流端が接続されており、第５のノードに第２の電流端が接続された第７のトランジスタと、
    前記第１の出力ノードに制御端が接続されており、前記第３電源端子に第１の電流端が接続されており、第６のノードに第２の電流端が接続された第８のトランジスタと、
    前記第３のノードに制御端が接続されており、前記第５のノードに第１の電流端が接続されており、前記第１の出力ノードに第２の電流端が接続された第９のトランジスタと、
    前記第４のノードに制御端が接続されており、前記第６のノードに第１の電流端が接続されており、前記第２の出力ノードに第２の電流端が接続された第１０のトランジスタと、を含むことを特徴とするレベルシフト回路。
  9. 映像信号に基づく輝度レベルを画素毎に表す画素データ信号に応じて前記画素データ信号の振幅を増加したレベルシフト画素データ信号を生成するレベルシフト回路と、前記レベルシフト画素データ信号を電圧値に変換するディジタルアナログ変換部と、前記電圧値を有する画素駆動電圧を表示パネルのデータラインに印加する出力バッファ部と、を含む表示ドライバであって、
    前記レベルシフト回路は、
    前記画素データ信号を制御端で受け、第１電源端子に第１の電流端が接続されており、第１のノードに第２の電流端が接続されている第１導電型の第１のトランジスタと、
    前記画素データ信号の位相が反転した信号を制御端で受け、前記第１電源端子に第１の電流端が接続されており、第２のノードに第２の電流端が接続された第１導電型の第２のトランジスタと、
    前記第２のノードに制御端が接続されており、第２電源端子に第１の電流端が接続されており、第３のノードに第２の電流端が接続された第２導電型の第３のトランジスタと、
    前記第１のノードに制御端が接続されており、前記第２電源端子に第１の電流端が接続されており、第４のノードに第２の電流端が接続された第２導電型の第４のトランジスタと、
    前記第１及び第３のノード間に電流が流れたときに前記第１及び第３のノード間を第１の電位差以上とし、前記第１及び第３のノード間の電流が遮断されたときに前記第１及び第３のノード間を第１の電位差未満とする第１の抵抗性素子と、
    前記第２及び第４のノード間に電流が流れたときに前記第２及び第４のノード間を第２の電位差以上とし、前記第２及び第４のノード間の電流が遮断されたときに前記第２及び第４のノード間を第２の電位差未満とする第２の抵抗性素子と、
    前記第１のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記レベルシフト画素データ信号を出力する第１の出力ノードに第２の電流端が接続された第１導電型の第５のトランジスタと、
    前記第２のノードに制御端が接続されており、前記第１電源端子に第１の電流端が接続されており、前記レベルシフト画素データ信号の位相を反転させた信号を出力する第２の出力ノードに第２の電流端が接続された第１導電型の第６のトランジスタと、
    前記第２の出力ノードに制御端が接続されており、第３電源端子に第１の電流端が接続されており、第５のノードに第２の電流端が接続された第２導電型の第７のトランジスタと、
    前記第１の出力ノードに制御端が接続されており、前記第３電源端子に第１の電流端が接続されており、第６のノードに第２の電流端が接続された第２導電型の第８のトランジスタと、
    前記第３のノードに制御端が接続されており、前記第５のノードに第１の電流端が接続されており、前記第１の出力ノードに第２の電流端が接続された第２導電型の第９のトランジスタと、
    前記第４のノードに制御端が接続されており、前記第６のノードに第１の電流端が接続されており、前記第２の出力ノードに第２の電流端が接続された第２導電型の第１０のトランジスタと、を含むことを特徴とする表示ドライバ。
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