CN110199344A - 栅极驱动电路、阵列基板及显示装置 - Google Patents

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Abstract

本公开提供了一种栅极驱动电路、阵列基板以及显示装置。该栅极驱动电路包括多个级联的移位寄存器、多个控制电路、多个电平移位器、多个稳压电路和多个第一交换电路。其中，各级移位寄存器输出各自的第一信号。各个控制电路耦接相应的移位寄存器，并被配置为处理相应的第一信号以生成第二信号。各级的第二信号的有效电平在时域上被间隔开。各个电平移位器耦接相应的控制电路，并被配置为对第二信号进行电平转换以生成第三信号。各个稳压电路耦接相应的电平移位器，并被配置为稳定相应的第三信号。经稳压的第三信号被输出作为第四信号。第一交换电路被配置为能够执行以下动作中的任一项：交换相邻两级的第一信号；交换相邻两级的第二信号；交换相邻两级的第三信号；以及交换相邻两级的第四信号。

Description

栅极驱动电路、阵列基板及显示装置
技术领域
本公开的实施例涉及显示技术领域，具体地，涉及栅极驱动电路、阵列基板及显示装置。
背景技术
阵列基板行驱动(Gate Driver on Array，简称GOA)技术将栅极驱动电路制作在阵列基板上，实现对像素电路逐行扫描的功能。栅极驱动电路可输出多个扫描信号以驱动对应的像素电路。
发明内容
本文中描述的实施例提供了一种栅极驱动电路、阵列基板及显示装置。
根据本公开的第一方面，提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的移位寄存器、多个控制电路、多个电平移位器、多个稳压电路和多个第一交换电路。其中，各级移位寄存器输出各自的第一信号。各个控制电路耦接相应的移位寄存器，并被配置为处理相应的第一信号以生成第二信号。各级的第二信号的有效电平在时域上被间隔开。各个电平移位器耦接相应的控制电路，并被配置为对第二信号进行电平转换以生成第三信号。各个稳压电路耦接相应的电平移位器，并被配置为稳定相应的第三信号。经稳压的第三信号被输出作为第四信号。所述第一交换电路被配置为能够执行以下动作中的任一项：交换相邻两级的第一信号；交换相邻两级的第二信号；交换相邻两级的第三信号；以及交换相邻两级的第四信号。
在本公开的一些实施例中，所述第一交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n+1)级的第一信号；交换第2n级与第(2n+1)级的第二信号；交换第2n级与第(2n+1)级的第三信号；以及交换第2n级与第(2n+1)级的第四信号，其中，n为自然数。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第一晶体管的第二极耦接第2n级的控制电路的输入端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第二晶体管的第二极耦接第(2n+1)级的控制电路的输入端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第三晶体管的第二极耦接第2n级的控制电路的输入端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第四晶体管的第二极耦接第(2n+1)级的控制电路的输入端。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的控制电路的输出端，所述第一晶体管的第二极耦接第2n级的电平移位器的输入端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的控制电路的输出端，所述第二晶体管的第二极耦接第(2n+1)级的电平移位器的输入端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第三晶体管的第二极耦接第2n级的电平移位器的输入端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第四晶体管的第二极耦接第(2n+1)级的电平移位器的输入端。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的电平移位器的输出端，所述第一晶体管的第二极耦接第2n级的稳压电路的输入端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的电平移位器的输出端，所述第二晶体管的第二极耦接第(2n+1)级的稳压电路的输入端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第三晶体管的第二极耦接第2n级的稳压电路的输入端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第四晶体管的第二极耦接第(2n+1)级的稳压电路的输入端。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的稳压电路的输出端，所述第一晶体管的第二极耦接所述栅极驱动电路的第2n输出端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的稳压电路的输出端，所述第二晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第三晶体管的第二极耦接所述栅极驱动电路的第2n输出端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第四晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端。
在本公开的一些实施例中，所述栅极驱动电路还包括多个第二交换电路。所述第二交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n-1)级的第一信号；交换第2n级与第(2n-1)级的第二信号；交换第2n级与第(2n-1)级的第三信号；以及交换第2n级与第(2n-1)级的第四信号。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第五晶体管的第二极耦接第(2n-1)级的电平移位器的输入端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第六晶体管的第二极耦接第2n级的电平移位器的输入端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的控制电路的输出端，所述第七晶体管的第二极耦接第(2n-1)级的电平移位器的输入端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的控制电路的输出端，所述第八晶体管的第二极耦接第2n级的电平移位器的输入端。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第五晶体管的第二极耦接第(2n-1)级的控制电路的输入端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第五晶体管的第二极耦接第2n级的控制电路的输入端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第七晶体管的第二极耦接第(2n-1)级的控制电路的输入端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第八晶体管的第二极耦接第2n级的控制电路的输入端。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第五晶体管的第二极耦接第(2n-1)级的稳压电路的输入端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第六晶体管的第二极耦接第2n级的稳压电路的输入端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的电平移位器的输出端，所述第七晶体管的第二极耦接第(2n-1)级的稳压电路的输入端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的电平移位器的输出端，所述第八晶体管的第二极耦接第2n级的稳压电路的输入端。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第五晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第六晶体管的第二极耦接所述栅极驱动电路的第2n输出端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的稳压电路的输出端，所述第七晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的稳压电路的输出端，所述第八晶体管的第二极耦接所述栅极驱动电路的第2n输出端。
在本公开的一些实施例中，所述第一交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n-1)级的第一信号；交换第2n级与第(2n-1)级的第二信号；交换第2n级与第(2n-1)级的第三信号；以及交换第2n级与第(2n-1)级的第四信号，其中，n为自然数。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第一晶体管的第二极耦接第(2n-1)级的控制电路的输入端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第二晶体管的第二极耦接第2n级的控制电路的输入端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第三晶体管的第二极耦接第(2n-1)级的控制电路的输入端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第四晶体管的第二极耦接第2n级的控制电路的输入端。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第一晶体管的第二极耦接第(2n-1)级的电平移位器的输入端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第二晶体管的第二极耦接第2n级的电平移位器的输入端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的控制电路的输出端，所述第三晶体管的第二极耦接第(2n-1)级的电平移位器的输入端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的控制电路的输出端，所述第四晶体管的第二极耦接第2n级的电平移位器的输入端。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第一晶体管的第二极耦接第(2n-1)级的稳压电路的输入端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第二晶体管的第二极耦接第2n级的稳压电路的输入端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的电平移位器的输出端，所述第三晶体管的第二极耦接第(2n-1)级的稳压电路的输入端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的电平移位器的输出端，所述第四晶体管的第二极耦接第2n级的稳压电路的输入端。
在本公开的一些实施例中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管。所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第一晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端。所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第二晶体管的第二极耦接所述栅极驱动电路的第2n输出端。所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的稳压电路的输出端，所述第三晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端。所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的稳压电路的输出端，所述第四晶体管的第二极耦接所述栅极驱动电路的第2n输出端。
在本公开的一些实施例中，所述栅极驱动电路还包括多个第二交换电路。所述第二交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n+1)级的第一信号；交换第2n级与第(2n+1)级的第二信号；交换第2n级与第(2n+1)级的第三信号；以及交换第2n级与第(2n+1)级的第四信号。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的控制电路的输出端，所述第五晶体管的第二极耦接第2n级的电平移位器的输入端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的控制电路的输出端，所述第六晶体管的第二极耦接第(2n+1)级的电平移位器的输入端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第七晶体管的第二极耦接第2n级的电平移位器的输入端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第八晶体管的第二极耦接第(2n+1)级的电平移位器的输入端。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第五晶体管的第二极耦接第2n级的控制电路的输入端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第六晶体管的第二极耦接第(2n+1)级的控制电路的输入端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第七晶体管的第二极耦接第2n级的控制电路的输入端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第八晶体管的第二极耦接第(2n+1)级的控制电路的输入端。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的电平移位器的输出端，所述第五晶体管的第二极耦接第2n级的稳压电路的输入端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的电平移位器的输出端，所述第六晶体管的第二极耦接第(2n+1)级的稳压电路的输入端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第七晶体管的第二极耦接第2n级的稳压电路的输入端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第八晶体管的第二极耦接第(2n+1)级的稳压电路的输入端。
在本公开的一些实施例中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管。所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的稳压电路的输出端，所述第五晶体管的第二极耦接所述栅极驱动电路的第2n输出端。所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的稳压电路的输出端，所述第六晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端。所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第七晶体管的第二极耦接所述栅极驱动电路的第2n输出端。所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第八晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端。
在本公开的一些实施例中，第一晶体管和第四晶体管为N型晶体管，第二晶体管和第三晶体管为P型晶体管。
在本公开的一些实施例中，第一晶体管和第四晶体管为P型晶体管，第二晶体管和第三晶体管为N型晶体管。
在本公开的一些实施例中，第五晶体管和第八晶体管为N型晶体管，第六晶体管和第七晶体管为P型晶体管。
在本公开的一些实施例中，第五晶体管和第八晶体管为P型晶体管，第六晶体管和第七晶体管为N型晶体管。
根据本公开的第二方面，提供了一种阵列基板，其包括如上所述的栅极驱动电路。
根据本公开的第三方面，提供了一种显示装置，其包括如上所述的阵列基板。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进级简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是示意性说明两种阵列基板的架构的示意图；
图2是一种栅极驱动电路的示意性框图；
图3是用于如图2所示的栅极驱动电路的一些信号的时序图；
图4是根据本公开的实施例的栅极驱动电路的示意性框图；
图5是如图4所示的栅极驱动电路的示例性电路图；
图6是用于如图5所示的栅极驱动电路的一些信号的时序图；
图7是如图4所示的栅极驱动电路的示例性电路图；
图8是用于如图7所示的栅极驱动电路的一些信号的时序图；
图9是根据本公开的实施例的栅极驱动电路的示例性电路图；
图10是根据本公开的实施例的显示装置的示意性框图。
在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
随着显示技术的不断发展，双栅线阵列基板作为低成本的阵列基板被广泛应用于显示面板中。图1示出了两种双栅线阵列基板的架构。如图1所示，在双栅线阵列基板上，相邻的两个子像素行之间设置有两条栅线，并且每两列子像素共享一条数据线。通过依次向栅线提供扫描信号，共享一条数据线的各个子像素按照如图1所示的顺序依次被点亮。在如图1(a)所示的阵列基板中，第一行的第三个子像素连接到第一行栅线，第一行的第四个子像素连接到第二行的栅线，第二行的第三个子像素连接到第三行栅线，第二行的第四个子像素连接到第四行的栅线。因此，共享一条数据线的各个子像素按照“Z”形的顺序依次被点亮。在如图1(b)所示的阵列基板中，第一行的第三个子像素连接到第一行栅线，第一行的第四个子像素连接到第二行的栅线，第二行的第三个子像素连接到第四行栅线，第二行的第四个子像素连接到第三行的栅线。因此，共享一条数据线的各个子像素按照形的顺序依次被点亮。
图2示出一种可用于向上述两种架构的阵列基板提供扫描信号的栅极驱动电路200的示意性框图。如图2所示，栅极驱动电路200包括多个级联的移位寄存器(……、210_2n-2、210_2n-1、210_2n、210_2n+1、……，以下可简称210)、多个控制电路(……、220_2n-2、220_2n-1、220_2n、220_2n+1、……，以下可简称220)、多个电平移位器(……、230_2n-2、230_2n-1、230_2n、230_2n+1、……，以下可简称230)和多个稳压电路(……、240_2n-2、240_2n-1、240_2n、240_2n+1、……，以下可简称240)。
各级移位寄存器210耦接时钟信号端CPV和相应的控制电路220，并在来自时钟信号端CPV的时钟信号CPV的控制下各自从输出端输出第一信号(……、S1_2n-2、S1_2n-1、S1_2n、S1_2n+1、……，以下可简称S1)。第2n级的移位寄存器210_2n的输入端耦接第(2n-1)级的移位寄存器210_2n-1的输出端，因此，第(2n-1)级的移位寄存器210_2n-1输出的第一信号被用作第2n级的移位寄存器210_2n的输入信号。第2n级的移位寄存器210_2n的输出端耦接第(2n+1)级的移位寄存器210_2n+1的输入端，因此，第2n级的移位寄存器210_2n输出的第一信号被用作第(2n+1)级的移位寄存器210_2n+1的输入信号。
各个控制电路220耦接控制信号端OE1、相应的移位寄存器210和相应的电平移位器230，并被配置为处理相应的第一信号S1以生成第二信号(……、S2_2n-2、S2_2n-1、S2_2n、S2_2n+1、……，以下可简称S2)。控制电路220可基于来自控制信号端OE1的控制信号OE1来对第一信号S1加窗，以使得所生成的各级的第二信号S2的有效电平在时域上被间隔开。控制电路220可包括与门。与门的一个输入端耦接控制信号端OE1。与门的另一个输入端耦接相应的移位寄存器210的输出端。与门的输出端耦接相应的电平移位器230的输入端。
各个电平移位器230耦接第一电压端V1、第二电压端V2、相应的控制电路220和相应的稳压电路240，并被配置为对第二信号S2进行电平转换以生成第三信号(……、S3_2n-2、S3_2n-1、S3_2n、S3_2n+1、……，以下可简称S3)。第一电压端V1提供第一电压。第二电压端V2提供第二电压。在第二信号S2为高电平的情况下，电平移位器230将具有第二信号S2转换为具有第一电压的第三信号S3。在第二信号S2为低电平的情况下，电平移位器230将具有第二信号S2转换为具有第二电压的第三信号S3。为满足工业需求，第一电压的值可例如大于第二信号S2的高电平的值。第二电压的值可小于第二信号S2的低电平的值。
各个稳压电路240耦接相应的电平移位器230，并被配置为稳定相应的第三信号S3。稳压电路240可在栅极驱动电路200带负载的情况下使得栅极驱动电路200输出的电压的幅度依然维持稳定。经稳压的第三信号被输出作为栅极驱动信号(以下称为“第四信号”)(……、GATE_2n-2、GATE_2n-1、GATE_2n、GATE_2n+1、……，以下可简称GATE)以提供给相应的像素电路。在本领域中，稳压电路240也可被称为输出缓冲器。
图3示例性地示出了用于如图2所示的栅极驱动电路200的一些信号的时序的一个示例。如图3所示，第(2n-2)级的第一信号S1_2n-2在第Ⅰ阶段至第Ⅲ阶段为高电平(有效电平)。第(2n-1)级的第一信号S1_2n-1在第Ⅳ阶段至第Ⅵ阶段为高电平。第2n级的第一信号S1_2n在第Ⅶ阶段至第Ⅸ阶段为高电平。第(2n+1)级的第一信号S1_2n+1在第Ⅹ阶段至第Ⅻ阶段为高电平。从图3中可见，相邻移位寄存器输出的有效电平在时域上是紧密相邻的。在实际控制像素电路中的薄膜晶体管TFT时，由于存在延迟，可能会引起两行TFT的栅极同时打开的状态。这将导致两行像素数据的碰撞。
在图2的示例中，控制电路220在控制信号OE1为低电平且第一信号S1为高电平时才允许第二信号S2为高电平(有效电平)。例如，第(2n-2)级的第二信号S2_2n-2仅在第Ⅱ阶段为高电平。第(2n-1)级的第二信号S2_2n-1仅在第Ⅴ阶段为高电平。第2n级的第二信号S2_2n仅在第Ⅷ阶段为高电平。第(2n+1)级的第二信号S2_2n+1仅在第Ⅺ阶段为高电平。图3中的阴影区域表示在该阶段第一信号S1的有效电平被屏蔽，因此，第二信号S2在该阶段为无效电平。这样，各级的第二信号S2的有效电平在时域上被间隔开，从而避免两行像素数据的碰撞。
第三信号S3(在图3中未示出)由电平移位器230对第二信号S2进行电平转换生成，其与第二信号S2只是在幅值上有差别。在对第三信号S3进行稳压之后获得第四信号GATE。如图3所示，第(2n-2)级的第四信号GATE_2n-2的有效电平与第(2n-2)级的第二信号S2_2n-2的有效电平在时域上对齐。第(2n-1)级的第四信号GATE_2n-1的有效电平与第(2n-1)级的第二信号S2_2n-1的有效电平在时域上对齐。第2n级的第四信号GATE_2n的有效电平与第2n级的第二信号S2_2n的有效电平在时域上对齐。第(2n+1)级的第四信号GATE_2n+1的有效电平与第(2n+1)级的第二信号S2_2n+1的有效电平在时域上对齐。这样，各级的第四信号GATE依次有效。
在液晶显示装置中，施加在液晶分子上的电压差的极性(即数据信号的极性)通常需要每隔一段时间进行反转，以避免液晶材料由于产生极化而受到永久性的破坏，也可以避免图像残存现象。通常采用两点式反转(2Dot-Inversion)方式来反转液晶分子上的电压差的极性。在采用两点式反转方式的情况下，对于“Z”形的架构，红色像素和蓝色像素存在充电不充分的状态。对于形的架构，红色像素，绿色像素和蓝色像素都存在充电不充分的状态。因此，采用这两种架构的显示装置所显示的画面的风格会有差异。不同的客户可能喜欢不同的风格。为了迎合不同客户的需求而生产采用两种架构的显示装置会增加开发成本。
因此，本公开的实施例提出在不需要改变显示装置的硬件架构的前提下，通过交换相邻行的扫描信号的波形来实现子像素的点亮顺序的切换。下面描述根据本公开的实施例的具体实施方式。
图4示出根据本公开的实施例的栅极驱动电路400的示意性框图。如图4所示，栅极驱动电路400包括多个级联的移位寄存器210、多个控制电路220、多个电平移位器230、多个稳压电路240和多个第一交换电路(……、450_2n-2、450_2n、……，以下可简称450)。
在图4所示的栅极驱动电路400中，各个控制电路220、各个电平移位器230和各个稳压电路240的结构和连接关系与图2所示的栅极驱动电路200中的各个控制电路220、各个电平移位器230和各个稳压电路240的结构和连接关系相同，在此适当省略其说明。
在图4所示的实施例中，各级移位寄存器210耦接时钟信号端CPV和相应的第一交换电路450，并在时钟信号CPV的控制下输出各自的第一信号S1。在本实施例中，第2n级的移位寄存器210_2n的输入端耦接第(2n-1)级的移位寄存器210_2n-1的输出端，因此，第(2n-1)级的移位寄存器210_2n-1输出的第一信号被用作第2n级的移位寄存器210_2n的输入信号。第2n级的移位寄存器210_2n的输出端耦接第(2n+1)级的移位寄存器210_2n+1的输入端，因此，第2n级的移位寄存器210_2n输出的第一信号被用作第(2n+1)级的移位寄存器210_2n+1的输入信号。
各个第一交换电路450耦接第一控制信号端、相应的两级移位寄存器210和相应的两级控制电路220。在图4中，向第一交换电路450_2n提供第2n级的第一信号S1_2n和第(2n+1)级的第一信号S1_2n+1。第一交换电路450_2n可被配置为能够交换第2n级的第一信号S1_2n和第(2n+1)级的第一信号S1_2n+1。在一些实施例中，第一交换电路450_2n可以在来自第一控制信号端的第一控制信号的控制下交换第2n级的第一信号S1_2n和第(2n+1)级的第一信号S1_2n+1。通过第一交换电路450_2n，第一信号S1_2n和S1_2n+1的波形被交换。然后，第一交换电路450_2n将交换后的第一信号S1'_2n和S1'_2n+1分别提供给第2n级的控制电路220_2n和第(2n-1)级的控制电路210_2n+1。此外，在另一些实施例中，第一交换电路450_2n也可以在第一控制信号的控制下不交换第2n级的第一信号S1_2n和第(2n+1)级的第一信号S1_2n+1。
图4所示的仅是本公开的一个实施例。本领域的技术人员应理解，在另一实施例中，第一交换电路450_2n可被配置为能够交换第2n级的第一信号S1_2n和第(2n-1)级的第一信号S1_2n-1。在一些实施例中，第一交换电路450_2n可以在来自第一控制信号端的第一控制信号的控制下交换第2n级的第一信号S1_2n和第(2n-1)级的第一信号S1_2n-1。通过第一交换电路450_2n，第一信号S1_2n和S1_2n-1的波形被交换。然后，第一交换电路450_2n将交换后的第一信号S1'_2n和S1'_2n-1分别提供给第2n级的控制电路220_2n和第(2n-1)级的控制电路210_2n-1。此外，在另一些实施例中，第一交换电路450_2n也可以在第一控制信号的控制下不交换第2n级的第一信号S1_2n和第(2n-1)级的第一信号S1_2n-1。
此外，尽管在图4中示出第一交换电路450位于移位寄存器210和控制电路220之间以交换第一信号S1，但是本领域的技术人员应理解，第一交换电路450也可以位于控制电路220和电平移位器230之间以交换第二信号S2。第一交换电路450也可以位于电平移位器230和稳压电路240之间以交换第三信号S3。第一交换电路450也可以位于稳压电路240之后以交换第四信号GATE。通过改变第一交换电路450在栅极驱动电路400中的位置，第一交换电路450能够执行以下动作中的任一项：交换相邻两级的第一信号；交换相邻两级的第二信号；交换相邻两级的第三信号；以及交换相邻两级的第四信号。
图5示出如图4所示的移位寄存器400的示例性电路图。在该示例中，第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第一信号S1。如图5所示，第一交换电路550包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第2n级的移位寄存器210_2n的输出端，第一晶体管M1的第二极耦接第2n级的控制电路220_2n的输入端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第2n级的移位寄存器210_2n的输出端，第二晶体管M2的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第三晶体管M3的第二极耦接第2n级的控制电路220_2n的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第四晶体管M4的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。
在本实施例中，第一晶体管M1和第四晶体管M4为N型晶体管，第二晶体管M2和第三晶体管M3为P型晶体管。
在本公开的另一些实施例中，第一晶体管M1和第四晶体管M4可以为P型晶体管，第二晶体管M2和第三晶体管M3可以为N型晶体管。
在本公开的替代实施例中，可以通过第二控制信号端来控制第二晶体管M2和第三晶体管M3。在第一控制信号端ctr1提供高电平的情况下，第二控制信号端提供低电平。在第一控制信号端ctr1提供低电平的情况下，第二控制信号端提供高电平。这样，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4可以都为N型晶体管，也可以都为P型晶体管。
在该替代实施例中，第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第2n级的移位寄存器210_2n的输出端，第一晶体管M1的第二极耦接第2n级的控制电路220_2n的输入端。第二晶体管M2的控制极耦接第二控制信号端(未示出)，第二晶体管M2的第一极耦接第2n级的移位寄存器210_2n的输出端，第二晶体管M2的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。第三晶体管M3的控制极耦接第二控制信号端(未示出)，第三晶体管M3的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第三晶体管M3的第二极耦接第2n级的控制电路220_2n的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第四晶体管M4的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。
在本公开的一些实施例中，控制电路220可包括与门。与门的一个输入端耦接控制信号端OE1。与门的另一个输入端耦接相应的移位寄存器210的输出端。与门的输出端耦接相应的电平移位器230的输入端。
图6示例性地示出了用于如图5所示的移位寄存器500的一些信号的时序的一个示例。在本示例中，假设第一控制信号ctr1为低电平。因此，第一晶体管M1和第四晶体管M4截止，第二晶体管M2和第三晶体管M3导通。第2n级的第一信号S1_2n通过第二晶体管M2被提供给第(2n+1)级的控制电路220_2n+1。第(2n+1)级的第一信号S1_2n+1通过第三晶体管M3被提供给第2n级的控制电路220_2n。因此，从图6可见，在通过第一交换电路450交换了第一信号后，S1'_2n的波形与S1_2n+1的波形相同，S1'_2n+1的波形与S1_2n的波形相同。类似地，S1'_2n-2的波形与S1_2n-1的波形相同，S1'_2n-1的波形与S1_2n-2的波形相同。
在控制信号OE1为低电平且第一信号S1为高电平时，第二信号S2为高电平。因此，第(2n-2)级的第二信号S2_2n-2仅在第Ⅴ阶段为高电平。第(2n-1)级的第二信号S2_2n-1仅在第Ⅱ阶段为高电平。第2n级的第二信号S2_2n仅在第Ⅺ阶段为高电平。第(2n+1)级的第二信号S2_2n+1仅在第Ⅷ阶段为高电平。
与图3所示的实施例类似，第(2n-2)级的第四信号GATE_2n-2的有效电平与第(2n-2)级的第二信号S2_2n-2的有效电平在时域上对齐。第(2n-1)级的第四信号GATE_2n-1的有效电平与第(2n-1)级的第二信号S2_2n-1的有效电平在时域上对齐。第2n级的第四信号GATE_2n的有效电平与第2n级的第二信号S2_2n的有效电平在时域上对齐。第(2n+1)级的第四信号GATE_2n+1的有效电平与第(2n+1)级的第二信号S2_2n+1的有效电平在时域上对齐。
因此，与图3所示的示例相比，在图6中，第(2n-2)级的第四信号GATE_2n-2的波形与第(2n-1)级的第四信号GATE_2n-1的波形被互换。第2n级的第四信号GATE_2n的波形与第(2n+1)级的第四信号GATE_2n+1的波形被互换。
根据上述实施例，根据本公开的实施例的栅极驱动电路可通过第一交换电路来交换相邻两级的输出波形。因此，该栅极驱动电路可在不改变阵列基板的架构的情况下，改变子像素被点亮的顺序，从而满足不同用户的需求。
在另一示例中，假设第一控制信号ctr1为高电平。因此，第一晶体管M1和第四晶体管M4导通，第二晶体管M2和第三晶体管M3截止。第2n级的第一信号S1_2n通过第一晶体管M1被提供给第2n级的控制电路220_2n。第(2n+1)级的第一信号S1_2n+1通过第四晶体管M4被提供给第(2n+1)级的控制电路220_2n+1。因此，S1'_2n的波形与S1_2n的波形相同，S1'_2n+1的波形与S1_2n+1的波形相同。在这种情况下，第一交换电路550不交换第一信号S1的波形。栅极驱动电路500可逐行点亮子像素。
如上所述，在本公开的一些实施例中，第一交换电路550可以位于控制电路220和电平移位器230之间以交换第二信号S2。第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第二信号S2。
在该实施例中，第一交换电路550包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第2n级的控制电路220_2n的输出端，第一晶体管M1的第二极耦接第2n级的电平移位器230_2n的输入端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第2n级的控制电路220_2n的输出端，第二晶体管M2的第二极耦接第(2n+1)级的电平移位器230_2n+1的输入端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第(2n+1)级的控制电路220_2n+1的输出端，第三晶体管M3的第二极耦接第2n级的电平移位器230_2n的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第(2n+1)级的控制电路220_2n+1的输出端，第四晶体管M4的第二极耦接第(2n+1)级的电平移位器230_2n+1的输入端。
在本公开的一些实施例中，第一交换电路550可以位于电平移位器230和稳压电路240之间以交换第三信号S3。第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第三信号S3。
在该实施例中，第一交换电路550包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第2n级的电平移位器230_2n的输出端，第一晶体管M1的第二极耦接第2n级的稳压电路240_2n的输入端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第2n级的电平移位器230_2n的输出端，第二晶体管M2的第二极耦接第(2n+1)级的稳压电路240_2n+1的输入端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第(2n+1)级的电平移位器230_2n+1的输出端，第三晶体管M3的第二极耦接第2n级的稳压电路240_2n的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第(2n+1)级的电平移位器230_2n+1的输出端，第四晶体管M4的第二极耦接第(2n+1)级的稳压电路240_2n+1的输入端。
在本公开的一些实施例中，第一交换电路550可以位于稳压电路240之后以交换第四信号GATE。第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第四信号GATE。
在该实施例中，第一交换电路550包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第2n级的稳压电路240_2n的输出端，第一晶体管M1的第二极耦接栅极驱动电路的第2n输出端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第2n级的稳压电路240_2n的输出端，第二晶体管M2的第二极耦接栅极驱动电路的第(2n+1)输出端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第(2n+1)级的稳压电路240_2n+1的输出端，第三晶体管M3的第二极耦接栅极驱动电路的第2n输出端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第(2n+1)级的稳压电路240_2n+1的输出端，第四晶体管M4的第二极耦接栅极驱动电路的第(2n+1)输出端。
图7是如图4所示的栅极驱动电路400的另一个示例性电路图。在该示例中，第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第一信号S1。如图7所示，第一交换电路750包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第(2n-1)级的移位寄存器210_2n-1的输出端，第一晶体管M1的第二极耦接第(2n-1)级的控制电路220_2n-1的输入端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第(2n-1)级的移位寄存器210_2n-1的输出端，第二晶体管M2的第二极耦接第2n级的控制电路220_2n的输入端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第2n级的移位寄存器210_2n的输出端，第三晶体管M3的第二极耦接第(2n-1)级的控制电路220_2n-1的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第2n级的移位寄存器210_2n的输出端，第四晶体管M4的第二极耦接第2n级的控制电路220_2n的输入端。
在本实施例中，第一晶体管M1和第四晶体管M4为N型晶体管，第二晶体管M2和第三晶体管M3为P型晶体管。
在本公开的另一些实施例中，第一晶体管M1和第四晶体管M4可以为P型晶体管，第二晶体管M2和第三晶体管M3可以为N型晶体管。
图8示例性地示出了用于如图7所示的移位寄存器700的一些信号的时序的另一个示例。在本示例中，假设第一控制信号ctr1为低电平。因此，第一晶体管M1和第四晶体管M4截止，第二晶体管M2和第三晶体管M3导通。第(2n-1)级的第一信号S1_2n-1通过第二晶体管M2被提供给第2n级的控制电路220_2n。第2n级的第一信号S1_2n通过第三晶体管M3被提供给第(2n-1)级的控制电路220_2n-1。因此，从图8可见，S1'_2n的波形与S1_2n-1的波形相同，S1'_2n-1的波形与S1_2n的波形相同。
在控制信号OE1为低电平且第一信号S1为高电平时，第二信号S2为高电平。因此，第(2n-2)级的第二信号S2_2n-2仅在第Ⅱ阶段为高电平。第(2n-1)级的第二信号S2_2n-1仅在第Ⅷ阶段为高电平。第2n级的第二信号S2_2n仅在第Ⅴ阶段为高电平。第(2n+1)级的第二信号S2_2n+1仅在第Ⅺ阶段为高电平。
与图3所示的实施例类似，第(2n-2)级的第四信号GATE_2n-2的有效电平与第(2n-2)级的第二信号S2_2n-2的有效电平在时域上对齐。第(2n-1)级的第四信号GATE_2n-1的有效电平与第(2n-1)级的第二信号S2_2n-1的有效电平在时域上对齐。第2n级的第四信号GATE_2n的有效电平与第2n级的第二信号S2_2n的有效电平在时域上对齐。第(2n+1)级的第四信号GATE_2n+1的有效电平与第(2n+1)级的第二信号S2_2n+1的有效电平在时域上对齐。
因此，与图3所示的示例相比，在图8中，第2n级的第四信号GATE_2n的波形与第(2n-1)级的第四信号GATE_2n-1的波形被互换。
根据上述实施例，栅极驱动电路可通过第一交换电路来交换相邻两级的输出波形。因此，栅极驱动电路可在不改变阵列基板的架构的情况下，改变子像素被点亮的顺序，从而满足不同用户的需求。
在另一示例中，假设第一控制信号ctr1为高电平。因此，第一晶体管M1和第四晶体管M4导通，第二晶体管M2和第三晶体管M3截止。第(2n-1)级的第一信号S1_2n-1通过第一晶体管M1被提供给第(2n-1)级的控制电路220_2n-1。第2n级的第一信号S1_2n通过第四晶体管M4被提供给第2n级的控制电路220_2n。因此，S1'_2n-1的波形与S1_2n-1的波形相同，S1'_2n的波形与S1_2n的波形相同。在这种情况下，第一交换电路750不交换第一信号S1的波形。栅极驱动电路700可逐行点亮子像素。
如上所述，在本公开的一些实施例中，第一交换电路750可以位于控制电路220和电平移位器230之间以交换第二信号S2。第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第二信号S2。
在该实施例中，第一交换电路750包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第(2n-1)级的控制电路220_2n-1的输出端，第一晶体管M1的第二极耦接第(2n-1)级的电平移位器230_2n-1的输入端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第(2n-1)级的控制电路220_2n-1的输出端，第二晶体管M2的第二极耦接第2n级的电平移位器230_2n的输入端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第2n级的控制电路220_2n的输出端，第三晶体管M3的第二极耦接第(2n-1)级的电平移位器230_2n-1的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第2n级的控制电路220_2n的输出端，第四晶体管M4的第二极耦接第2n级的电平移位器230_2n的输入端。
在本公开的一些实施例中，第一交换电路750可以位于电平移位器230和稳压电路240之间以交换第三信号S3。第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第三信号S3。
在该实施例中，第一交换电路750包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第(2n-1)级的电平移位器230_2n-1的输出端，第一晶体管M1的第二极耦接第(2n-1)级的稳压电路240_2n-1的输入端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第(2n-1)级的电平移位器230_2n-1的输出端，第二晶体管M2的第二极耦接第2n级的稳压电路240_2n的输入端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第2n级的电平移位器230_2n的输出端，第三晶体管M3的第二极耦接第(2n-1)级的稳压电路240_2n-1的输入端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第2n级的电平移位器230_2n的输出端，第四晶体管M4的第二极耦接第2n级的稳压电路240_2n的输入端。
在本公开的一些实施例中，第一交换电路750可以位于稳压电路240之后以交换第四信号GATE。第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第四信号GATE。
在本公开的一些实施例中，第一交换电路750包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。第一晶体管M1的控制极耦接第一控制信号端ctr1，第一晶体管M1的第一极耦接第(2n-1)级的稳压电路240_2n-1的输出端，第一晶体管M1的第二极耦接栅极驱动电路的第(2n-1)输出端。第二晶体管M2的控制极耦接第一控制信号端ctr1，第二晶体管M2的第一极耦接第(2n-1)级的稳压电路240_2n-1的输出端，第二晶体管M2的第二极耦接栅极驱动电路的第2n输出端。第三晶体管M3的控制极耦接第一控制信号端ctr1，第三晶体管M3的第一极耦接第2n级的稳压电路240_2n的输出端，第三晶体管M3的第二极耦接栅极驱动电路的第(2n-1)输出端。第四晶体管M4的控制极耦接第一控制信号端ctr1，第四晶体管M4的第一极耦接第2n级的稳压电路240_2n的输出端，第四晶体管M4的第二极耦接栅极驱动电路的第2n输出端。
图9示出根据本公开的实施例的栅极驱动电路900的示例性电路图。如图9所示，在图5所示的栅极驱动电路500的基础上，栅极驱动电路900还包括多个第二交换电路960。在本实施例中，第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第一信号S1，第二交换电路960被配置为能够交换第2n级与第(2n-1)级的第二信号S2。
如图9所示，第二交换电路960可包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第(2n-1)级的控制电路220_2n-1的输出端，第五晶体管M5的第二极耦接第(2n-1)级的电平移位器230_2n-1的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第(2n-1)级的控制电路220_2n-1的输出端，第六晶体管M6的第二极耦接第2n级的电平移位器230_2n的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第2n级的控制电路220_2n的输出端，第七晶体管M7的第二极耦接第(2n-1)级的电平移位器230_2n-1的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第2n级的控制电路220_2n的输出端，第八晶体管M8的第二极耦接第2n级的电平移位器230_2n的输入端。
在本实施例中，第五晶体管M5和第八晶体管M8为N型晶体管，第六晶体管M6和第七晶体管M7为P型晶体管。
与第一交换电路550的工作原理相似，在第二控制信号ctr2为低电平的情况下，第二交换电路960可以交换第2n级与第(2n-1)级的第二信号S2。在第二控制信号ctr2为高电平的情况下，第二交换电路960可以不交换第2n级与第(2n-1)级的第二信号S2。这样，根据本公开的实施例的栅极驱动电路可通过第一交换电路来交换第2n级与第(2n+1)级的输出波形，也可以通过第二交换电路来交换第2n级与第(2n-1)级的输出波形。因此，该栅极驱动电路可在不改变阵列基板的架构的情况下，通过第一交换电路或第二交换电路来改变子像素被点亮的顺序，从而满足不同用户的需求。
在本公开的另一些实施例中，第五晶体管M5和第八晶体管M8为P型晶体管，第六晶体管M6和第七晶体管M7为N型晶体管。
在本公开的一些实施例中，在第一交换电路550也被配置为能够交换第2n级与第(2n+1)级的第二信号S2的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第(2n-1)级的控制电路220_2n-1的输出端，第五晶体管M5的第二极耦接第(2n-1)级的电平移位器230_2n-1的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接第2n级的电平移位器230_2n的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第2n级的控制电路220_2n的输出端，第七晶体管M7的第二极耦接第(2n-1)级的电平移位器230_2n-1的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接第2n级的电平移位器230_2n的输入端。
在本公开的一些实施例中，第二交换电路960可以位于移位寄存器210和控制电路220之间以交换第一信号S1。第二交换电路960被配置为能够交换第2n级与第(2n-1)级的第一信号S1。第二交换电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
在第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第一信号S1的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第(2n-1)级的移位寄存器210_2n-1的输出端，第五晶体管M5的第二极耦接第(2n-1)级的控制电路220_2n-1的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接第2n级的控制电路220_2n的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第2n级的移位寄存器210_2n的输出端，第七晶体管M7的第二极耦接第(2n-1)级的控制电路220_2n-1的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接第2n级的控制电路220_2n的输入端。
在第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第二信号S2，交换第2n级与第(2n+1)级的第三信号S3或交换第2n级与第(2n+1)级的第四信号GATE的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第(2n-1)级的移位寄存器210_2n-1的输出端，第五晶体管M5的第二极耦接第(2n-1)级的控制电路220_2n-1的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第(2n-1)级的移位寄存器210_2n-1的输出端，第六晶体管M6的第二极耦接第2n级的控制电路220_2n的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第2n级的移位寄存器210_2n的输出端，第七晶体管M7的第二极耦接第(2n-1)级的控制电路220_2n-1的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第2n级的移位寄存器210_2n的输出端，第八晶体管M8的第二极耦接第2n级的控制电路220_2n的输入端。
在本公开的一些实施例中，第二交换电路960可以位于电平移位器230和稳压电路240之间以交换第三信号S3。第二交换电路960被配置为能够交换第2n级与第(2n-1)级的第三信号S3。第二交换电路960包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
在第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第三信号S3的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第(2n-1)级的电平移位器230_2n-1的输出端，第五晶体管M5的第二极耦接第(2n-1)级的稳压电路240_2n-1的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接第2n级的稳压电路240_2n的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第2n级的电平移位器230_2n的输出端，第七晶体管M7的第二极耦接第(2n-1)级的稳压电路240_2n-1的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接第2n级的稳压电路240_2n的输入端。
在第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第一信号S1，交换第2n级与第(2n+1)级的第二信号S2或交换第2n级与第(2n+1)级的第四信号GATE的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第(2n-1)级的电平移位器230_2n-1的输出端，第五晶体管M5的第二极耦接第(2n-1)级的稳压电路240_2n-1的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第(2n-1)级的电平移位器230_2n-1的输出端，第六晶体管M6的第二极耦接第2n级的稳压电路240_2n的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第2n级的电平移位器230_2n的输出端，第七晶体管M7的第二极耦接第(2n-1)级的稳压电路240_2n-1的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第2n级的电平移位器230_2n的输出端，第八晶体管M8的第二极耦接第2n级的稳压电路240_2n的输入端。
在本公开的一些实施例中，第二交换电路960可以位于稳压电路240之后以交换第四信号GATE。第二交换电路960被配置为能够交换第2n级与第(2n-1)级的第四信号GATE。第二交换电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
在第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第四信号GATE的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第(2n-1)级的稳压电路240_2n-1的输出端，第五晶体管M5的第二极耦接栅极驱动电路的第(2n-1)输出端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接栅极驱动电路的第2n输出端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第2n级的稳压电路240_2n的输出端，第七晶体管M7的第二极耦接栅极驱动电路的第(2n-1)输出端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接栅极驱动电路的第2n输出端。
在第一交换电路550被配置为能够交换第2n级与第(2n+1)级的第一信号S1，交换第2n级与第(2n+1)级的第二信号S2或交换第2n级与第(2n+1)级的第三信号S3的情况下，在第二交换电路960中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第(2n-1)级的稳压电路240_2n-1的输出端，第五晶体管M5的第二极耦接栅极驱动电路的第(2n-1)输出端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第(2n-1)级的稳压电路240_2n-1的输出端，第六晶体管M6的第二极耦接栅极驱动电路的第2n输出端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第2n级的稳压电路240_2n的输出端，第七晶体管M7的第二极耦接栅极驱动电路的第(2n-1)输出端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第2n级的稳压电路240_2n的输出端，第八晶体管M8的第二极耦接栅极驱动电路的第2n输出端。
在本公开的另一些实施例中，在图7所示的栅极驱动电路700的基础上，栅极驱动电路还可包括多个第二交换电路。在该实施例中，第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第一信号S1，第二交换电路被配置为能够交换第2n级与第(2n+1)级的第二信号S2。第二交换电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第2n级的控制电路220_2n的输出端，第五晶体管M5的第二极耦接第2n级的电平移位器230_2n的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第2n级的控制电路220_2n的输出端，第六晶体管M6的第二极耦接第(2n+1)级的电平移位器230_2n+1的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第(2n+1)级的控制电路220_2n+1的输出端，第七晶体管M7的第二极耦接第2n级的电平移位器230_2n的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第(2n+1)级的控制电路220_2n+1的输出端，第八晶体管M8的第二极耦接第(2n+1)级的电平移位器230_2n+1的输入端。
在第一交换电路750也被配置为能够交换第2n级与第(2n-1)级的第二信号S2的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第2n级的控制电路220_2n的输出端，第五晶体管M5的第二极耦接第2n级的电平移位器230_2n的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接第(2n+1)级的电平移位器230_2n+1的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第(2n+1)级的控制电路220_2n+1的输出端，第七晶体管M7的第二极耦接第2n级的电平移位器230_2n的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接第(2n+1)级的电平移位器230_2n+1的输入端。
在本公开的一些实施例中，第二交换电路可以位于移位寄存器210和控制电路220之间以交换第一信号S1。第二交换电路被配置为能够交换第2n级与第(2n+1)级的第一信号S1。第二交换电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
在第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第一信号S1的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第2n级的移位寄存器210_2n的输出端，第五晶体管M5的第二极耦接第2n级的控制电路220_2n的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第七晶体管M7的第二极耦接第2n级的控制电路220_2n的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。
在第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第二信号S2，交换第2n级与第(2n-1)级的第三信号S3或交换第2n级与第(2n-1)级的第四信号GATE的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第2n级的移位寄存器210_2n的输出端，第五晶体管M5的第二极耦接第2n级的控制电路220_2n的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第2n级的移位寄存器210_2n的输出端，第六晶体管M6的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第七晶体管M7的第二极耦接第2n级的控制电路220_2n的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第(2n+1)级的移位寄存器210_2n+1的输出端，第八晶体管M8的第二极耦接第(2n+1)级的控制电路220_2n+1的输入端。
在本公开的一些实施例中，第二交换电路可以位于电平移位器230和稳压电路240之间以交换第三信号S3。第二交换电路被配置为能够交换第2n级与第(2n+1)级的第三信号S3。第二交换电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
在第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第三信号S3的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第2n级的电平移位器230_2n的输出端，第五晶体管M5的第二极耦接第2n级的稳压电路240_2n的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接第(2n+1)级的稳压电路240_2n+1的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第(2n+1)级的电平移位器230_2n+1的输出端，第七晶体管M7的第二极耦接第2n级的稳压电路240_2n的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接第(2n+1)级的稳压电路240_2n+1的输入端。
在第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第一信号S1，交换第2n级与第(2n-1)级的第二信号S2或交换第2n级与第(2n-1)级的第四信号GATE的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第2n级的电平移位器230_2n的输出端，第五晶体管M5的第二极耦接第2n级的稳压电路240_2n的输入端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第2n级的电平移位器230_2n的输出端，第六晶体管M6的第二极耦接第(2n+1)级的稳压电路240_2n+1的输入端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第(2n+1)级的电平移位器230_2n+1的输出端，第七晶体管M7的第二极耦接第2n级的稳压电路240_2n的输入端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第(2n+1)级的电平移位器230_2n+1的输出端，第八晶体管M8的第二极耦接第(2n+1)级的稳压电路240_2n+1的输入端。
在本公开的一些实施例中，第二交换电路960可以位于稳压电路240之后以交换第四信号GATE。第二交换电路被配置为能够交换第2n级与第(2n+1)级的第四信号GATE。第二交换电路包括第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。
在第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第四信号GATE的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第四晶体管M4的第二极，该第四晶体管M4的第一极耦接第2n级的稳压电路240_2n的输出端，第五晶体管M5的第二极耦接栅极驱动电路的第2n输出端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接该第四晶体管M4的第二极，第六晶体管M6的第二极耦接栅极驱动电路的第(2n+1)输出端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第一晶体管M1的第二极，该第一晶体管M1的第一极耦接第(2n+1)级的稳压电路240_2n+1的输出端，第七晶体管M7的第二极耦接栅极驱动电路的第2n输出端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接该第一晶体管M1的第二极，第八晶体管M8的第二极耦接栅极驱动电路的第(2n+1)输出端。
在第一交换电路750被配置为能够交换第2n级与第(2n-1)级的第一信号S1，交换第2n级与第(2n-1)级的第二信号S2或交换第2n级与第(2n-1)级的第三信号S3的情况下，在第二交换电路中，第五晶体管M5的控制极耦接第二控制信号端ctr2，第五晶体管M5的第一极耦接第2n级的稳压电路240_2n的输出端，第五晶体管M5的第二极耦接栅极驱动电路的第2n输出端。第六晶体管M6的控制极耦接第二控制信号端ctr2，第六晶体管M6的第一极耦接第2n级的稳压电路240_2n的输出端，第六晶体管M6的第二极耦接栅极驱动电路的第(2n+1)输出端。第七晶体管M7的控制极耦接第二控制信号端ctr2，第七晶体管M7的第一极耦接第(2n+1)级的稳压电路240_2n+1的输出端，第七晶体管M7的第二极耦接栅极驱动电路的第2n输出端。第八晶体管M8的控制极耦接第二控制信号端ctr2，第八晶体管M8的第一极耦接第(2n+1)级的稳压电路240_2n+1的输出端，第八晶体管M8的第二极耦接栅极驱动电路的第(2n+1)输出端。
图10示出根据本公开的实施例的显示装置1000的示意性框图。该显示装置1000包括阵列基板1010。阵列基板1010包括上述栅极驱动电路(400、500、700和900)。
本公开实施例提供的显示装置1000可以应用于任何具有显示功能的产品，例如，电子纸、移动电话、平板电脑、电视机、笔记本电脑、数码相框、可穿戴设备或导航仪等。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (25)

1.一种栅极驱动电路，包括：
多个级联的移位寄存器，其中，各级移位寄存器输出各自的第一信号；
多个控制电路，其中，各个控制电路耦接相应的移位寄存器，并被配置为处理相应的第一信号以生成第二信号，其中各级的第二信号的有效电平在时域上被间隔开；
多个电平移位器，其中，各个电平移位器耦接相应的控制电路，并被配置为对第二信号进行电平转换以生成第三信号；
多个稳压电路，其中，各个稳压电路耦接相应的电平移位器，并被配置为稳定相应的第三信号，其中，经稳压的第三信号被输出作为第四信号；以及
多个第一交换电路，其中，所述第一交换电路被配置为能够执行以下动作中的任一项：交换相邻两级的第一信号；交换相邻两级的第二信号；交换相邻两级的第三信号；以及交换相邻两级的第四信号。
2.根据权利要求1所述的栅极驱动电路，其中，所述第一交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n+1)级的第一信号；交换第2n级与第(2n+1)级的第二信号；交换第2n级与第(2n+1)级的第三信号；以及交换第2n级与第(2n+1)级的第四信号，其中，n为自然数。
3.根据权利要求2所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第一晶体管的第二极耦接第2n级的控制电路的输入端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第二晶体管的第二极耦接第(2n+1)级的控制电路的输入端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第三晶体管的第二极耦接第2n级的控制电路的输入端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第四晶体管的第二极耦接第(2n+1)级的控制电路的输入端。
4.根据权利要求2所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的控制电路的输出端，所述第一晶体管的第二极耦接第2n级的电平移位器的输入端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的控制电路的输出端，所述第二晶体管的第二极耦接第(2n+1)级的电平移位器的输入端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第三晶体管的第二极耦接第2n级的电平移位器的输入端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第四晶体管的第二极耦接第(2n+1)级的电平移位器的输入端。
5.根据权利要求2所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的电平移位器的输出端，所述第一晶体管的第二极耦接第2n级的稳压电路的输入端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的电平移位器的输出端，所述第二晶体管的第二极耦接第(2n+1)级的稳压电路的输入端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第三晶体管的第二极耦接第2n级的稳压电路的输入端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第四晶体管的第二极耦接第(2n+1)级的稳压电路的输入端。
6.根据权利要求2所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第2n级的稳压电路的输出端，所述第一晶体管的第二极耦接所述栅极驱动电路的第2n输出端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第2n级的稳压电路的输出端，所述第二晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第三晶体管的第二极耦接所述栅极驱动电路的第2n输出端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第四晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端。
7.根据权利要求2-6中任一项所述的栅极驱动电路，其中，所述栅极驱动电路还包括多个第二交换电路，其中，所述第二交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n-1)级的第一信号；交换第2n级与第(2n-1)级的第二信号；交换第2n级与第(2n-1)级的第三信号；以及交换第2n级与第(2n-1)级的第四信号。
8.根据权利要求7所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第五晶体管的第二极耦接第(2n-1)级的电平移位器的输入端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第六晶体管的第二极耦接第2n级的电平移位器的输入端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的控制电路的输出端，所述第七晶体管的第二极耦接第(2n-1)级的电平移位器的输入端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的控制电路的输出端，所述第八晶体管的第二极耦接第2n级的电平移位器的输入端。
9.根据权利要求7所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第五晶体管的第二极耦接第(2n-1)级的控制电路的输入端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第五晶体管的第二极耦接第2n级的控制电路的输入端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第七晶体管的第二极耦接第(2n-1)级的控制电路的输入端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第八晶体管的第二极耦接第2n级的控制电路的输入端。
10.根据权利要求7所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第五晶体管的第二极耦接第(2n-1)级的稳压电路的输入端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第六晶体管的第二极耦接第2n级的稳压电路的输入端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的电平移位器的输出端，所述第七晶体管的第二极耦接第(2n-1)级的稳压电路的输入端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的电平移位器的输出端，所述第八晶体管的第二极耦接第2n级的稳压电路的输入端。
11.根据权利要求7所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第五晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第六晶体管的第二极耦接所述栅极驱动电路的第2n输出端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第2n级的稳压电路的输出端，所述第七晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第2n级的稳压电路的输出端，所述第八晶体管的第二极耦接所述栅极驱动电路的第2n输出端。
12.根据权利要求1所述的栅极驱动电路，其中，所述第一交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n-1)级的第一信号；交换第2n级与第(2n-1)级的第二信号；交换第2n级与第(2n-1)级的第三信号；以及交换第2n级与第(2n-1)级的第四信号，其中，n为自然数。
13.根据权利要求12所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第一晶体管的第二极耦接第(2n-1)级的控制电路的输入端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的移位寄存器的输出端，所述第二晶体管的第二极耦接第2n级的控制电路的输入端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第三晶体管的第二极耦接第(2n-1)级的控制电路的输入端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第四晶体管的第二极耦接第2n级的控制电路的输入端。
14.根据权利要求12所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第一晶体管的第二极耦接第(2n-1)级的电平移位器的输入端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的控制电路的输出端，所述第二晶体管的第二极耦接第2n级的电平移位器的输入端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的控制电路的输出端，所述第三晶体管的第二极耦接第(2n-1)级的电平移位器的输入端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的控制电路的输出端，所述第四晶体管的第二极耦接第2n级的电平移位器的输入端。
15.根据权利要求12所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第一晶体管的第二极耦接第(2n-1)级的稳压电路的输入端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的电平移位器的输出端，所述第二晶体管的第二极耦接第2n级的稳压电路的输入端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的电平移位器的输出端，所述第三晶体管的第二极耦接第(2n-1)级的稳压电路的输入端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的电平移位器的输出端，所述第四晶体管的第二极耦接第2n级的稳压电路的输入端。
16.根据权利要求12所述的栅极驱动电路，其中，所述第一交换电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；
其中，所述第一晶体管的控制极耦接第一控制信号端，所述第一晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第一晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端；
所述第二晶体管的控制极耦接第一控制信号端，所述第二晶体管的第一极耦接第(2n-1)级的稳压电路的输出端，所述第二晶体管的第二极耦接所述栅极驱动电路的第2n输出端；
所述第三晶体管的控制极耦接第一控制信号端，所述第三晶体管的第一极耦接第2n级的稳压电路的输出端，所述第三晶体管的第二极耦接所述栅极驱动电路的第(2n-1)输出端；
所述第四晶体管的控制极耦接第一控制信号端，所述第四晶体管的第一极耦接第2n级的稳压电路的输出端，所述第四晶体管的第二极耦接所述栅极驱动电路的第2n输出端。
17.根据权利要求12-16中任一项所述的栅极驱动电路，其中，所述栅极驱动电路还包括多个第二交换电路，其中，所述第二交换电路被配置为能够执行以下动作中的任一项：交换第2n级与第(2n+1)级的第一信号；交换第2n级与第(2n+1)级的第二信号；交换第2n级与第(2n+1)级的第三信号；以及交换第2n级与第(2n+1)级的第四信号。
18.根据权利要求17所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的控制电路的输出端，所述第五晶体管的第二极耦接第2n级的电平移位器的输入端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的控制电路的输出端，所述第六晶体管的第二极耦接第(2n+1)级的电平移位器的输入端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第七晶体管的第二极耦接第2n级的电平移位器的输入端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的控制电路的输出端，所述第八晶体管的第二极耦接第(2n+1)级的电平移位器的输入端。
19.根据权利要求17所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第五晶体管的第二极耦接第2n级的控制电路的输入端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的移位寄存器的输出端，所述第六晶体管的第二极耦接第(2n+1)级的控制电路的输入端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第七晶体管的第二极耦接第2n级的控制电路的输入端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的移位寄存器的输出端，所述第八晶体管的第二极耦接第(2n+1)级的控制电路的输入端。
20.根据权利要求17所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的电平移位器的输出端，所述第五晶体管的第二极耦接第2n级的稳压电路的输入端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的电平移位器的输出端，所述第六晶体管的第二极耦接第(2n+1)级的稳压电路的输入端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第七晶体管的第二极耦接第2n级的稳压电路的输入端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的电平移位器的输出端，所述第八晶体管的第二极耦接第(2n+1)级的稳压电路的输入端。
21.根据权利要求17所述的栅极驱动电路，其中，所述第二交换电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，
其中，所述第五晶体管的控制极耦接第二控制信号端，所述第五晶体管的第一极耦接第2n级的稳压电路的输出端，所述第五晶体管的第二极耦接所述栅极驱动电路的第2n输出端；
所述第六晶体管的控制极耦接第二控制信号端，所述第六晶体管的第一极耦接第2n级的稳压电路的输出端，所述第六晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端；
所述第七晶体管的控制极耦接第二控制信号端，所述第七晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第七晶体管的第二极耦接所述栅极驱动电路的第2n输出端；
所述第八晶体管的控制极耦接第二控制信号端，所述第八晶体管的第一极耦接第(2n+1)级的稳压电路的输出端，所述第八晶体管的第二极耦接所述栅极驱动电路的第(2n+1)输出端。
22.根据权利要求3-11和13-21中任一项所述的栅极驱动电路，其中，第一晶体管和第四晶体管为N型晶体管，第二晶体管和第三晶体管为P型晶体管；或者，
其中，第一晶体管和第四晶体管为P型晶体管，第二晶体管和第三晶体管为N型晶体管。
23.根据权利要求8-11和18-21中任一项所述的栅极驱动电路，其中，第五晶体管和第八晶体管为N型晶体管，第六晶体管和第七晶体管为P型晶体管；或者，
其中，第五晶体管和第八晶体管为P型晶体管，第六晶体管和第七晶体管为N型晶体管。
24.一种阵列基板，其包括根据权利要求1-23中任一项所述的栅极驱动电路。
25.一种显示装置，其包括根据权利要求24所述的阵列基板。
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