CN107017875A - 电平移位电路以及显示驱动器 - Google Patents

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Abstract

本发明涉及电平移位电路以及显示驱动器。目的在于提供能够在不招致电路规模的增大的情况下进行高速的电平移位工作的电平移位电路以及包含该电平移位电路的显示驱动器。在第一电平移位部中，将低振幅的输入信号变换为中振幅的电压信号，接着，在第二电平移位部中，将其电平变换为高振幅的电压信号。在第一和第二电平移位部的每一个内，在从高电位侧的晶体管朝向低电位侧的晶体管流动的电流的路径中设置有产生电流限制作用的元件。

Description

电平移位电路以及显示驱动器
技术领域
本发明涉及对数据信号的电平进行移位的电平移位电路以及包含该电平移位电路的显示驱动器。
背景技术
近来，在显示装置的领域中，使用了液晶显示装置或有机EL元件的有源矩阵（active matrix）型显示器成为主流。关于这些显示装置，要求大画面化、高分辨率化、以及活动图像特性的提高等高画质化，对显示面板进行驱动的列驱动器（显示驱动器）向该显示面板供给的信号（灰度信号）的电压振幅处于变高的趋势。
另一方面，作为从显示控制器向列驱动器供给的各种控制信号和视频数据信号，要求使用了少的布线数目的高速转送以及低EMI（electro magnetic interference，电磁干扰）等，谋求低振幅化。此外，在显示驱动器内部中，为了抑制对伴随着高分辨率化、多灰度化而增加的数据进行处理的逻辑电路的面积增加（高成本化），也采用微细处理，与此伴随地，逻辑电路的电源电压处于低电压化的趋势。即，作为显示驱动器，要求在输入部低电压化，在输出部高电压化。
因此，在显示驱动器内设置有将输入部的低电压信号变换为输出部的高电压信号的电平移位电路（例如，参照专利文献1）。这样的电平移位电路由电平变换部和缓冲部构成。电平变换部通过1个阶段将低振幅（VDD1/VSS）的数字信号电平移位为高振幅（VDD2/VSS）。缓冲部将电平移位后的电压信号在高振幅（VDD2/VSS）的电压信号的状态下阻抗变换。
此外，在该电平移位电路的电平变换部中，二极管连接的P沟道晶体管对进行电平移位电路的充电作用的晶体管的驱动电流进行限制。即，在二极管连接的P沟道晶体管的两端的电位具有电位差的状态下进行变动，由此，在缓冲部中构成反相器的P沟道晶体管和N沟道晶体管为同时导通的时间变短。由此，能够抑制贯通电流，提高作为电平移位电路的工作速度。
现有技术文献
专利文献
专利文献1：日本特开2013-131964号公报。
发明要解决的课题
但是，在上述的电平移位电路中，存在如下这样的问题：即使插入二极管连接的晶体管，当所输入的数字信号的振幅与电平移位后的输出信号的振幅的差非常大时，也存在电平移位电路未正常地工作的情况。即，相对于进行放电作用的N沟道晶体管的栅极、源极间电压，进行充电作用的P沟道晶体管的栅极、源极间电压为高振幅，两个晶体管彼此的能力差大，电平移位电路不会正常工作。再有，为了使这样的电平移位电路正常地工作，也考虑使构成该电平移位电路的晶体管的尺寸变大，但是，作为其结果，存在招致电路规模的显著的增大这样的问题。
发明内容
因此，本发明的目的在于提供能够在不招致电路规模的显著的增大的情况下进行高速的电平移位工作的电平移位电路以及包含该电平移位电路的显示驱动器。
用于解决课题的方案
本发明的电平移位电路是，一种电平移位电路，生成增加输入信号的振幅后的输出信号，包含：第一导电型的第一晶体管，在控制端接收所述输入信号，第一电流端连接于第一电源端子，第二电流端连接于第一节点；第一导电型的第二晶体管，在控制端接收所述输入信号的相位反相后的信号，第一电流端连接于所述第一电源端子，第二电流端连接于第二节点；第二导电型的第三晶体管，控制端连接于所述第二节点，第一电流端连接于第二电源端子，第二电流端连接于第三节点；第二导电型的第四晶体管，控制端连接于所述第一节点，第一电流端连接于所述第二电源端子，第二电流端连接于第四节点；第一电阻性元件，在电流在所述第一和第三节点间流动时，使所述第一和第三节点间为第一电位差以上，在所述第一和第三节点间的电流被切断时，使所述第一和第三节点间为不足第一电位差；第二电阻性元件，在电流在所述第二和第四节点间流动时，使所述第二和第四节点间为第二电位差以上，在所述第二和第四节点间的电流被切断时，使所述第二和第四节点间为不足第二电位差；第一导电型的第五晶体管，控制端连接于所述第一节点，第一电流端连接于所述第一电源端子，第二电流端连接于对所述输出信号进行输出的第一输出节点；第一导电型的第六晶体管，控制端连接于所述第二节点，第一电流端连接于所述第一电源端子，第二电流端连接于对使所述输出信号的相位反相后的信号进行输出的第二输出节点；第二导电型的第七晶体管，控制端连接于所述第二输出节点，第一电流端连接于第三电源端子，第二电流端连接于第五节点；
第二导电型的第八晶体管，控制端连接于所述第一输出节点，第一电流端连接于所述第三电源端子，第二电流端连接于第六节点；第二导电型的第九晶体管，控制端连接于所述第三节点，第一电流端连接于所述第五节点，第二电流端连接于所述第一输出节点；以及第二导电型的第十晶体管，控制端连接于所述第四节点，第一电流端连接于所述第六节点，第二电流端连接于所述第二输出节点。
此外，本发明的电平移位电路是，一种电平移位电路，生成增加输入信号的振幅后的输出信号，包含：第一晶体管，在控制端接收所述输入信号，第一电流端连接于第一电源端子，第二电流端连接于第一节点；第二晶体管，在控制端接收所述输入信号的相位反相后的信号，第一电流端连接于所述第一电源端子，第二电流端连接于第二节点；第三晶体管，控制端连接于所述第二节点，第一电流端连接于第二电源端子，第二电流端连接于第三节点；第四晶体管，控制端连接于所述第一节点，第一电流端连接于所述第二电源端子，第二电流端连接于第四节点；第一电阻性元件，在电流在所述第一和第三节点间流动时，使所述第一和第三节点间为第一电位差以上，在所述第一和第三节点间的电流被切断时，使所述第一和第三节点间为不足第一电位差；第二电阻性元件，在电流在所述第二和第四节点间流动时，使所述第二和第四节点间为第二电位差以上，在所述第二和第四节点间的电流被切断时，使所述第二和第四节点间为不足第二电位差；第五晶体管，控制端连接于所述第一节点，第一电流端连接于所述第一电源端子，第二电流端连接于对所述输出信号进行输出的第一输出节点；第六晶体管，控制端连接于所述第二节点，第一电流端连接于所述第一电源端子，第二电流端连接于对使所述输出信号的相位反相后的信号进行输出的第二输出节点；第七晶体管，控制端连接于所述第二输出节点，第一电流端连接于第三电源端子，第二电流端连接于第五节点；第八晶体管，控制端连接于所述第一输出节点，第一电流端连接于所述第三电源端子，第二电流端连接于第六节点；第九晶体管，控制端连接于所述第三节点，第一电流端连接于所述第五节点，第二电流端连接于所述第一输出节点；以及第十晶体管，控制端连接于所述第四节点，第一电流端连接于所述第六节点，第二电流端连接于所述第二输出节点。
本发明的显示驱动器是，一种显示驱动器，包含：电平移位电路，根据按照每个像素表示基于视频信号的亮度电平的像素数据信号来生成增加所述像素数据信号的振幅后的电平移位像素数据信号；数字模拟变换部，将所述电平移位像素数据信号变换为电压值；以及输出缓冲部，将具有所述电压值的像素驱动电压施加于显示面板的数据线，所述电平移位电路包含：第一导电型的第一晶体管，在控制端接收所述像素数据信号，第一电流端连接于第一电源端子，第二电流端连接于第一节点；第一导电型的第二晶体管，在控制端接收所述像素数据信号的相位反相后的信号，第一电流端连接于所述第一电源端子，第二电流端连接于第二节点；第二导电型的第三晶体管，控制端连接于所述第二节点，第一电流端连接于第二电源端子，第二电流端连接于第三节点；第二导电型的第四晶体管，控制端连接于所述第一节点，第一电流端连接于所述第二电源端子，第二电流端连接于第四节点；第一电阻性元件，在电流在所述第一和第三节点间流动时，使所述第一和第三节点间为第一电位差以上，在所述第一和第三节点间的电流被切断时，使所述第一和第三节点间为不足第一电位差；第二电阻性元件，在电流在所述第二和第四节点间流动时，使所述第二和第四节点间为第二电位差以上，在所述第二和第四节点间的电流被切断时，使所述第二和第四节点间为不足第二电位差；第一导电型的第五晶体管，控制端连接于所述第一节点，第一电流端连接于所述第一电源端子，第二电流端连接于对所述电平移位像素数据信号进行输出的第一输出节点；第一导电型的第六晶体管，控制端连接于所述第二节点，第一电流端连接于所述第一电源端子，第二电流端连接于对使所述电平移位像素数据信号的相位反相后的信号进行输出的第二输出节点；第二导电型的第七晶体管，控制端连接于所述第二输出节点，第一电流端连接于第三电源端子，第二电流端连接于第五节点；第二导电型的第八晶体管，控制端连接于所述第一输出节点，第一电流端连接于所述第三电源端子，第二电流端连接于第六节点；第二导电型的第九晶体管，控制端连接于所述第三节点，第一电流端连接于所述第五节点，第二电流端连接于所述第一输出节点；以及第二导电型的第十晶体管，控制端连接于所述第四节点，第一电流端连接于所述第六节点，第二电流端连接于所述第二输出节点。
发明效果
在本发明中，进行以下这样的2个阶段的电平移位：首先，在第一电平移位部中，将低振幅的输入信号变换为中振幅的电压信号，接着，在第二电平移位部中，将其电平变换为高振幅的电压信号。像这样，将低振幅的输入信号的电平通过2个阶段变换为高振幅的电压信号，由此，作为在第一和第二电平移位部中设置的各晶体管，能够采用电流驱动能力低的晶体管。因此，能够谋求电平移位电路的小面积化。
进而，在第一和第二电平移位部的每一个内，在从高电位侧的晶体管朝向低电位侧的晶体管流动的电流的路径中设置有产生电流限制作用的电阻性元件，由此，抑制各电平移位部内的贯通电流。由此，也谋求电平移位电路的高速工作化。
附图说明
图1是示出本发明的电平移位电路200的结构的电路图。
图2是示出实施例1的电平移位电路200的结构的电路图。
图3是示出图2所示的电平移位电路200的内部工作的时间图。
图4是示出实施例2的电平移位电路200的结构的电路图。
图5是示出实施例3的电平移位电路200的结构的电路图。
图6是示出实施例4的电平移位电路200的结构的电路图。
图7是示出图6所示的电平移位电路200的内部工作的时间图。
图8是示出装载有本发明的显示驱动器的显示装置100的结构的框图。
图9是示出作为本发明的显示驱动器的数字驱动器103的内部结构的框图。
具体实施方式
图1是示出本发明的实施方式的电平移位电路200的电路图。如图1所示，该电平移位电路200包含反相器61、62、第一电平移位器51、以及第二电平移位器52。电平移位电路200在这些第一电平移位部51和第二电平移位部52这2级中进行对输入数字信号D的信号电平进行增加的电平移位。
在图1中，反相器61和62接收低电源电位VDD1和基准电源电位VSS的供给来进行工作。
反相器61在输入数字信号D具有低电源电位VDD1的高电平的情况下将具有基准电源电位VSS的低电平的输入数字信号XDA经由输入节点NB向反相器62和第一电平移位器51供给。另一方面，在输入数字信号D具有基准电源电位VSS的低电平的情况下，反相器61将具有低电源电位VDD1的高电平的输入数字信号XDA经由输入节点NB向反相器62和第一电平移位器51供给。
反相器62在输入数字信号XDA具有低电源电位VDD1的高电平的情况下将具有基准电源电位VSS的低电平的输入数字信号DA经由输入节点NA向第一电平移位部51供给。另一方面，在输入数字信号XDA具有基准电源电位VSS的低电平的情况下，反相器62将具有低电源电位VDD1的高电平的输入数字信号DA经由输入节点NA向第一电平移位部51供给。
第一电平移位部51对低振幅（VSS~VDD1）的输入数字信号DA和XDA实施电平移位处理，由此，生成具有中电源电位VDD2与基准电源电位VSS的电位差附近的振幅的电压信号DB、XDB、DC和XDC。再有，关于电压信号DB和XDB，相位相互反相，关于电压信号DC和XDC，相位也相互反相。第一电平移位部51将这些电压信号DB、XDB、DC和XDC向第二电平移位部52供给。
第二电平移位部52对从第一电平移位部51供给的中振幅（VSS~VDD2）的电压信号DB、XDB、DC、XDC实施电平移位处理，由此，生成具有高电源电位VDD3与基准电源电位VSS的电位差附近的振幅即高振幅（VSS~VDD3）的输出电压信号DE和XDE。关于输出电压信号DE和XDE，相位相互反相。
再有，上述的低电源电位VDD1、中电源电位VDD2、高电源电位VDD3和基准电源电位VSS各自的大小关系为：
VSS<VDD1<VDD2<VDD3，
在图1中示出了低电源电位VDD1、中电源电位VDD2、高电源电位VDD3各自的相对于基准电源电位VSS的电压极性都为正的情况。
如图1所示，第一电平移位部51包含作为第一导电型的例如N沟道MOS（metal-oxide-semiconductor，金属氧化物半导体）型的晶体管11和12、作为第二导电型的例如P沟道MOS型的晶体管21和22、以及电阻性元件31和32。
晶体管11和12各自的源极端连接于接收基准电源电位VSS的供给的第一电源端子TM1。晶体管11的漏极端连接于第一节点N1，向其栅极端供给输入数字信号DA。晶体管12的漏极端连接于第二节点N2，向其栅极端供给输入数字信号XDA。
晶体管21和22各自的源极端连接于接收中电源电位VDD2的供给的第二电源端子TM2。晶体管21的漏极端连接于第三节点N3，其栅极端连接于上述的节点N2。晶体管22的漏极端连接于第四节点N4，其栅极端连接于上述的节点N1。
电阻性元件31使上述的第一节点N1和第三节点N3彼此的电位差在电流驱动时为规定的第一电压值以上的电位差而在电流切断时将其设定为不足前述第一电压的电位差。优选的是，上述第一电压值为与晶体管22的阈值电压的绝对值对应的电压值。电阻性元件32使上述的第二节点N2和第四节点N4彼此的电位差在电流驱动时为规定的第二电压值以上的电位差而在电流切断时将其设定为不足前述第二电压的电位差。优选的是，前述第二电压值为与晶体管21的阈值电压的绝对值对应的电压值。
利用图1所示的结构，第一电平移位部51在节点N1~N4分别生成将信号电平在低电源电位VDD1和基准电源电位VSS间发生变化的输入数字信号DA和XDA的振幅电平移位为中电源电位VDD2和基准电源电位VSS间的振幅后的以下的电压信号，并向第二电平移位部52供给。即，第一电平移位部51将在节点N2上生成的电压信号DB、在节点N1上生成的电压信号XDB、在节点N4上生成的电压信号DC、在节点N3上生成的电压信号XDC向第二电平移位部52供给。
另一方面，第二电平移位部52包含作为第一导电型的例如N沟道MOS型的晶体管13和14、以及作为第二导电型的例如P沟道MOS型的晶体管23、24、33和34。
晶体管13和14各自的源极端连接于接收基准电源电位VSS的供给的第一电源端子TM1。晶体管13的漏极端连接于输出节点NO1，其栅极端连接于第一电平移位部51的节点N1。晶体管14的漏极端连接于输出节点NO2，其栅极端连接于第一电平移位部51的节点N2。
晶体管23和24各自的源极端连接于接收高电源电位VDD3的供给的第三电源端子TM3。晶体管23的漏极端连接于第五节点N5，其栅极端连接于上述的输出节点NO2。晶体管24的漏极端连接于第六节点N6，其栅极端连接于输出节点NO1。
晶体管33的源极端连接于上述的节点N5，其漏极端连接于输出节点NO1，栅极端连接于第一电平移位部51的节点N3。
晶体管34的源极端连接于上述的节点N6，其漏极端连接于输出节点NO2，栅极端连接于第一电平移位部51的节点N4。
利用图1所示的结构，第二电平移位部52基于电平在中电源电位VDD2和基准电源电位VSS间发生变化的电压信号（DB、XDB、DC、XDC），生成电平在高电源电位VDD3和基准电源电位VSS间发生变化的输出电压信号DE和XDE。然后，第二电平移位部52将输出电压信号DE和XDE经由输出节点NO1和输出节点NO2输出。
再有，在图1中为低电源电位VDD1、中电源电位VDD2、高电源电位VDD3各自的相对于基准电源电位VSS的电压极性都为正的情况下的实施方式，但是，也能够容易地实现低电源电位VDD1、中电源电位VDD2、高电源电位VDD3各自的相对于基准电源电位VSS的电压极性都为负的情况。该情况下的上述各电位的大小关系为：
VSS>VDD1>VDD2>VDD3，
只要第一导电型的晶体管11、12、13、14替换阅读为P沟道MOS型的晶体管而第二导电型的晶体管21、22、23、24、33、34替换阅读为N沟道MOS型的晶体管即可。在以下的各实施例中也是同样的。关于附图或详细说明，由于理解容易，所以省略记载。
【实施例1】
图2是示出本发明的实施例1的电平移位电路200的内部结构的电路图。再有，在图2所示的电平移位电路200中，除了作为图1所示的电阻性元件31而采用了漏极与栅极被共同连接的所谓的二极管连接结构的P沟道MOS型的晶体管311并且作为电阻性元件32而采用了漏极与栅极被共同连接的所谓的二极管连接结构的P沟道MOS型的晶体管321的方面以外的其他的结构与图1所示的结构相同。此外，电源电位也具有低电源电位VDD1、中电源电位VDD2、高电源电位VDD3各自的相对于基准电源电位VSS为正的电压极性，各电源电位的大小关系也与图1相同。
关于晶体管311，其栅极端和漏极端连接于节点N1，源极端连接于节点N3。关于晶体管311，在电流流入到自身的源极、漏极间时，节点N1和N3间的电位差被设定为成为P沟道型晶体管22的阈值电压的绝对值以上的电位差。此外，在电流被切断的状态下，节点N1和N3间的电位差被设定为成为不足P沟道型晶体管22的阈值电压的绝对值的电位差。作为该设定的一个例子，将晶体管311的阈值电压的绝对值设定得比晶体管22的阈值电压的绝对值小，由此，能够容易地设定。
关于晶体管321，其栅极端和漏极端连接于节点N2，源极端连接于节点N4。关于晶体管321，在电流流入到自身的源极、漏极间时，节点N2和N4间的电位差被设定为成为P沟道型晶体管21的阈值电压的绝对值以上的电位差。此外，在电流被切断的状态下，节点N2和N4彼此的电位差被设定为成为不足P沟道型晶体管21的阈值电压的绝对值的电位差。作为该设定的一个例子，将晶体管321的阈值电压的绝对值设定得比晶体管21的阈值电压的绝对值小，由此，能够容易地设定。
在以下，参照图3来对图2的电平移位电路200的工作具体地进行说明。
再有，作为初始状态，假设接收低振幅的输入数字信号DA的输入节点NA处于低电平（VSS）的状态，接收输入数字信号XDA的输入节点NB处于低振幅的高电平（VDD1）的状态。此时，第一电平移位部51的晶体管11和12分别为截止状态和导通状态，晶体管21和22分别为导通状态和截止状态。节点N2为低电平（VSS）的状态，节点N3为中振幅的高电平（VDD2）的状态。此外，节点N1由于二极管连接的晶体管311而为从中振幅的高电平（VDD2）的状态低晶体管311的阈值电压的绝对值的量的电压Vg。此时，中振幅的高电平（VDD2）与节点N1的电压Vg的电位差（VDD2-Vg）为比晶体管22的阈值电压的绝对值小的电压值，晶体管22为截止状态。此外，节点N4由于二极管连接的晶体管321而为从低电平（VSS）的状态高晶体管32的阈值电压的绝对值的量的电压Vh。
此外，在初始状态时，第二电平移位部52的晶体管13和14分别为导通状态和截止状态，晶体管23和24分别为截止状态和导通状态。关于晶体管33，在栅极端接收节点N3的电压（VDD2），由此，由于高电源电位VDD3与中电源电位VDD2的电位差所对应的能力而被设定为导通状态。关于晶体管34，在栅极端接收节点N4的电压Vh，由于高电源电位VDD3与电压Vh的电位差所对应的能力而被设定为导通状态。
此外，在初始状态时，输出节点NO1为低电平（VSS）的状态，输出节点NO2为高振幅的高电平（VDD3）的状态。此外，节点N5被固定（clamp）为比中电源电位VDD2高晶体管33的阈值电压的绝对值的量的电压Vj。另一方面，节点N6为与输出节点NO2相等的高振幅的高电平（VDD3）的状态。
图3是表示电平移位电路200处于上述的初始状态而在时间点T0在输入数字信号DA和XDA中产生最初的电平转变而接着在时间点T1产生下一个电平转变的情况下的电平移位电路200的内部工作的时间图。
首先，对第一电平移位部51的工作进行说明。
当低振幅的数字信号（DA、XDA）在时间点T0从初始状态向高电平（VDD1）或低电平（VSS）分别变化时，在输入数字信号DA超过晶体管11的阈值电压的时间点t01，晶体管11变为导通状态，接收输入数字信号XDA的晶体管12变为截止状态。当晶体管11变为导通状态时，首先，使节点N1的电压（XDB）从电压Vg向基准电源电位VSS降低，使晶体管22转变为导通状态。当晶体管22变为导通状态时，使节点N4的电压（DC）从电压Vh向中电源电位VDD2提高。再有，晶体管12变为截止状态的稍后的节点N2的电压（DB）为低电平（VSS），因此，虽然晶体管21处于导通状态，但是，通过二极管连接的晶体管311的电流限制作用，即使晶体管11的放电能力低，也能够将节点N1的电压（XDB）向基准电源电位VSS降低。
此外，由于节点N4的电压（DC）的上升，节点N2的电压（DB）也从基准电源电位VSS向电压Vg上升，晶体管21变为截止状态。此时，二极管连接的晶体管311和321将连接每一个的节点间的电压即节点N1和N3间的电压以及节点N2和N4间的电压维持为阈值电压以上。在此，当电流在晶体管311和321各自的漏极、源极间流动时，上述的节点间的每一个的电位差扩大为与晶体管特性对应的电位差。
通过这样的作用，即使晶体管11和21暂时为同时导通状态，也限制第一电平移位部51内的从电源端子TM2向TM1的贯通电流，并且，节点N1的电压（XDB）的变化也变得陡峭。由此，从结果来看，晶体管11、21成为同时导通状态的期间被缩短，第一电平移位部51的工作高速化。
接着，对第二电平移位部52的工作进行说明。
第二电平移位部52从第一电平移位部51接收节点N1~N4各自的电压信号XDB、DB、XDC、DC来进行工作。首先，节点N1的电压（XDB）向基准电源电位VSS下降，由此，晶体管13变为截止状态。接着，节点N4的电压（DC）向中电源电位VDD2上升，由此，晶体管34的栅极电压上升，晶体管34的电流限制作用变强。接着，节点N2的电压（DB）上升到电压Vg，由此，晶体管14变为导通状态。然后，节点N3的电压（XDC）下降为电压Vh，由此，晶体管33的栅极电压下降，解除晶体管33的电流限制作用，其电流驱动能力变高。
再有，第二电平移位部52的工作从节点N2的电压（DB）超过晶体管14的阈值电压而晶体管14转变为导通状态的时间点t02开始。当晶体管14变为导通状态时，使输出节点NO2的电压（XDE）从高电源电位VDD3向基准电源电位VSS降低，晶体管23转变为导通状态。此外，使节点N5的电压DF从电压Vj向高电源电位VDD3提高，进而，经由晶体管33使输出节点NO1向高电源电位VDD3提高。此外，当由于输出节点NO1的电压（DE）的上升而晶体管24转变为截止状态时，节点N6的电压XDF下降到电压Vj。
此时，晶体管13变为截止状态的稍后的输出节点NO1的电压（DE）为低电平（VSS），因此，晶体管24变为导通状态。但是，产生电流限制作用的晶体管34成为缓冲，因此，即使作为晶体管14而采用放电能力低的晶体管，也能够将输出节点NO2的电压（XDE）向基准电源电位VSS降低。再有，在此期间，晶体管33达到变为解除电流限制作用的状态，因此，使输出节点NO1的电压（DE）迅速地向高电源电位VDD3提高。
像这样，晶体管33和34在输出节点（NO1或NO2）的电压被降低时，作为电流限制元件发挥作用，在输出节点的电压被提高时，解除电流限制工作。通过该作用，即使晶体管14和24暂时为同时导通状态，也限制第二电平移位部52内的从电源端子TM3向TM1的贯通电流，并且，输出节点NO2的电压（XDE）的变化也变得陡峭。其结果是，晶体管14和24同时为导通状态的期间被缩短，第二电平移位部52的工作高速化。
因此，根据图3所示的时间点T0处的低振幅的数字信号（DA、XDA）的从高电平（VDD1）向低电平（VSS）的转变，输出节点NO1和NO2各自的输出电压信号DE和XDE从高电平（VDD3）向低电平（VSS）转变，成为稳定状态。
再有，在图3中，在时间点T1低振幅的输入数字信号DA和XDA向低电平（VSS）和高电平（VDD1）分别发生变化时的工作与时间点T0处的输入数字信号DA和XDA的变化相同，因此，省略其说明。
如以上那样，在图2所示的电平移位电路200中，进行如下的2个阶段的电平移位工作：首先，通过第一电平移位部51将低振幅（VSS~VDD1）的数字信号电平变换为中振幅（VSS~VDD2）的电压信号，接着，通过下一级的第二电平移位部52将其电平变换为高振幅（VSS~VDD3）的电压信号。像这样，将低振幅的数字信号的电平通过2个阶段变换为高振幅的电压信号，由此，能够采用电流驱动能力低的晶体管来作为N沟道MOS型的晶体管，能够谋求电平移位电路的小面积化。
此外，在第一电平移位部51和第二电平移位部52的每一个中具备产生电流限制作用的元件（31、32、33、34），由此，能够抑制各电平移位部内的贯通电流，实现高速工作。
【实施例2】
图4是示出本发明的实施例2的电平移位电路200的内部结构的电路图。
再有，在图4所示的电平移位电路200中，作为电阻性元件31，代替P沟道MOS型的晶体管311而采用N沟道MOS型的晶体管312，作为电阻性元件32，代替P沟道MOS型的晶体管321而采用N沟道MOS型的晶体管322。此以外的结构与图2所示的结构相同。电源电位的关系也与图1相同。
晶体管312的栅极端和漏极端都连接于节点N3，源极端连接于节点N1。晶体管322的栅极端和漏极端都连接于节点N4，源极端连接于节点N2。
关于晶体管312，工作电流流动时的节点N1和N3间的电位差被设定为成为P沟道型晶体管22的阈值电压的绝对值以上的电位差，在电流被切断的状态下，节点N1和N3彼此的电位差被设定为成为不足P沟道型晶体管22的阈值电压的绝对值的电位差。关于晶体管322也同样地，工作电流流动时的节点N2和N4间的电位差被设定为P沟道型晶体管21的阈值电压的绝对值以上的电位差，此外，在电流被切断的状态下，节点N2和N4彼此的电位差被设定为不足P沟道型晶体管21的阈值电压的绝对值的电位差。
通过上述设定，图4的电平移位电路的工作与图2相同，将低振幅的数字信号的电平通过2个阶段变换为高振幅的电压信号，由此，能够采用电流驱动能力低的晶体管来作为N沟道MOS型的晶体管，能够谋求电平移位电路的小面积化。此外，在第一电平移位部51和第二电平移位部52的每一个中具备产生电流限制作用的元件（31、32、33、34），由此，能够抑制各电平移位部内的贯通电流，实现高速工作。
【实施例3】
图5是示出本发明的实施例3的电平移位电路200的内部结构的电路图。再有，在图5所示的电平移位电路200中，作为电阻性元件31，代替MOS型的晶体管（311、312）而采用二极管313，作为电阻性元件32，代替晶体管（321、322）而采用二极管323。其以外的结构与图2所示的结构相同。
关于二极管313，其阳极端连接于节点N3，阴极端连接于节点N1。关于二极管323，阳极端连接于节点N4，阴极端连接于节点N2。
关于二极管313，工作电流流动时的节点N1和N3间的电位差被设定为成为P沟道型晶体管22的阈值电压的绝对值以上的电位差，在电流被切断的状态下，节点N1和N3彼此的电位差被设定为成为不足P沟道型晶体管22的阈值电压的绝对值的电位差。关于二极管323也同样地，工作电流流动时的节点N2和N4间的电位差被设定为P沟道型晶体管21的阈值电压的绝对值以上的电位差，此外，在电流被切断的状态下，节点N2和N4彼此的电位差被设定为不足P沟道型晶体管21的阈值电压的绝对值的电位差。
通过上述设定，图5的电平移位电路的工作与图2相同，将低振幅的数字信号的电平通过2个阶段变换为高振幅的电压信号，由此，能够采用电流驱动能力低的晶体管来作为N沟道MOS型的晶体管，能够谋求电平移位电路的小面积化。此外，在第一电平移位部51和第二电平移位部52的每一个中具备产生电流限制作用的元件（31、32、33、34），由此，能够抑制各电平移位部内的贯通电流，实现高速工作。
【实施例4】
图6是示出本发明的第四实施例的电平移位电路200的图。再有，在图6所示的电平移位电路200中，作为电阻性元件31，代替晶体管（311、312）或二极管313而采用电阻元件314，作为电阻性元件32，代替晶体管（321、322）或二极管323而采用电阻元件324。其他的结构与图2所示的结构相同。
关于电阻元件314，其一端连接于节点N3，另一端连接于节点N1。关于电阻元件324，其一端连接于节点N4，另一端连接于节点N2。
在此，连接电阻元件314和324的节点间各自的电位差为由各电阻元件的电阻值和电流的积确定的电位差。因此，关于电阻元件314和324，工作电流流动时的节点N1和N3间的电位差以及节点N2和N4间的电位差被设定为成为P沟道型晶体管22以及P沟道型晶体管21的阈值电压的绝对值以上的电位差那样的电阻值。电流切断时，连接电阻元件314和324的节点间各自的电位差为零。
在以下，参照图7来对图6所示的电平移位电路200的工作具体地进行说明。
再有，作为初始状态，假设接收低振幅的输入数字信号DA的输入节点NA处于低电平（VSS）的状态，接收输入数字信号XDA的输入节点NB处于低振幅的高电平（VDD1）的状态。此时，第一电平移位部51的晶体管11和12分别为截止状态和导通状态，晶体管21和22分别为导通状态和截止状态。节点N2为低电平（VSS）的状态，节点N3为中振幅的高电平（VDD2）的状态。此外，节点N1为中振幅的高电平（VDD2）的状态，节点N4为低电平（VSS）的状态。
此外，在初始状态时，第二电平移位部52的晶体管13和14分别为导通状态和截止状态，晶体管23和24分别为截止状态和导通状态。关于晶体管33，在栅极端接收节点N3的电压（VDD2），由此，由于高电源电位VDD3与中电源电位VDD2的电位差所对应的能力而被设定为导通状态。关于晶体管34，在栅极端接收节点N4的基准电源电位VSS，由于高电源电位VDD3与基准电源电位VSS的电位差所对应的能力而被设定为导通状态。
此外，在初始状态时，输出节点NO1为低电平（VSS）的状态，输出节点NO2为高振幅的高电平（VDD3）的状态。此外，节点N5被固定为比中电源电位VDD2高晶体管33的阈值电压的绝对值的量的电压Vj。另一方面，节点N6为与输出节点NO2相等的高振幅的高电平（VDD3）的状态。
图6是表示电平移位电路200处于上述的初始状态而在时间点T0在输入数字信号DA和XDA中产生最初的电平转变而接着在时间点T1产生下一个电平转变的情况下的电平移位电路200的内部工作的时间图。
首先，对第一电平移位部51的工作进行说明。
当低振幅的数字信号（DA、XDA）在时间点T0从初始状态向高电平（VDD1）或低电平（VSS）分别变化时，在输入数字信号DA超过晶体管11的阈值电压的时间点t01，晶体管11变为导通状态，接收输入数字信号XDA的晶体管12变为截止状态。当晶体管11变为导通状态时，首先，使节点N1的电压（XDB）从中电源电位VDD2向基准电源电位VSS降低，使晶体管22转变为导通状态。由此，使节点N4的电压（DC）从基准电源电位VSS向中电源电位VDD2提高。再有，晶体管12变为截止状态的稍后的节点N2的电压（DB）为低电平（VSS）。因此，虽然晶体管21处于导通状态，但是，通过电阻元件314的电流限制作用，即使晶体管11的放电能力低，也能够将节点N1的电压（XDB）向基准电源电位VSS降低。此外，由于节点N4的电压（DC）的上升，节点N2的电压（DB）也从基准电源电位VSS向中电源电位VDD2上升，晶体管21变为截止状态。
电阻元件314和324当电流流动时将连接每一个的节点间的电压即节点N1和N3间的电压以及节点N2和N4间的电压扩大为各个电阻值与电流的积的电位差。通过该作用，即使在晶体管11和21暂时为同时导通状态的情况下，也限制第一电平移位部51内的从电源端子TM2向TM1的贯通电流，并且，节点N1的电压（XDB）的变化也变得陡峭。由此，从结果来看，晶体管11、21成为同时导通状态的期间被缩短，第一电平移位部51的工作高速化。
接着，对第二电平移位部52的工作进行说明。
第二电平移位部52从第一电平移位部51接收节点N1~N4各自的电压信号XDB、DB、XDC、DC来进行工作。首先，节点N1的电压（XDB）向基准电源电位VSS下降，由此，晶体管13变为截止状态。接着，节点N4的电压（DC）向中电源电位VDD2上升，由此，晶体管34的栅极电压上升，晶体管34的电流驱动时的电流限制作用变强。接着，节点N2的电压（DB）上升到中电源电位VDD2，由此，晶体管14变为导通状态。然后，节点N3的电压（XDC）下降为基准电源电位VSS，由此，晶体管33的栅极电压下降，解除晶体管33的电流驱动时的电流限制作用，其电流驱动能力变高。
再有，第二电平移位部52的工作从节点N2的电压（DB）超过晶体管14的阈值电压而晶体管14转变为导通状态的时间点t02开始。当晶体管14变为导通状态时，使输出节点NO2的电压（XDE）从高电源电位VDD3向基准电源电位VSS降低，晶体管23转变为导通状态。此外，使节点N5的电压DF从电压Vj向高电源电位VDD3提高，进而，经由晶体管33使输出节点NO1向高电源电位VDD3提高。此外，当由于输出节点NO1的电压（DE）的上升而晶体管24转变为截止状态时，节点N6的电压XDF下降到电压Vj。
再有，晶体管13变为截止状态的稍后的输出节点NO1的电压（DE）为低电平（VSS），因此，晶体管24变为导通状态。但是，产生电流限制作用的晶体管34成为缓冲，因此，即使晶体管14的放电能力低，也能够将输出节点NO2的电压（XDE）向基准电源电位VSS降低。再有，在此期间，晶体管33变为解除电流限制作用的状态，因此，使输出节点NO1的电压（DE）迅速地向高电源电位VDD3提高。
像这样，晶体管33和34在输出节点（NO1或NO2）的电压被降低时，作为电流限制元件发挥作用，在输出节点的电压被提高时，解除电流限制工作。通过该作用，即使晶体管14和24暂时为同时导通状态，也限制第二电平移位部52内的从电源端子TM3向TM1的贯通电流，并且，输出节点NO2的电压（XDE）的变化也变得陡峭。其结果是，晶体管14和24同时为导通状态的期间被缩短，第二电平移位部52的工作高速化。
因此，根据图7所示的在时间点T0低振幅的数字信号（DA、XDA）的从高电平（VDD1）向低电平（VSS）的转变，输出节点NO1和NO2各自的输出电压信号DE和XDE从高电平（VDD3）向低电平（VSS）转变，成为稳定状态。
再有，在图7中，在时间点T1低振幅的输入数字信号DA和XDA向低电平（VSS）和高电平（VDD1）分别发生变化时的工作与时间点T0处的输入数字信号DA和XDA的变化相同，因此，省略其说明。
如以上那样，在图6所示的电平移位电路200中，进行如下的2个阶段的电平移位工作：首先，通过第一电平移位部51将低振幅（VSS~VDD1）的数字信号电平变换为中振幅（VSS~VDD2）的电压信号，接着，通过下一级的第二电平移位部52将其电平变换为高振幅（VSS~VDD3）的电压信号。像这样，将低振幅的数字信号的电平通过2个阶段变换为高振幅的电压信号，由此，能够采用电流驱动能力低的晶体管来作为N沟道MOS型的晶体管，能够谋求电平移位电路的小面积化。
此外，在第一电平移位部51和第二电平移位部52的每一个中具备产生电流限制作用的元件（313、323、33、34），由此，能够抑制各电平移位部内的贯通电流，实现高速工作。
再有，在上述实施例1~4所示的第一和第二电平移位部中采用MOS型的晶体管（11~14、21~24、33、34、311、312、321、322），但是，作为这些晶体管，代替MOS型的晶体管而采用双极（bipolar）型的晶体管也可。也就是说，晶体管11~14、21~24、33、34、311、312、321和322的每一个只要具有第一和第二电流端（漏极、源极、发射极、集电极）和对在这些第一和第二电流端间流动的电流进行控制的控制端（栅极、基极）即可。
总之，作为生成增加输入信号（DA、XDA）的振幅后的输出信号（DE、XDE）的电平移位电路（200），只要包含以下的第一~第十晶体管、第一和第二电阻性元件即可。
关于第一导电型的第一晶体管（11），在控制端接收输入信号（DA），第一电流端连接于第一电源端子（TM1），第二电流端连接于第一节点（N1）。关于第二晶体管（12），在控制端接收输入信号的相位反相后的信号（XDA），第一电流端连接于第一电源端子，第二电流端连接于第二节点（N2）。关于第三晶体管（21），控制端连接于第二节点，第一电流端连接于第二电源端子（TM2），第二电流端连接于第三节点（N3）。关于第四晶体管（22），控制端连接于第一节点，第一电流端连接于第二电源端子，第二电流端连接于第四节点（N4）。第一电阻性元件（31）在电流在第一和第三节点间流动时，使第一和第三节点间为第一电位差以上，在第一和第三节点间的电流被切断时，使第一和第三节点间为不足第一电位差。第二电阻性元件（32）在电流在第二和第四节点间流动时，使第二和第四节点间为第二电位差以上，在第二和第四节点间的电流被切断时，使第二和第四节点间为不足第二电位差。
关于第五晶体管（13），控制端连接于第一节点，第一电流端连接于第一电源端子，第二电流端连接于对输出信号进行输出的第一输出节点（NO1）。关于第六晶体管（14），控制端连接于第二节点，第一电流端连接于第一电源端子，第二电流端连接于对使输出信号的相位反相后的信号进行输出的第二输出节点（NO2）。关于第七晶体管（23），控制端连接于第二输出节点，第一电流端连接于第三电源端子（TM3），第二电流端连接于第五节点（N5）。关于第八晶体管（24），控制端连接于第一输出节点，第一电流端连接于第三电源端子，第二电流端连接于第六节点（N6）。关于第九晶体管（33），控制端连接于第三节点，第一电流端连接于第五节点，第二电流端连接于第一输出节点。关于第十晶体管（34），控制端连接于第四节点，第一电流端连接于第六节点，第二电流端连接于第二输出节点。
此外，在上述实施例1~4所示的第一电平移位部中，在高电位侧的晶体管21与低电位侧的晶体管11之间的第一电流路径以及高电位侧的晶体管22与低电位侧的晶体管12之间的第二电流路径双方中设置有同一种类的电阻性元件（31或32）。但是，使用不同的种类构成这些第一和第二电流路径的电阻性元件也可。
总之，作为上述的第一和第二电流路径之中的一个电阻性元件，由栅极端和漏极端彼此被连接的晶体管（311或312）或者二极管（313）或者电阻元件（314）的任一个构成，另一个电阻性元件由栅极端和漏极端彼此被连接的晶体管（321或322）或者二极管（323）或者电阻元件（324）之中的不同的种类的电阻性元件构成也可。
【实施例5】
图8是示出装载有包含本发明的电平移位电路200的显示驱动器的显示装置100的结构的框图。在图8中，显示设备20例如由液晶或有机EL面板等构成。在显示设备20中，形成有在二维画面的水平方向上伸展的m个（m为2以上的自然数）水平扫描线S1~Sm以及在二维画面的垂直方向上伸展的n个（n为2以上的偶数）数据线D1~Dm。在水平扫描线和数据线的各交叉部形成有担负像素的显示单元。
驱动控制部101从视频信号VD中检测出水平同步信号并向扫描驱动器102供给。此外，驱动控制部101基于视频信号VD生成包含以例如8位的256等级的亮度灰度表示各像素的亮度电平的像素数据PD的序列的图像数据信号PDS和各种控制信号（后述），将这些向作为显示驱动器的数据驱动器103供给。
扫描驱动器102在与从驱动控制部101供给的水平同步信号同步的定时将水平扫描脉冲依次施加于显示设备20的水平扫描线S1~Sm的每一个。
数据驱动器103由单一或多个半导体IC（integrated circuit，集成电路）芯片形成。数据驱动器103按照每1个水平扫描线的量即每n个导入图像数据信号中的像素数据PD。然后，数据驱动器103生成每一个具有由所导入的n个像素数据片表示的亮度灰度所对应的灰度电压的像素驱动电压P1~Pn，并向显示设备20的数据线D1~Dm施加。
图9是示出数据驱动器103的内部结构的一个例子的框图。如图9所示，数据驱动器103具备：移位寄存器110、数据寄存器锁存器（data register latch）120、电平移位部130、数字模拟变换部140、输出缓冲部150、以及参照电压产生电路160。
移位寄存器110根据从驱动控制部101供给的起动脉冲（start pulse）STP与时钟信号clk同步地生成用于进行锁存器的选择的多个锁存定时信号，并向数据寄存器锁存器120供给。
数据寄存器锁存器120基于从移位寄存器110供给的锁存定时信号的每一个，按照每n个导入从驱动控制部101供给的图像数据信号PDS中的像素数据PD，将表示各像素数据PD的n个像素数据信号向移位部130供给。
电平移位部130将对从数据寄存器锁存器120供给的n个像素数据信号的每一个实施将其信号电平增加的电平移位处理而得到的n个电平移位像素数据信号向数字模拟变换部140供给。参照电压产生电路160生成电压值相互不同的多个参照电压，并向数字模拟变换部140供给。
数字模拟变换部140向输出缓冲部150供给将从电平移位130供给的n个电平移位像素数据信号分别个别地变换为上述的多个参照电压之中的1个而得到的n个参照电压。
输出缓冲部150将从数字模拟变换部140供给的n个参照电压作为像素驱动电压P1~Pn向显示设备20的数据线D1~Dn施加。
在此，向移位寄存器110和数据寄存器锁存器120供给基准电源电位VSS和低电源电位VDD1来作为电源电压。此外，向电平移位部130、数字模拟变换部140和输出缓冲部150供给基准电源电位VSS、中电源电位VDD2、以及高电源电位VDD3来作为电源电压。
在图9所示的结构中，在电平移位部130中包含n个对从数据寄存器锁存器120供给的n个像素数据信号的电平分别个别地进行电平移位的例如图1、图2、图4、图5或图6所示的电平移位电路200。此时，各电平移位电路200接收从数据寄存器锁存器120供给的低振幅（VSS~VDD1）的像素数据信号来作为输入数字信号D。然后，各电平移位电路200向数字模拟变换部140供给将该像素数据信号的振幅电平移位为高振幅（VSS~VDD3）后的电压信号（DE、XDE）来作为电平移位像素数据信号。再有，在将电平移位电路200如上述那样用作对液晶显示面板进行驱动的显示驱动器的电平移位电路的情况下，基准电源电位VSS、低电源电位VDD1、中电源电位VDD2和高电源电位VDD3例如为：
VSS=接地电位（0V）
VDD1=1.8伏特
VDD2=10伏特
VDD3=20伏特。
再有，在上述实施例中，低振幅信号用的反相器61和62也可以被组入到数据寄存器锁存器120中。像这样，图9所示的显示驱动器应用本发明的电平移位电路200，由此，能够以低功耗实现高速工作。此外，能够使半导体IC芯片内的电平移位部130的占有面积小，因此，也能够实现低成本化。
附图标记的说明
31、32 电阻性元件
51 第一电平移位部
52 第二电平移位部
103 数据驱动器
130 电平移位部
200 电平移位电路
311、321 晶体管
313、323 二极管
314、324 电阻元件。

Claims (9)

1.一种电平移位电路，生成增加输入信号的振幅后的输出信号，其特征在于，包含：
第一导电型的第一晶体管，在控制端接收所述输入信号，第一电流端连接于第一电源端子，第二电流端连接于第一节点；
第一导电型的第二晶体管，在控制端接收所述输入信号的相位反相后的信号，第一电流端连接于所述第一电源端子，第二电流端连接于第二节点；
第二导电型的第三晶体管，控制端连接于所述第二节点，第一电流端连接于第二电源端子，第二电流端连接于第三节点；
第二导电型的第四晶体管，控制端连接于所述第一节点，第一电流端连接于所述第二电源端子，第二电流端连接于第四节点；
第一电阻性元件，在电流在所述第一和第三节点间流动时，使所述第一和第三节点间为第一电位差以上，在所述第一和第三节点间的电流被切断时，使所述第一和第三节点间为不足第一电位差；
第二电阻性元件，在电流在所述第二和第四节点间流动时，使所述第二和第四节点间为第二电位差以上，在所述第二和第四节点间的电流被切断时，使所述第二和第四节点间为不足第二电位差；
第一导电型的第五晶体管，控制端连接于所述第一节点，第一电流端连接于所述第一电源端子，第二电流端连接于对所述输出信号进行输出的第一输出节点；
第一导电型的第六晶体管，控制端连接于所述第二节点，第一电流端连接于所述第一电源端子，第二电流端连接于对使所述输出信号的相位反相后的信号进行输出的第二输出节点；
第二导电型的第七晶体管，控制端连接于所述第二输出节点，第一电流端连接于第三电源端子，第二电流端连接于第五节点；
第二导电型的第八晶体管，控制端连接于所述第一输出节点，第一电流端连接于所述第三电源端子，第二电流端连接于第六节点；
第二导电型的第九晶体管，控制端连接于所述第三节点，第一电流端连接于所述第五节点，第二电流端连接于所述第一输出节点；以及
第二导电型的第十晶体管，控制端连接于所述第四节点，第一电流端连接于所述第六节点，第二电流端连接于所述第二输出节点。
2.根据权利要求1所述的电平移位电路，其特征在于，
所述输入信号为信号电平在与基准电位不同的第一电位和所述基准电位之间发生变化的信号，
所述第一电源端子为接收所述基准电位的供给的端子，
所述第二电源端子为接收为与所述第一电位相同的电压极性且与所述基准电位的电位差比所述第一电位大的第二电位的供给的端子，
所述第三电源端子为接收为与所述第一电位相同的电压极性且与所述基准电位的电位差比所述第二电位大的第三电位的供给的端子。
3.根据权利要求2所述的电平移位电路，其特征在于，在所述第一电位、所述第二电位、所述第三电位的电压极性为正时，第一导电型的所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第六晶体管由N沟道型晶体管构成，第二导电型的所述第三晶体管、所述第四晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管由P沟道型晶体管构成。
4.根据权利要求2所述的电平移位电路，其特征在于，在所述第一电位、所述第二电位、所述第三电位的电压极性为负时，第一导电型的所述第一晶体管、所述第二晶体管、所述第五晶体管、所述第六晶体管由P沟道型晶体管构成，第二导电型的所述第三晶体管、所述第四晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管由N沟道型晶体管构成。
5.根据权利要求1或2所述的电平移位电路，其特征在于，所述第一和第二电阻性元件之中的至少一个由栅极端和源极端彼此被连接的MOS型的晶体管构成。
6.根据权利要求1或2所述的电平移位电路，其特征在于，所述第一和第二电阻性元件之中的至少一个由二极管元件构成。
7.根据权利要求1或2所述的电平移位电路，其特征在于，所述第一和第二电阻性元件之中的至少一个由电阻元件构成。
8.一种电平移位电路，生成增加输入信号的振幅后的输出信号，其特征在于，包含：
第一晶体管，在控制端接收所述输入信号，第一电流端连接于第一电源端子，第二电流端连接于第一节点；
第二晶体管，在控制端接收所述输入信号的相位反相后的信号，第一电流端连接于所述第一电源端子，第二电流端连接于第二节点；
第三晶体管，控制端连接于所述第二节点，第一电流端连接于第二电源端子，第二电流端连接于第三节点；
第四晶体管，控制端连接于所述第一节点，第一电流端连接于所述第二电源端子，第二电流端连接于第四节点；
第一电阻性元件，在电流在所述第一和第三节点间流动时，使所述第一和第三节点间为第一电位差以上，在所述第一和第三节点间的电流被切断时，使所述第一和第三节点间为不足第一电位差；
第二电阻性元件，在电流在所述第二和第四节点间流动时，使所述第二和第四节点间为第二电位差以上，在所述第二和第四节点间的电流被切断时，使所述第二和第四节点间为不足第二电位差；
第五晶体管，控制端连接于所述第一节点，第一电流端连接于所述第一电源端子，第二电流端连接于对所述输出信号进行输出的第一输出节点；
第六晶体管，控制端连接于所述第二节点，第一电流端连接于所述第一电源端子，第二电流端连接于对使所述输出信号的相位反相后的信号进行输出的第二输出节点；
第七晶体管，控制端连接于所述第二输出节点，第一电流端连接于第三电源端子，第二电流端连接于第五节点；
第八晶体管，控制端连接于所述第一输出节点，第一电流端连接于所述第三电源端子，第二电流端连接于第六节点；
第九晶体管，控制端连接于所述第三节点，第一电流端连接于所述第五节点，第二电流端连接于所述第一输出节点；以及
第十晶体管，控制端连接于所述第四节点，第一电流端连接于所述第六节点，第二电流端连接于所述第二输出节点。
9.一种显示驱动器，包含：电平移位电路，根据按照每个像素表示基于视频信号的亮度电平的像素数据信号来生成增加所述像素数据信号的振幅后的电平移位像素数据信号；数字模拟变换部，将所述电平移位像素数据信号变换为电压值；以及输出缓冲部，将具有所述电压值的像素驱动电压施加于显示面板的数据线，所述显示驱动器的特征在于，
所述电平移位电路包含：
第一导电型的第一晶体管，在控制端接收所述像素数据信号，第一电流端连接于第一电源端子，第二电流端连接于第一节点；
第一导电型的第二晶体管，在控制端接收所述像素数据信号的相位反相后的信号，第一电流端连接于所述第一电源端子，第二电流端连接于第二节点；
第二导电型的第三晶体管，控制端连接于所述第二节点，第一电流端连接于第二电源端子，第二电流端连接于第三节点；
第二导电型的第四晶体管，控制端连接于所述第一节点，第一电流端连接于所述第二电源端子，第二电流端连接于第四节点；
第一电阻性元件，在电流在所述第一和第三节点间流动时，使所述第一和第三节点间为第一电位差以上，在所述第一和第三节点间的电流被切断时，使所述第一和第三节点间为不足第一电位差；
第二电阻性元件，在电流在所述第二和第四节点间流动时，使所述第二和第四节点间为第二电位差以上，在所述第二和第四节点间的电流被切断时，使所述第二和第四节点间为不足第二电位差；
第一导电型的第五晶体管，控制端连接于所述第一节点，第一电流端连接于所述第一电源端子，第二电流端连接于对所述电平移位像素数据信号进行输出的第一输出节点；
第一导电型的第六晶体管，控制端连接于所述第二节点，第一电流端连接于所述第一电源端子，第二电流端连接于对使所述电平移位像素数据信号的相位反相后的信号进行输出的第二输出节点；
第二导电型的第七晶体管，控制端连接于所述第二输出节点，第一电流端连接于第三电源端子，第二电流端连接于第五节点；
第二导电型的第八晶体管，控制端连接于所述第一输出节点，第一电流端连接于所述第三电源端子，第二电流端连接于第六节点；
第二导电型的第九晶体管，控制端连接于所述第三节点，第一电流端连接于所述第五节点，第二电流端连接于所述第一输出节点；以及
第二导电型的第十晶体管，控制端连接于所述第四节点，第一电流端连接于所述第六节点，第二电流端连接于所述第二输出节点。
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