CN103929172A - 电平移位电路 - Google Patents

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Abstract

一种电平移位电路，包括：第一电平移位电路，用于根据输入信号输出第一电平信号，所述第一电平移位电路的第一输入端连接所述输入信号，所述第一电平移位电路的第二输入端连接反相的输入信号，所述第一电平移位电路输出的第一电平信号的电平翻转速度小于所述输入信号的电平翻转速度；反相器，用于将所述第一电平信号反相；第二电平移位电路，用于根据所述第一电平信号输出第二电平信号，所述第二电平移位电路的第一输入端连接所述第一电平信号，所述第二电平移位电路的第二输入端连接经所述反相器反相的第一电平信号，所述第二电平移位电路输出的第二电平信号的电平翻转速度小于所述第一电平信号的电平翻转速度。本发明的电平移位电路功耗低。

Description

电平移位电路
技术领域
本发明涉及集成电路领域，尤其涉及一种电平移位电路。
背景技术
电平移位电路将低压控制信号转换为高压控制信号，实现低压逻辑对高压功率输出级的控制，应用于高压器件的控制技术领域，在电机驱动、等离子显示（PDP）、有机发光二极管显示（OLED）和FLASH存储器电路等方面得到了广泛应用。在高压器件的控制技术领域，可将控制电路和高压输出驱动电路集成在一起，实现高耐压、大电流、高精度。常规的电平移位电路将低压控制信号转换为高压控制信号用于驱动高压下工作的输出级PMOS管。电平移位电路作为连接控制电路和输出驱动级的关键电路，一方面要求有很高的驱动能力，满足输出级的驱动要求；另一方面电平移位电路也是高电压工作电路，要求有比较低的静态电流，从而降低功耗。
图1示出了现有技术的一种电平移位电路的结构示意图，包括第一PMOS晶体管PM11、第二PMOS晶体管PM12、第一NMOS晶体管NM11和第二NMOS晶体管NM12。所述第一PMOS晶体管PM11的源极和第二PMOS晶体管PM12的源极连接电压源VHH；所述第一PMOS晶体管PM11的漏极连接所述第一NOMS晶体管NM11的漏极和第二PMOS晶体管PM12的栅极，所述第一PMOS晶体管PM11的栅极连接所述第二PMOS晶体管PM12的漏极和第二NMOS晶体管NM12的漏极；所述第一NMOS晶体管NM11和第二NMOS晶体管NM12的源极接地；所述第一NMOS晶体管NM11的栅极为所述电平移位电路的第一输入端INa，所述第二NMOS晶体管NM12的栅极为所述电平移位电路的第二输入端INb，所述第二PMOS晶体管PM12的漏极和所述第二NMOS晶体管NM12的漏极为所述电平移位电路的输出端OUT。
电平移位电路工作过程中，所述第一输入端INa加载输入信号，所述第二输入端INb加载与所述输入信号相位相反的信号。当所述输入信号为低电平时，所述第一NMOS晶体管NM11处于关闭状态，所述第二NMOS晶体管NM12处于开启状态，所述第一PMOS晶体管PM11处于开启状态，所述第二PMOS晶体管PM12处于关闭状态，所述电平移位电路的输出端OUT输出低电平。当输入信号从低电平切换到高电平时，所述第一NMOS晶体管NM11处于开启状态，所述第二NMOS晶体管NM12处于关闭状态，所述第一PMOS晶体管PM11处于关闭状态，所述第二PMOS晶体管PM12处于开启状态，所述电平移位电路输出端OUT输出高电平VHH。但是在输入信号电平转换的过程中，例如由低电平转换为高电平的过程中，当第一NMOS晶体管NM11开启时，若第一PMOS晶体管PM11还没有关闭，就会形成一条在从高压电压源VHH到地的电路，具有较大的电流。
因此现有技术的电平移位电路功耗高。
其他有关信息还可以参考公开号为US2011/273940A1的美国发明专利申请。
发明内容
本发明解决的问题是现有技术的电平移位电路功耗高。
为解决上述问题，本发明提供了一种电平移位电路，包括：第一电平移位电路，用于根据输入信号输出第一电平信号，所述第一电平移位电路的第一输入端连接所述输入信号，所述第一电平移位电路的第二输入端连接反相的输入信号，所述第一电平移位电路的输出端输出所述第一电平信号，所述第一电平信号的电平翻转速度小于所述输入信号的电平翻转速度；反相器，用于将所述第一电平信号反相；第二电平移位电路，用于根据所述第一电平信号输出第二电平信号，所述第二电平移位电路的第一输入端连接所述第一电平信号，所述第二电平移位电路的第二输入端连接经所述反相器反相的第一电平信号，所述第二电平信号的输出端输出所述第二电平信号，所述第二电平信号的电平翻转速度小于所述第一电平信号的电平翻转速度。
可选的，所述第一电平移位电路由具有第一阈值电压的MOS晶体管组成，所述第二电平移位电路由具有第二阈值电压的MOS晶体管组成。
可选的，所述第二阈值电压大于所述第一阈值电压。
可选的，所述第一电平移位电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管，所述第一PMOS晶体管的源极和衬底连接第一电源，所述第二PMOS晶体管的源极和衬底连接第一电源；所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的栅极和第一NMOS晶体管的漏极，所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的漏极和第二NMOS晶体管的漏极；所述第一NMOS晶体管的源极和衬底接地，所述第二NMOS晶体管的源极和衬底接地；所述第一NMOS晶体管的栅极为所述第一电平移位电路的第一输入端，所述第二NMOS晶体管的栅极为所述第一电平移位电路的第二输入端，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极为所述第一电平移位电路的输出端。
可选的，所述第一电源电压小于3.3伏特。
可选的，所述第一电源的电压等于所述反相器的电源电压。
可选的，所述第一电源的电压小于所述反相器的电源电压。
可选的，所述第一电源的电压范围为1.0伏特~1.2伏特，所述反相器的电源电压范围为1.5伏特~3.3伏特。
可选的，所述第一电源的电压范围为1.35伏特~1.65伏特，所述反相器的电源电压范围为1.5伏特~3.3伏特。
可选的，所述第二电平移位电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第三NOMS晶体管和第四NMOS晶体管，所述第三PMOS晶体管的源极和衬底连接第二电源，所述第四PMOS晶体管的源极和衬底连接第二电源；所述第三PMOS晶体管的栅极连接所述第六PMOS晶体管的漏极和所述第四NMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第五NMOS晶体管的源极；所述第四PMOS晶体管的栅极连接所述第五PMOS晶体管的漏极和第三NMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接所述第六PMOS晶体管源极；所述第五PMOS晶体管的衬底和所述第六PMOS晶体管的衬底连接所述第二电源，所述第五PMOS晶体管的栅极连接第三NMOS晶体管的栅极，所述第六PMOS晶体管的栅极连接所述第四NMOS晶体管的栅极；所述第三NMOS晶体管的衬底和源极接地，所述第四NMOS晶体管的衬底和源极接地；所述第五PMOS晶体管的栅极和第三NMOS晶体管的栅极为所述第二电平移位电路的第一输入端，所述第六PMOS晶体管的栅极和所述第四NMOS晶体管的栅极为所述第二电平移位电路的第二输入端，所述第五PMOS晶体管的漏极和所述第三NMOS晶体管的漏极为所述第二电平移位电路的输出端。
可选的，所述第二电源的电压范围为3.3伏特~16伏特。
可选的，所述第二阈值电压等于第一阈值电压。
可选的，还包括，高压传输PMOS晶体管，所述高压传输PMOS晶体管的栅极连接所述第二电平信号，所述高压传输PMOS晶体管的源极和衬底连接所述第二电源，所述高压传输PMOS晶体管的漏极为高压输出端。
与现有技术相比，本发明具有以下优点：
本发明实施例的电平移位电路包括第一电平移位电路和第二电平移位电路。所述第一电平移位电路根据输入信号输出第一电平信号，由于所述第一电平移位电路的缓冲作用，所述的第一电平信号与所述输入信号相比，电平翻转的速度降低。在电平移位电路中，当输入信号的电平翻转速度较低时，输出端的电平翻转速度也较低，电平移位电路工作时的峰值电流降低、平均电流降低，可以降低电平移位电路的功耗。因此，将所述第一电平信号作为输入，经第二电平移位电路转换为高压信号后，所述第二电平移位电路输出的第二电平信号的翻转速度又小于所述第一电平信号，电路的功耗降低。本发明实施例的电平移位电路正是利用两级电平移位电路降低了接高压电源的第二电平移位电路的输入信号的电平翻转速度，达到降低功耗的目的。
进一步的，所述第一电平移位电路的第一电源的电压可以等于所述反相器的电源电压，也可以小于所述反相器的电源电压。当所述第一电源的电压较小时，所述第一电平移位电路可用于低电源电压逻辑电路的电平转换，再将第一电平移位电路输出的第一电平信号作为第二电平移位电路的输入，产生高压输出电平。因此，本发明实施例的电平移位电路适用于低电源电压逻辑电路的电平转换。
附图说明
图1是现有技术的电平移位电路的结构示意图；
图2和图3是本发明实施例的电平移位电路的结构示意图；
图4是本发明实施例的电平移位电路与现有技术的电平移位电路输出电压和工作电流的仿真结果比较图。
具体实施方式
由背景技术可知，现有技术采用电平移位电路将低压控制信号转换为高压控制信号，但是现有技术的电平移位电路，由于输入信号的电平翻转速度快，在高压转换过程中的功耗高。
为解决上述问题，本发明的发明人提出了一种电平移位电路，请参考图2，所述电平移位电路包括：第一电平移位电路201，用于根据输入信号输出第一电平信号Vout1，所述第一电平移位电路201的第一输入端INa1连接所述输入信号，所述第一电平移位电路201的第二输入端INb1连接反相的输入信号，所述第一电平移位电路201的输出端输出所述第一电平信号Vout1，所述第一电平信号Vout1的电平翻转速度小于所述输入信号的电平翻转速度；反相器INV，用于将所述第一电平信号Vout1反相；第二电平移位电路202，用于根据所述第一电平信号Vout1输出第二电平信号Vout2，所述第二电平移位电路202的第一输入端INa2连接所述第一电平信号Vout1，所述第二电平移位电路202的第二输入端INb2连接经所述反相器INV反相的第一电平信号Vout1，所述第二电平移位电路的输出端输出所述第二电平信号Vout2，所述第二电平信号Vout2的电平翻转速度小于所述第一电平信号Vout1的电平翻转速度。
上述电平移位电路中，所述第二电平移位电路202在将低压控制信号转化为高压控制信号的过程中，将所述第一电平移位电路201输出的第一电平信号Vout1作为输入。由于电平移位电路的工作电流与输入信号的电平翻转速度相关，所述的电平翻转速度为电平信号从高电平转化为低电平或者从低电平转化为高电平的速度，而所述第一电平信号Vout1的电平翻转速度小于所述输入信号，因此上述电平移位电路的功耗低。
下面结合附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。
请参考图3，其示出了本发明一实施例的电平移位电路，所述电平移位电路包括第一电平移位电路301，反相器INV和第二电平移位电路302。
所述第一电平移位电路301用于根据输入信号输出第一电平信号Vout1。
本实施例中，所述第一电平移位电路包括第一PMOS晶体管PM31、第二PMOS晶体管PM32、第一NMOS晶体管NM31和第二NMOS晶体管NM32。
所述第一PMOS晶体管PM31的源极和衬底连接第一电源VDD1，所述第二PMOS晶体管PM32的源极和衬底连接第一电源VDD1，所述第一电源VDD1的电压小于3.3伏特；所述第一PMOS晶体管PM31的漏极连接所述第二PMOS晶体管PM32的栅极和第一NMOS晶体管NM31的漏极，所述第一PMOS晶体管PM31的栅极连接所述第二PMOS晶体管PM32的漏极和第二NMOS晶体管NM32的漏极；所述第一NMOS晶体管NM31的源极和衬底接地，所述第二NMOS晶体管NM32的源极和衬底接地；所述第一NMOS晶体管NM31的栅极为所述第一电平移位电路201的第一输入端INa1，所述第二NMOS晶体管NM32的栅极为所述第一电平移位电路201的第二输入端INb1，所述第一PMOS晶体管PM31的漏极和所述第一NMOS晶体管的漏极NM31为所述第一电平移位电路的输出端。
所述第一电平移位电路301的第一输入端INa1连接所述输入信号，所述第一电平移位电路301的第二输入端连接反相的输入信号。当所述输入信号为低电平时，所述第一NMOS晶体管NM31处于关闭状态，所述第二NMOS晶体管NM32处于开启状态，所述第一PMOS晶体管PM31处于开启状态，所述第二PMOS晶体管PM32处于关闭状态，所述第一电平移位电路301输出的第一电平信号Vout1为高电平。对应的，当所述输入信号为高电平时，所述第一电平移位电路301输出的第一电平信号Vout1为低电平。所述第一电平信号Vout1的电平翻转速度小于所述输入信号，后续将所述第一电平信号作为第二电平移位电路302的输入，可以降低本实施例的电平移位电路的操作功耗。
所述反相器INV用于将所述第一电平信号Vout1反相。所述反相器INV的输入端连接所述第一电平移位电路301的输出端，所述反相器INV的输出端连接所述第二电平移位电路302的第二输入端。本实施例中，所述反相器的电源电压VDD2和所述第一电平移位电路301中的第一电源VDD1相等。
在本发明的其他实施例中，所述第一电源VDD1的电压小于所述反相器INV的电源电压VDD2。例如所述第一电源VDD1的电压范围为1.0伏特到1.2伏特，所述反相器INV的电源VDD2的电压范围为1.5伏特~3.3伏特；或者所述第一电源VDD1的电压范围为1.35伏特到1.65伏特，所述反相器INV的电源VDD2的电压范围为1.5伏特~3.3伏特。当所述反相器的电源电压VDD2大于所述第一电源VDD1的电压时，所述第一电源电压VDD1的电压最小为所述第一电平移位电路301的晶体管的阈值电压的两倍，在保证电路正常工作的同时，降低了功耗，适用于低电源电压应用。
所述第二电平移位电路302用于根据所述第一电平信号Vout1输出第二电平信号Vout2。
本实施例中，所述第二电平移位电路302包括第三PMOS晶体管PM33、第四PMOS晶体管PM34、第五PMOS晶体管PM35、第六PMOS晶体管PM36、第三NOMS晶体管NM33和第四NMOS晶体管NM34。
所述第三PMOS晶体管PM33的源极和衬底连接第二电源VPP，所述第四PMOS晶体管PM34的源极和衬底连接第二电源VPP，所述第二电源VPP的电压范围为3.3伏特~16伏特；所述第三PMOS晶体管PM33的栅极连接所述第六PMOS晶体管PM36的漏极和所述第四NMOS晶体管NM34的漏极，所述第三PMOS晶体管PM33的漏极连接所述第五NMOS晶体管NM35的源极；所述第四PMOS晶体管PM34的栅极连接所述第五PMOS晶体管PM35的漏极和第三NMOS晶体管NM33的漏极，所述第四PMOS晶体管PM34的漏极连接所述第六PMOS晶体管PM36源极；所述第五PMOS晶体管PM35的衬底和所述第六PMOS晶体管PM36的衬底连接所述第二电源，所述第五PMOS晶体管PM35的栅极连接第三NMOS晶体管NM33的栅极，所述第六PMOS晶体管PM36的栅极连接所述第四NMOS晶体管NM34的栅极；所述第三NMOS晶体管NM33的衬底和源极接地，所述第四NMOS晶体管NM34的衬底和源极接地；所述第五PMOS晶体管PM35的栅极和第三NMOS晶体管NM33的栅极为所述第二电平移位电路302的第一输入端INa2，所述第六PMOS晶体管PM36的栅极和所述第四NMOS晶体管NM34的栅极为所述第二电平移位电路302的第二输入端INb2，所述第五PMOS晶体管PM35的漏极和所述第三NMOS晶体管NM33的漏极为所述第二电平移位电路302的输出端。
所述第二电平移位电路302的第一输入INa2端连接所述第一电平信号Vout1，所述第二电平移位电路302的第二输入端INb2连接经所述反相器INV反相的第一电平信号。当所述第一电平信号Vout1为高电平时，所述第三NMOS晶体管NM33处于开启状态，所述第四NMOS晶体管NM34处于关闭状态，所述第三PMOS晶体管PM33和第五PMOS晶体管PM35处于关闭状态，所述第四PMOS晶体管PM34和第六PMOS晶体管PM36处于开启状态，所述第二电平移位电路302输出的第二电平信号Vout2为低电平。对应的，当所述第一电平信号Vout1为低电平时，所述第二电平移位电路302输出的第二电平信号Vout2为高电平。
所述第一电平移位电路301由具有第一阈值电压的MOS晶体管组成，所述第二电平移位电路302由具有第二阈值电压的MOS晶体管组成。本实施例中，由于所述第二电平移位电路302用于将低压控制信号转化为高压控制信号，所述第二电源VPP的电压较高，因此，所述第二阈值电压大于所述第一阈值电压。
在本发明的其他实施例中，所述第二阈值电压还可以与所述第一阈值电压相等。
所述第二电平移位电路302用于将所述第一电平移位电路301输出的第一电平信号Vout1转换为高压控制信号，即第二电平信号Vout2。由于所述第二电平移位电路302的电源VPP的电压较高，其操作电流的变化对电路功耗的影响较大。而在电平移位电路中，通过降低输入信号电平翻转速度可以降低电路的操作电流。因此，在本实施例中，通过第一电平移位电路301将输入信号的电平翻转速度降低，输出第一电平信号Vout1，再将翻转速度较低的第一电平信号Vout1作为第二电平移位电路302的输入，使所述第二电平移位电路302输出的第二电平信号Vout2的电平翻转速度降低，操作电流减小，可以有效降低第二电平移位电路302的功耗。
在本发明的其他实施例中，所述电平移位电路还包括高压传输PMOS晶体管，所述高压传输PMOS晶体管的栅极连接所述第二电平信号，所述高压传输PMOS晶体管的源极和衬底连接所述第二电源，所述高压传输PMOS晶体管的漏极为高压输出端。所述高压PMOS晶体管作为输出级晶体管，栅源电压较高，栅氧厚度较大，以提供较大的驱动能力。
本发明的发明人对现有技术电平移位电路和本实施例的电平移位电路进行了电路仿真，以验证本发明的优点。请参考图4，A曲线为输入信号随时间的变化曲线；B曲线和C曲线为工作电流比较，其中B曲线为现有技术的电平移位电路的工作电流随时间的变化曲线，C曲线为本实施例的电平移位电路的工作电流随时间的变化曲线；D曲线和E曲线为输出电压比较，其中D曲线为现有技术的电平移位电路的输出电压随时间的变化曲线，E曲线为本实施例的电平移位电路的输出电压随时间的变化曲线。由图4可知，当输入信号由0伏特上升到0.35伏特时，输出电压由0伏特上升到16伏特左右，本实施例的电平移位电路输出电压上升速度小于现有技术的电平移位电路的电压上升速度；本实施例的电平移位电路的峰值工作电流为300μA，与现有技术的电平移位电路的峰值工作电流400μA相比降低了25%；本实施例的电平移位电路的平均工作电流为183μA，与现有技术的电平移位电路平均工作电流280μA相比降低了30%左右。因此，本发明实施例的电平移位电路的功耗低。
综上所述，与现有技术相比，本发明具有以下优点：
本发明实施例提供的电平移位电路包括第一电平移位电路和第二电平移位电路。所述第一电平移位电路根据输入信号输出第一电平信号，由于所述第一电平移位电路的缓冲作用，所述的第一电平信号与所述输入信号相比，电平翻转的速度降低。在电平移位电路中，当输入信号的电平翻转速度较低时，输出端的电平翻转速度也较低，电平移位电路峰值电流降低、平均电流降低，可以降低电平移位电路的功耗。因此，将所述第一电平信号作为输入，经第二电平移位电路转换为高压信号后，所述第二电平移位电路输出的第二电平信号的翻转速度又小于所述第一电平信号，电路的功耗降低。本发明实施例的电平移位电路正是利用两级电平移位电路降低了接高压电源的第二电平移位电路的输入信号的电平翻转速度，达到降低功耗的目的。
进一步的，所述第一电平移位电路的第一电源的电压可以等于所述反相器的电源电压，也可以小于所述反相器的电源电压。当所述第一电源的电压较小时，所述第一电平移位电路可用于低电源电压逻辑电路的电平转换，再将第一电平移位电路输出的第一电平信号作为第二电平移位电路的输入，产生高压输出电平。因此，本发明实施例的电平移位电路适用于低电源电压逻辑电路的电平转换。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种电平移位电路，其特征在于，包括：
第一电平移位电路，用于根据输入信号输出第一电平信号，所述第一电平移位电路的第一输入端连接所述输入信号，所述第一电平移位电路的第二输入端连接反相的输入信号，所述第一电平移位电路的输出端输出所述第一电平信号，所述第一电平信号的电平翻转速度小于所述输入信号的电平翻转速度；
反相器，用于将所述第一电平信号反相；
第二电平移位电路，用于根据所述第一电平信号输出第二电平信号，所述第二电平移位电路的第一输入端连接所述第一电平信号，所述第二电平移位电路的第二输入端连接经所述反相器反相的第一电平信号，所述第二电平移位电路的输出端输出所述第二电平信号，所述第二电平信号的电平翻转速度小于所述第一电平信号的电平翻转速度。
2.如权利要求1所述的电平移位电路，其特征在于，所述第一电平移位电路由具有第一阈值电压的MOS晶体管组成，所述第二电平移位电路由具有第二阈值电压的MOS晶体管组成。
3.如权利要求2所述的电平移位电路，其特征在于，所述第二阈值电压大于所述第一阈值电压。
4.如权利要求3所述的电平移位电路，其特征在于，所述第一电平移位电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管，
所述第一PMOS晶体管的源极和衬底连接第一电源，所述第二PMOS晶体管的源极和衬底连接第一电源；
所述第一PMOS晶体管的漏极连接所述第二PMOS晶体管的栅极和第一NMOS晶体管的漏极，所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的漏极和第二NMOS晶体管的漏极；
所述第一NMOS晶体管的源极和衬底接地，所述第二NMOS晶体管的源极和衬底接地；
所述第一NMOS晶体管的栅极为所述第一电平移位电路的第一输入端，所述第二NMOS晶体管的栅极为所述第一电平移位电路的第二输入端，所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极为所述第一电平移位电路的输出端。
5.如权利要求4所述的电平移位电路，其特征在于，所述第一电源电压小于3.3伏特。
6.如权利要求4所述的电平移位电路，其特征在于，所述第一电源的电压等于所述反相器的电源电压。
7.如权利要求4所述的电平移位电路，其特征在于，所述第一电源的电压小于所述反相器的电源电压。
8.如权利要求7所述的电平移位电路，其特征在于，所述第一电源的电压范围为1.0伏特~1.2伏特，所述反相器的电源电压范围为1.5伏特~3.3伏特。
9.如权利要求7所述的电平移位电路，其特征在于，所述第一电源的电压范围为1.35伏特~1.65伏特，所述反相器的电源电压范围为1.5伏特~3.3伏特。
10.如权利要求3所述的电平移位电路，其特征在于，所述第二电平移位电路包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第三NOMS晶体管和第四NMOS晶体管，
所述第三PMOS晶体管的源极和衬底连接第二电源，所述第四PMOS晶体管的源极和衬底连接第二电源；
所述第三PMOS晶体管的栅极连接所述第六PMOS晶体管的漏极和所述第四NMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第五NMOS晶体管的源极；
所述第四PMOS晶体管的栅极连接所述第五PMOS晶体管的漏极和第三NMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接所述第六PMOS晶体管源极；
所述第五PMOS晶体管的衬底和所述第六PMOS晶体管的衬底连接所述第二电源，所述第五PMOS晶体管的栅极连接第三NMOS晶体管的栅极，所述第六PMOS晶体管的栅极连接所述第四NMOS晶体管的栅极；
所述第三NMOS晶体管的衬底和源极接地，所述第四NMOS晶体管的衬底和源极接地；
所述第五PMOS晶体管的栅极和第三NMOS晶体管的栅极为所述第二电平移位电路的第一输入端，所述第六PMOS晶体管的栅极和所述第四NMOS晶体管的栅极为所述第二电平移位电路的第二输入端，所述第五PMOS晶体管的漏极和所述第三NMOS晶体管的漏极为所述第二电平移位电路的输出端。
11.如权利要求10所述的电平移位电路，其特征在于，所述第二电源的电压范围为3.3伏特~16伏特。
12.如权利要求2所述的电平移位电路，其特征在于，所述第二阈值电压等于第一阈值电压。
13.如权利要求1所述的电平移位电路，其特征在于，还包括，高压传输PMOS晶体管，所述高压传输PMOS晶体管的栅极连接所述第二电平信号，所述高压传输PMOS晶体管的源极和衬底连接所述第二电源，所述高压传输PMOS晶体管的漏极为高压输出端。
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