CN102412825A

CN102412825A - 电平转换电路

Info

Publication number: CN102412825A
Application number: CN2011104105193A
Authority: CN
Inventors: 田洪宇
Original assignee: Shanghai Fudan Microelectronics Group Co Ltd
Current assignee: Shanghai Fudan Microelectronics Group Co Ltd
Priority date: 2011-12-09
Filing date: 2011-12-09
Publication date: 2012-04-11

Abstract

一种电平转换电路。所述电路包括电平转换器和第一反相器；所述电平转换器包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管；所述第一NMOS管的源极接地，漏极连接第一PMOS管的漏极，栅极连接第一反相器的输入端；所述第二NMOS管的源极接地，栅极连接第一反相器的输出端，漏极连接第二PMOS管的漏极；所述第一PMOS管的源极连接第一电源，栅极连接第二NMOS管的漏极；所述第二PMOS管的源极连接第一电源，栅极连接第一NMOS管的漏极；所述第一反相器的电源端连接第一电源。本发明的电平转换电路在第二电源掉电时输出稳定的电压，有效地避免了该电路的不稳定状态对后级电路的影响。

Description

电平转换电路

技术领域

本发明涉及电路技术领域，特别涉及一种新型的电平转换电路。

背景技术

电平转换电路被广泛应用于各种接口电路及输入输出单元中来实现电平的逻辑转换。专利号为US7030678B1的美国专利公开了一种电平转换电路。

图1为该电平转换电路的示意图。

如图1所示，所述电平转换电路包括电平转换器10和反相器20。

所述电平转换器10包括：第一NMOS管N1、第二NMOS管N2、第一PMOS管P1、第二PMOS管P2。其中，所述第一NMOS管N1的源极接地；栅极作为所述电平转换电路的输入端，用于接收输入电压Vi；漏极连接第一PMOS管P1的漏极。所述第二NMOS管N2的栅极连接反相器20的输出端；源极接地；漏极连接第二PMOS管P2的漏极，并作为所述电平转换电路的输出端，用于输出输出电压Vo。所述第一PMOS管P1的源极连接第一电源Vdd；栅极连接第二NMOS管N2的漏极。所述第二PMOS管P2的源极连接第一电源Vdd；栅极连接第一NMOS管N1的漏极。

所述反相器20包括：第三PMOS管P3和第三NMOS管N3。其中，所述第三PMOS管P3的源极连接第二电源Vcc；漏极连接第三NMOS管N3的漏极，并作为所述反相器20的输出端，连接第二NMOS管N2的栅极；栅极连接第三NMOS管N3的栅极，并作为所述反相器20的输入端用于接收输入电压Vi。所述第三NMOS管的源极接地。

其中，所述第一电源Vdd提供第一电压V1，第二电压Vcc提供第二电压V2，所述第一电压V1大于所述第二电压V2。

下面对图1所示的电平转换电路的工作原理做详细说明。

当输入电压Vi为逻辑低电平0，如接地时，第一NMOS管N1截止，第三NMOS管N3截止，第三PMOS管P3导通，所述第二电源Vcc与第二NMOS管N2的栅极连通，即施加在所述第二NMOS管N2上的栅极电压为第二电压，此时，第二NMOS管N2导通，在所述第二NMOS管N2的下拉作用下，电平转换电路输出的输出电压Vo为0V。

当输入电压Vi为逻辑高电平1，如为第二电压V2时，第三PMOS管P3截止，第三NMOS管N3导通，从而使得所述反相器20输出逻辑低电平0。因此，第二NMOS管N2上的栅极电压为逻辑低电平，从而使得所述第二NMOS管N2截止。但是，此时的第一NMOS管N1导通，由于第一NMOS管的源极接地，此时与所述第一NMOS管N1的漏极相连的第二PMOS管P2的栅极电压为0V，所述第二PMOS管P2导通，在所述第二PMOS管P2的上拉作用下，电平转换电路输出的输出电压Vo为第一电压V1。从而实现了由第二电压V2到第一电压V1的转换。

然而，在第二电源Vcc突然掉电，即第二电压V2为零时，反相器20停止工作，使得第一NMOS管N1以及第二NMOS管N2上的栅极电压均为零，从而导致第一PMOS管P1和第二PMOS管P2的栅极电压处于不稳定状态。在这种情况下，该电平转换电路的输出电压Vo可能为0、1或者中间态，从而影响到后级电路的稳定状态甚至产生漏电。

因此，如何在第二电源Vcc掉电时，避免电平转换电路的输出电压处于不稳定状态就成为本领域技术人员亟待解决的问题之一。

发明内容

本发明解决的问题是提供一种电平转换电路，在第二电源掉电时，可以有效地避免电平转换电路的输出电压处于不稳定状态。

为解决上述问题，本发明提供一种电平转换电路，包括：电平转换器和第一反相器；

所述电平转换器包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管；其中，所述第一NMOS管的源极接地，漏极连接第一PMOS管的漏极，栅极连接第一反相器的输入端，并作入电平转换器的输入端；所述第二NMOS管的源极接地，栅极连接第一反相器的输出端，漏极连接第二PMOS管的漏极，并作为所述电平转换电路的输出端；所述第一PMOS管的源极连接第一电源，栅极连接第二NMOS管的漏极；所述第二PMOS管的源极连接第一电源，栅极连接第一NMOS管的漏极；所述第一反相器的电源端连接第一电源；其中，所述第一电源提供第一高电平电压，所述电平转换电路的输入电压在0V至第二高电平电压的范围内。

可选地，所述第一反相器包括CMOS反相器。

可选地，所述CMOS反相器包括：第三PMOS管和第三NMOS管；所述第三PMOS管的源极耦接于第一电源，栅极与第三NMOS管的栅极相连，并作为所述第一反相器的输入端，漏极与第三NMOS管的漏极相连，并作为所述第一反相器的输出端；所述第三NMOS管的源极接地。

可选地，所述CMOS反相器还包括第四PMOS管，所述第四PMOS管的源极连接第一电源，栅极与其漏极相连并连接至第三PMOS管的源极。

可选地，所述第一高电平电压大于所述第二高电平电压。

可选地，所述电平转换电路还包括缓冲单元，所述缓冲单元的输入端作为电平转换电路的输入端接收输入信号，其输出端连接电平转换器的输入端。

可选地，所述缓冲单元包括顺序连接的偶数个反相器，第一个反相器的输入端接收输入信号，最后一个反相器的输出端连接电平转换电路的输入端。

可选地，所述缓冲单元包括第二反相器和第三反相器；所述第二反相器包括第五PMOS管和第四NMOS管，所述第三反相器包括第六PMOS管和第五NMOS管；

其中，所述第五PMOS管与第四NMOS管的栅极相连，并作为所述缓冲单元的输入端；所述第五PMOS管与第四NMOS管的漏极相连，作为所述第二反相器的输出端，连接至所述第三反相器的输入端；所述第五PMOS管的源极连接第二电源，第四NMOS管的源极接地；

所述第六PMOS管与第五NMOS管的栅极相连，并作为所述第三反相器的输入端；所述第六PMOS管与第五NMOS管的漏极相连，并作为所述第三反相器的输出端，连接至电平转换电路的输入端；所述第六PMOS管的源极连接第二电源，所述第五NMOS管的源极接地；所述第二电源提供第二高电平电压。

可选地，所述第一PMOS管与第二PMOS管的宽长比相同；所述第一NMOS管与第二NMOS管的宽长比相同。

可选地，所述第一NMOS管的宽长比与第一PMOS管的宽长比之间的比值范围为8～10。

可选地，所述第一NMOS管和第二NMOS管的宽长比范围为16～20。

与现有技术相比，本技术方案公开的电平转换电路具有以下优点：

1)与现有技术相比，本方案的电平转换电路中，反相器的电源端连接第一电源，而不是第二电源，这样在第二电源突然掉电时，即电平转换电路的输入端输入的电压为零时，所述反相器固定输出逻辑高电平1，从而使得电平转换器中的第二NMOS管导通，因此保证了本方案的电平转换电路固定输出逻辑低电平0。因此，本方案的电平转换电路在第二电源突然掉电时，有效地避免了其输出电压处于不稳定的状态，进而避免了对后级电路的影响。

2)可选方案中，反相器中包括了第四PMOS管，从而在第一高电平电压与第二高电平电压的差值较大时，有效地减小了电路中的漏电。

3)可选方案中，第一NMOS管和第二NMOS管的宽长比范围为16～20，并且第一NMOS管的宽长比与第一PMOS管的宽长比的比值，以及第二NMOS管的宽长比与第二PMOS管的宽长比的比值均在8～10的范围内。这样，所述第一NMOS管和第二NMOS管的下拉能力远远大于第一PMOS管和第二PMOS管的上拉能力，因此在该电平转换电路的输入状态改变时有效地提高了电平转换器的锁存能力，使得该电平转换电路的输出状态稳定，从而减小了对后级电路的影响。

4)可选方案中，电平转换电路还包括了缓冲单元，所述缓冲单元增强了对电平转换器的驱动能力，并且对输入信号进行了整形，有效地提高了输入信号的稳定性，从而避免了不稳定的输入信号对该电平转换电路的影响，进而有效地提高了该电平转换电路的稳定性。

附图说明

图1是现有技术的一种电平转换电路的示意图；

图2是本发明电平转换电路的实施例一的示意图；

图3是本发明电平转换电路的实施例二的示意图。

具体实施方式

现有技术的电平转换电路，在第二电源Vcc突然掉电时，会导致其电平转换器10中的第一NMOS管N1和第二NMOS管N2的栅极电压均为零，从而导致第一PMOS管P1和第二PMOS管P2的栅极电压处于不稳定状态，进而使得电平转换电路的输出电压处于不稳定状态。

本发明的电平转换电路，反相器和电平转换器使用相同的电源，即第一电源。即使第二电源突然掉电时，本发明的反相器也会稳定地输出逻辑高电平1，从而使得第二NMOS管导通，在所述第二NMOS管的下拉作用下，电平转换电路的输出电压稳定为零。由上述分析可知，本发明的电平转换电路在电源电压掉电时会稳定输出零，进而避免了对后级电路的影响。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

实施例一

图2示出了本发明电平转换电路的实施例一的示意图。参考图2，本实施例的电平转换电路包括：电平转换器100和第一反相器200。

所述电平转换器100包括：第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1和第二PMOS管MP2。其中，所述第一NMOS管的源极接地；栅极作为所述电平转换器100的输入端，连接至第一反相器200的输入端；漏极连接第一PMOS管MP1的漏极和第二PMOS管MP2的栅极。所述第二NMOS管MN2的源极接地；栅极连接第一反相器200的输出端；漏极连接第一PMOS管MP1的栅极和第二PMOS管MP2的漏极。所述第一PMOS管MP1的源极与所述第二PMOS管MP2的源极均连接第一电源Vdd1。所述第二PMOS管MP2的漏极作为所述电平转换器100的输出端，也即所述电平转换电路的输出端。

所述第一电源Vdd1提供第一高电平电压V11；所述电平转换器100的输入端输入的电压Vin在大于或等于0V且小于或等于第二高电平电压V22的范围内。在本实施例中，所述第一高电平电压V11大于所述第二高电平电压V22，且所述第一高电平电压V11与第二高电平电压V22的差值在|V_tp|～2|V_tp|的范围内，其中，|V_tp|指的是第一反相器200中PMOS管的阈值电压。

在本实施例中，所述第一反相器200为CMOS反相器。具体地，所述第一反相器200包括：第三NMOS管MN3、第三PMOS管MP3和第四PMOS管MP4。

所述第三MNOS管MN3的源极接地；栅极与第三PMOS管MP3的栅极相连，并作为所述第一反相器200的输入端；漏极与第三PMOS管MP3的漏极相连，并作为所述第一反相器200的输出端。

所述第四PMOS管MP4的源极作为第一反相器200的电源端，连接第一电源Vdd1；其栅极与其漏极相连，并共同与第三PMOS管MP3的源极相连。

需要说明的是，在本实施例中，为了与第一高电平电压V11与第二高电平电压V22之间的差值范围相配合，所述第一反相器200中包括了第四PMOS管MP4。所述第四PMOS管MP4叠置在所述第三PMOS管MP3与第一电源Vdd1之间，从而起到了一定的分压作用，降低了施加在第三PMOS管MP3源极上的电压，从而避免了该电路中的漏电流问题。

然而，在其他实施例中，可以对第一反相器200做简单的变形或者替换。例如，当第一高电平电压V11与第二高电平电压V22之间的差值范围小于|V_tp|(即PMOS管的阈值电压时)时，第一反相器200可以只包括第三NMOS管MN3和第三PMOS管MP3，而不再包括第四PMOS管MP4。在这种结构中，第三PMOS管MP3的源极将直接连接第一电源Vdd1，而其他的连接方式与本实施例中的连接方式相类似，故在此不再赘述。

下面结合图2对本实施例的电平转换电路的工作原理做详细说明。

当电平转换器100的输入端输入的电压Vin为逻辑低电平0时，第一NMOS管MN1截止，第三NMOS管MN3截止，而第三PMOS管MP3与第四PMOS管MP4导通。此时，所述第三PMOS管MP3的漏极上的电压为第一电源Vdd1提供的第一高电平电压V11，即第一反相器200的输出电压为第一高电平V11。由于第二NMOS管MN2的栅极与第一反相器200的输出端相连，因此，所述第二NMOS管MN2导通，在所述第二NMOS管MN2的下拉作用下，其漏极上的电压为逻辑低电平0，因此，该电平转换电路的输出电压Vout为0V。

当电平转换器100的输入端输入的电压Vin为第二高电平电压V22时，第三NMOS管MN3导通，并且由于所述第一高电平电压V11与第二高电平电压V22的差值范围为|V_tp|～2|V_tp|，因此，此时的第三PMOS管MP3和第四PMOS管MP4均截止，这样，第一反相器200在第三NMOS管MN3的下拉作用下输出逻辑低电平0，从而使得第二NMOS管MN2截止。另一方面，此时的第一NMOS管MN1导通，因此其漏极上的电压，也即第二PMOS管MP2栅极上的电压为0V，从而使得所述第二PMOS管MP2导通，此时第二PMOS管MP2上的漏极电压为第一电源Vdd1提供的第一高电平电压V11，故此时的电平转换电路的输出电压Vout为第一高电平电压V11。

由以上分析可知，当所述电平转换器100的输入端输入的电压Vin为逻辑低电平0时，所述第二NMOS管MN2导通，所述电平转换电路输出端输出的电压Vout为0V；而当所述电平转换器100的输入端输入的电压Vin为第二高电平电压时，所述第一NMOS管MN1导通，所述电平转换电路输出的电压Vout为第一高电平电压V11。这样该电平转换电路就实现了从第二高电平电压V22到第一高电平电压V11的转换。

并且，与现有技术相比，该电平转换电路中第一反相器200的电源端连接的是第一电源Vdd1，因此，当第二高电平电压V22突然变为0V时，本实施例的电平转换电路不再输出不稳定的电压，而是固定输出电压0V。这是因为，当第二高电平电压V22为0V时，即电平转换器100的输入端输入的电压Vin为0V，参考上述的该电平转换电路的工作原理分析可知，此时的第二NMOS管MN2导通，从而在其下拉作用下，该电平转换电路的输出电压Vout为0V。

因此，本实施例的电平转换电路，不再存在输出电压不稳定的状态，进而也避免了对后级电路的影响。另外，在本实施例中，第一反相器200中包括了第四PMOS管MP4，从而避免了第一高电平电压V11与第二高电平电压V22的差值过大而引起的漏电问题。

实施例二

图3示出了本发明电平转换电路的实施例二的示意图。如图3所示，本实施例的电平转换电路包括：电平转换器100、第一反相器200和缓冲单元300。

本实施例与实施例一的区别在于，本实施例的电平转换电路还包括了缓冲单元300，其他部分的结构与实施例一相对应部分的结构相类似，故在此不再赘述。

在本实施例中，所述缓冲单元300包括：第四NMOS管MN4、第五NMOS管MN5、第五PMOS管MP5和第六PMOS管MP6。其中，所述第四NMOS管MN4与第五PMOS管MP5组成第二反相器，而第五NMOS管MN5与第六PMOS管MP6组成第三反相器。

具体地，所述第五PMOS管MP5的源极连接第二电源Vdd2；栅极与第四NMOS管MN4的栅极相连，并作为该缓冲单元300的输入端接收输入信号Vin′；漏极与第四NMOS管MN4的漏极连接，作为第二反相器的输出端；所述第四NMOS管的源极接地。

所述第六PMOS管MP6的源极连接第二电源Vdd2；栅极与第五NMOS管MN5的栅极相连，作为第三反相器的输入端，连接第二反相器的输出端；漏极与第五NMOS管MN5的漏极相连，并作为缓冲单元300的输出端，与电平转换器100的输入端相连；所述第五NMOS管MN5的源极接地。其中，所述第二电源Vdd2提供第二高电平电压V22。

在本实施例中，所述缓冲单元300对接收到的输入信号Vin′进行整形，并在其输出端产生电平转换器的输入电压Vin。输入信号Vin′经过所述缓冲单元300的整形后得出的输入电压Vin更加稳定，避免了施加在电平转换器100的输入端的输入电压Vin不稳定现象，进而避免了对本实施例中电平转换电路的影响，因此，可以有效地提高该电平转换电路的稳定性。此外，所述缓冲单元300还增强了对电平转换器100的驱动能力，提高了该电路中的匹配度，从而也提高了该电平转换电路的性能。

另外，在本实施例中，第一NMOS管MN1与第二NMOS管MN2的宽长比相同；第一PMOS管MP1与第二PMOS管MP2的宽长比也相同。这样，就使得所述电平转换器100的性能更加稳定，在其输入端的输入电压Vin发生变化时可以快速且准确产生输出电压Vout。

可选地，第一NMOS管MN1的宽长比与第一PMOS管MP1的宽长比的比值范围包括8～10，那么第二NMOS管MN2的宽长比与第二PMOS管MP2的宽长比的比值范围也包括8～10；并且所述第一NMOS管MN1以及第二NMOS管MN2的宽长比的范围均包括16～20。由于所述第一NMOS管MN1以及第二NMOS管MN2的宽长比范围均比较大，因此，所述第一NMOS管MN1以及第二NMOS管MN2的下拉作用远远大于所述第一PMOS管MP1以及第二PMOS管MP2的上拉作用，这样，在电平转换器100的输入电压Vin的状态发生改变时，可以有效地提高其锁存能力，进而提高了电平转换电路的稳定性。

当然，本实施例中关于各个MOS管的参数仅为举例说明，其不应限制本发明的保护范围，在其他实施例中，本领域技术人员可以根据实际需求对上述各个参数做相应的调整。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种电平转换电路，其特征在于，包括：电平转换器和第一反相器；

所述电平转换器包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管；其中，所述第一NMOS管的源极接地，漏极连接第一PMOS管的漏极，栅极连接第一反相器的输入端，并作为电平转换器的输入端；所述第二NMOS管的源极接地，栅极连接第一反相器的输出端，漏极连接第二PMOS管的漏极，并作为所述电平转换电路的输出端；所述第一PMOS管的源极连接第一电源，栅极连接第二NMOS管的漏极；所述第二PMOS管的源极连接第一电源，栅极连接第一NMOS管的漏极；所述第一反相器的电源端连接第一电源；其中，所述第一电源提供第一高电平电压，所述电平转换电路的输入电压在0V至第二高电平电压的范围内。

2.如权利要求1所述的电平转换电路，其特征在于，所述第一反相器包括CMOS反相器。

3.如权利要求2所述的电平转换电路，其特征在于，所述CMOS反相器包括：第三PMOS管和第三NMOS管；所述第三PMOS管的源极耦接于第一电源，栅极与第三NMOS管的栅极相连，并作为所述第一反相器的输入端，漏极与第三NMOS管的漏极相连，并作为所述第一反相器的输出端；所述第三NMOS管的源极接地。

4.如权利要求3所述的电平转换电路，其特征在于，所述CMOS反相器还包括第四PMOS管，所述第四PMOS管的源极连接第一电源，栅极与其漏极相连并连接至第三PMOS管的源极。

5.如权利要求1所述的电平转换电路，其特征在于，所述第一高电平电压大于所述第二高电平电压。

6.如权利要求1所述的电平转换电路，其特征在于，还包括缓冲单元，所述缓冲单元的输入端作为电平转换电路的输入端接收输入信号，其输出端连接电平转换器的输入端。

7.如权利要求6所述的电平转换电路，其特征在于，所述缓冲单元包括顺序连接的偶数个反相器，第一个反相器的输入端接收输入信号，最后一个反相器的输出端连接电平转换电路的输入端。

8.如权利要求7所述的电平转换电路，其特征在于，所述缓冲单元包括第二反相器和第三反相器；所述第二反相器包括第五PMOS管和第四NMOS管，所述第三反相器包括第六PMOS管和第五NMOS管；

9.如权利要求1所述的电平转换电路，其特征在于，所述第一PMOS管与第二PMOS管的宽长比相同；所述第一NMOS管与第二NMOS管的宽长比相同。

10.如权利要求9所述的电平转换电路，其特征在于，所述第一NMOS管的宽长比与第一PMOS管的宽长比之间的比值范围为8～10。

11.如权利要求9所述的电平转换电路，其特征在于，所述第一NMOS管和第二NMOS管的宽长比范围为16～20。