CN109309493A - 高压电平位移电路及半导体器件 - Google Patents

高压电平位移电路及半导体器件 Download PDF

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Abstract

本发明公开一种高压电平位移电路及半导体器件。该高压电平位移电路包括：电平转换电路，用于将具有第一高电平的输入信号转换成具有第二高电平的输出信号；第一开关，所述第一开关的一端与第一电源连接，所述第一开关的另一端与所述第一晶体管的控制端连接；第二开关，所述第二开关的一端与所述第一晶体管的控制端连接，所述第二开关的另一端与所述第一连接点连接；开关控制电路，分别与所述第一开关和所述第二开关连接，用于控制第一开关和第二开关不同时导通。本发明通过在电平转换电路中新增第一开关和第二开关，并通过开关控制电路控制第一开关和第二开关不同时导通，从而大大降低了高压电平位移电路在电压转换过程中会产生的静态电流。

Description

高压电平位移电路及半导体器件
技术领域
本发明涉及电压转换领域，特别涉及一种高压电平位移电路及半导体器件。
背景技术
由于现有NVM(NonVolatile Memory，非易失存储器)电路的大多数存储器操作均使用了许多电平移位电路(例如字、位线驱动器)，因此现有NVM电路通常使用HVLS(HighVoltage Level Shift，高压电平位移电路)来传输写操作期间来自模拟泵送模块的10～16V的高电压。
现有HVLS通常由电流镜电路实现，其中电流镜电路包括HVNMOS(高压NMOS晶体管)和HVPMOS(高压PMOS晶体管)。由于HVNMOS的电压阈值Vt较高，转换到HVNMOS导通状态的转换过程较慢，由此导致了更大的电流消耗。
因此，现有HVLS在电压转换过程中会产生很大的转换电流(静态电流)；并且现有HVLS的转换时间较长。
发明内容
鉴于以上技术问题，本发明提供了一种高压电平位移电路，大大降低了高压电平位移电路在电压转换过程中会产生的静态电流。
根据本发明的一个方面，提供一种高压电平位移电路，包括：
电平转换电路，用于将具有第一高电平的输入信号转换成具有第二高电平的输出信号，所述第二高电平高于所述第一高电平，其中所述电平转换单元包括第一导电类型的第一晶体管和第二晶体管以及第二导电类型的第三晶体管和第四晶体管，所述第一晶体管与所述第三晶体管在第一连接点处连接，所述第二晶体管与所述第四晶体管在第二连接点处连接，所述第一晶体管的控制端与所述第二晶体管的控制端连接；
第一开关，所述第一开关的一端与第一电源连接，所述第一开关的另一端与所述第一晶体管的控制端连接；
第二开关，所述第二开关的一端与所述第一晶体管的控制端连接，所述第二开关的另一端与所述第一连接点连接；
开关控制电路，分别与所述第一开关和所述第二开关连接，用于控制第一开关和第二开关不同时导通。
在本发明的一个实施例中，所述高压电平位移电路还包括：
稳压电路，与所述电平转换电路连接，用于稳定电平转换电路输出的电压信号。
在本发明的一个实施例中，所述开关控制电路包括：
第一反相器，所述第一反相器的输入端与所述第二连接点连接，所述第一反相器的输出端与所述第一开关的控制端连接；
第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器的输出端与所述第二开关的控制端连接。
在本发明的一个实施例中，所述第一开关为继电器、PMOS晶体管、NMOS晶体管、NPN型三极管、PNP型三极管中的任一项。
在本发明的一个实施例中，所述第二开关为继电器、PMOS晶体管、NMOS晶体管、NPN型三极管、PNP型三极管中的任一项。
在本发明的一个实施例中，所述第一晶体管包含的晶体管数量和所述第二晶体管包含的晶体管数量不相同。
在本发明的一个实施例中，所述第二晶体管包含的晶体管数量为所述第一晶体管包含的晶体管数量的k倍，其中k为大于1的自然数。
在本发明的一个实施例中，所述高压电平位移电路还包括输出缓冲器，其中，所述输出缓冲器包括：
第一输出反相器，所述第一输出反相器的输入端与所述第二连接点连接；
第二输出反相器，所述第二输出反相器的输入端与所述第一输出反相器的输出端连接，所述第二输出反相器的输出端为所述高压电平位移电路的输出端。
在本发明的一个实施例中，所述稳压电路包括：
稳压PMOS晶体管，所述稳压PMOS晶体管的源极接所述第一电源，所述稳压PMOS晶体管的漏极与所述第二连接点连接，所述稳压PMOS晶体管的栅极与所述第一输出反相器的输出端连接。
在本发明的一个实施例中，所述第一导电类型为P型；所述第二导电类型为N型。
在本发明的一个实施例中，所述第三晶体管为第一高压NMOS晶体管，所述第四晶体管为第二高压NMOS晶体管；所述第一高压NMOS晶体管的漏极接所述第一晶体管的漏极，所述第二高压NMOS晶体管的漏极接所述第二晶体管的漏极。
在本发明的一个实施例中，所述电平转换电路还包括第五晶体管和第六晶体管，其中：
所述第五晶体管为第一低阈值电压NMOS晶体管，所述第六晶体管为第二低阈值电压NMOS晶体管；
所述第三晶体管为第一低压NMOS晶体管，所述第四晶体管为第二低压NMOS晶体管；
所述第一低压NMOS晶体管的漏极接所述第一低阈值电压NMOS晶体管的源极，所述第二低压NMOS晶体管的漏极接所述第二低阈值电压NMOS晶体管的漏极；
所述第一低阈值电压NMOS晶体管的栅极和所述第二低阈值电压NMOS晶体管的栅极接第二电源；所述第一低阈值电压NMOS晶体管的漏极接所述第一晶体管的漏极，所述第二低阈值电压NMOS晶体管的漏极接所述第二晶体管的漏极。
根据本发明的另一方面，提供一种半导体器件，包括如上述任一实施例所述的高压电平位移电路。
本发明通过在电平转换电路中新增第一开关和第二开关，并通过开关控制电路控制第一开关和第二开关不同时导通，从而大大降低了高压电平位移电路在电压转换过程中会产生的静态电流。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有高压电平位移电路HVLS的示意图。
图2为本发明HVLS第一实施例的示意图。
图3为本发明HVLS第二实施例的示意图。
图4为本发明HVLS第三实施例的示意图。
图5为本发明HVLS第四实施例的示意图。
图6为本发明图5实施例与现有技术图1实施例中HVLS静态电流的对比示意图。
图7为图4和图5实施例浮置节点的输出对比示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
申请人通过对现有HVLS的结构进行研究和分析，提出了一种新型的HVLS电路。下面结合现有HVLS的问题，对本申请进行详细描述。
图1为现有高压电平位移电路HVLS的示意图。如图1所示，所述HVLS包括输入缓冲器、电流镜电路和输出缓冲器，其中：
电流镜电路用于实现电平位移功能，将第一高电平的输入信号转换成具有第二高电平的输出信号，所述第二高电平高于所述第一高电平。
具体而言，电流镜电路用于将具有基准电压(低电平L，即GND)及第一高电平H1(VCC)的输入信号IN转换成具有基准电压(低电平L)及第二高电平H2(VPP)的输出信号OUT。
如图1所示，电流镜电路包括第一导电类型的第一晶体管P1和第二晶体管P2，以及第二导电类型的第三晶体管N1和第四晶体管N2，其中，
第三晶体管N1和第四晶体管N2的栅极被供应有彼此互为反相的信号。
所述第二晶体管P2与所述第四晶体管N2在第一连接点(B点)处连接，所述第一晶体管P1与所述第三晶体管N1在第二连接点(A点)处连接。
如图1所示，输入缓冲器包括第一输入反相器11和第二输入反相器12，其中：
第一输入反相器11的输入端为高压电平位移电路的输入端IN，第一输入反相器11的输出端与第二输入反相器12的输入端连接；第二输入反相器12的输出端接第三晶体管N1的栅极，第一输入反相器11的输出端接第四晶体管N2的栅极，第一输入反相器11和第二输入反相器12的工作电压为第一高电平H1(VCC)。
第三晶体管N1和第四晶体管N2的漏极分别耦接至第一晶体管P1和第二晶体管P2的漏极。第三晶体管N1和第四晶体管N2的源极接地。
第一晶体管P1和第二晶体管P2的源极被提供有第二高电平H2(VPP)。进一步，第一晶体管P1的栅极耦接至第二晶体管P2的漏极，第二晶体管P2的栅极耦接至第一晶体管P1的漏极。这形成了所称的交叉耦接连接。电流镜电路的输出信号So从所述第二晶体管P2与所述第四晶体管N2之间的节点B经由输出缓冲器输出。
所述输出缓冲器包括第一输出反相器21和第二输出反相器22，其中，所述第一输出反相器21的输入端与所述第二连接点B连接。所述第二输出反相器22的输入端与所述第一输出反相器21的输出端连接，所述第二输出反相器22的输出端为所述高压电平位移电路的输出端OUT。
在图1所示的电平位移电路中，在输入信号IN为低电平GND的情况下，第三晶体管N1的栅极为低电平GND、第四晶体管N2的栅极为第一高电平H1(VCC)，由此，第三晶体管N1被解除激活(不导通)、并且第四晶体管N2被激活(导通)。第四晶体管N2导通后，B节点电压为低电平GND。这样就从输出缓冲器输出具有低电平GND的输出信号OUT。
当输入信号IN为第一高电平H1(VCC)时，第三晶体管N1的栅极为第一高电平H1(VCC)、第四晶体管N2的栅极为低电平GND，由此第三晶体管N1被激活并且第四晶体管N2被解除激活。第三晶体管N1导通后，第二晶体管P2的栅极电压为低电平GND，由此，第二晶体管P2晶体被激活、且第一晶体管P1被解除激活。第二晶体管P2晶体被激活后，B节点电压为第二高电平H2(VPP)，就从输出缓冲器输出具有第二高电平H2(VPP)的输出信号OUT。
以这种方式，图1所示的电平位移电路将具有基准电压GND和第一高电平H1的输入信号IN转换为具有基准电压GND和第二高电平H2的输出信号OUT。
在图1具体实施例中，所述第一导电类型为P型；所述第二导电类型为N型。第一晶体管P1和第二晶体管P2为HVPMOS，第三晶体管N1和第四晶体管N2为HVNMOS。由于HVNMOS的电压阈值Vt较高，转换到HVNMOS导通状态的转换过程较慢，由此导致了更大的电流消耗。在输入为高电平的情况下，VPP到GND存在电流通路。因此，现有HVLS在电压转换过程中会产生很大的转换电流(静态电流)；并且现有HVLS的电压转换时间较长。
申请人针对图1所示的现有HVLS的技术问题，提供了一种新型的HVLS。下面对本发明HVLS进行详细说明。
图2为本发明HVLS第一实施例的示意图。如图2所示，所述高压电平位移电路包括电平转换电路、第一开关P3、第二开关P4和开关控制电路5，其中：
所述电平转换电路，用于将具有第一高电平VCC和基准电压GND的输入信号转换成具有第二高电平VPP和基准电压GND的输出信号，其中所述第二高电平VPP高于所述第一高电平VCC。
所述电平转换电路与图1实施例的电流镜电路类似，同样包括第一导电类型的第一晶体管P1和第二晶体管P2以及第二导电类型的第三晶体管N1和第四晶体管N2。所述第一晶体管P1与所述第三晶体管N1在第一连接点A处连接，所述第二晶体管P2与所述第四晶体管N2在第二连接点B处连接。
图2实施例的所述电平转换电路与图1实施例的电流镜电路的差别在于：所述第一晶体管P1的控制端与所述第二晶体管P2的控制端连接于第三连接点(节点C)。
所述第一开关P3的一端与第一电源(其电源电压为第二高电平VPP)连接，所述第一开关P3的另一端与节点C连接。
所述第二开关P4的一端与节点C连接，所述第二开关P4的另一端与所述第一连接点(节点A)连接。
所述开关控制电路5分别与所述第一开关P3和所述第二开关P4连接，用于控制第一开关P3和第二开关P4不同时导通。
基于本发明上述实施例提供的高压电平转换电路，在现有电平转换电路中新增第一开关和第二开关，并通过开关控制电路控制第一开关和第二开关不同时导通，在输入信号为第一高电平(逻辑高)的情况下，断开第一电源VPP至GND的直流通路，从而大大降低了高压电平位移电路在电压转换过程中会产生的静态电流。
此外，由于本发明上述实施例大大减小了VPP到GND的电流消耗，从而可以大大加快电压转换速度。
在本发明的一个实施例中，如图2所示，图2实施例的高压电平转换电路也可以包括与图1实施例类似的输入缓冲器和输出缓冲器。
在本发明的一个实施例中，所述第一开关P3为继电器、PMOS晶体管、NMOS晶体管、NPN型三极管、PNP型三极管中的任一项。
在本发明的一个实施例中，所述第二开关P4为继电器、PMOS晶体管、NMOS晶体管、NPN型三极管、PNP型三极管中的任一项。
在本发明的一个实施例中，开关控制电路5可以为延迟模块，所述延迟模块包括两个串联连接的反相器。
在本发明的一个实施例中，所述第一导电类型可以为P型；所述第二导电类型可以为N型。
图3为本发明HVLS第二实施例的示意图。图3实施例是图2实施例的一种具体实现。
在图3实施例中，所述第一导电类型为P型；所述第二导电类型为N型。所述第三晶体管N1为第一高压NMOS晶体管，所述第四晶体管N2为第二高压NMOS晶体管。所述第一晶体管P1和所述第二晶体管P2均为高压PMOS晶体管。所述第一高压NMOS晶体管的漏极接所述第一晶体管P1的漏极，所述第二高压NMOS晶体管的漏极接所述第二晶体管P2的漏极。
在图3实施例中，第一开关P3和第二开关P4均为高压PMOS晶体管。
所述第一开关P3的源极与第一电源(其电源电压为第二高电平VPP)连接，所述第一开关P3的漏极与节点C连接。
所述第二开关P4的源极与节点C连接，所述第二开关P4的漏极与所述第一连接点(节点A)连接。
在本发明的一个实施例中，如图2所示，所述开关控制电路5为延迟模块(时间延迟模块)，所述延迟模块包括第一反相器51和第二反相器52，其中：
所述第一反相器51的输入端与所述第二连接点(节点B)连接，所述第一反相器51的输出端与所述第一开关P3的栅极连接。
所述第二反相器52的输入端与所述第一反相器51的输出端连接，所述第二反相器52的输出端与所述第二开关P4的栅极连接。
在本发明的一个优选实施例中，第一反相器51和第二反相器52采用长通道晶体管实现，利用了反相器的延迟作用。
在图3所示的电平位移电路中，在输入信号IN为低电平GND的情况下，第三晶体管N1的栅极为低电平GND、第四晶体管N2的栅极为第一高电平H1(VCC)，由此，第三晶体管N1被解除激活(不导通)、并且第四晶体管N2被激活(导通)。第四晶体管N2导通后，B节点电压为低电平GND。这样就从输出缓冲器输出具有低电平GND的输出信号OUT。
当输入信号IN为第一高电平H1(VCC)时，第三晶体管N1的栅极为第一高电平H1(VCC)、第四晶体管N2的栅极为低电平GND，由此第三晶体管N1被激活并且第四晶体管N2被解除激活。第三晶体管N1导通后，节点A为低电平GND，节点B缓慢增高(L→H2)，第一开关P3的栅极从第二高电平转换为低电平(H2→L)，第二开关P4的栅极从低电平转换为第二高电平(L→H2)。第一开关P3和第二开关P4不会同时导通。首先第二开关P4导通、第一开关P3断开，第二开关P4导通，使得C点电压为低电平，从而使得第二晶体管P2导通，节点B电压和输出节点电压变高。节点B电压变高之后，第二开关P4断开、第一开关P3导通。因此VPP到GND的电流通路没有直接导通，从而大大减小了电流消耗，进而加快了电压转换速度。
本发明上述实施例在现有的电流镜电路中增加两个PMOS晶体管(第一开关P3和第二开关P4)，通过时间延迟信号控制PMOS晶体管的栅极电压，时间延迟信号是由通过长通道晶体管和反相器来控制的，通过控制第一开关P3和第二开关P4不同时导通，使得在逻辑高时从VPP到GND的电流通路不能直接导通，VPP到GND只有很小的电流通路，从而大大减小了电流消耗。
本发明上述实施例中，输入信号(第一高电平)为1.5V，输出信号(第二高电平)大于6V，这种情况下，所述高压电平位移电路还包括与图1实施例类似的输出缓冲器，转换电压通过输出缓冲器输出。
在本发明的一个实施例中，如图3所示，所述第一晶体管P1包含的晶体管数量和所述第二晶体管P2包含的晶体管数量不相同。
在本发明的一个实施例中，如图3所示，所述第二晶体管P2包含的晶体管数量为所述第一晶体管P1包含的晶体管数量的k倍，其中k为大于1的自然数。
如果第一晶体管P1和第二晶体管P2设置为相同的晶体管数量，由于第二开关P4包含一种沟道电阻，因此在输入信号变化的情况下，第三晶体管N1的电流不能匹配第四晶体管的电流。第二晶体管P2的电流影响第二连接点B的电平变化速度。因此第一晶体管P1和第二晶体管P2的晶体管数量会影响电压转换速度。
本发明上述实施例通过对第一晶体管P1和第二晶体管P2设置不同的晶体管数量，使得第一晶体管P1和第二晶体管P2具有不同的电流驱动能力。同时，不同的晶体管数量决定了高压电平位移电路的高压转换能力。本发明上述实施例将第一晶体管P1和第二晶体管P2设置不同的晶体管数量，从而进一步加快了电压转换速度。
图4为本发明HVLS第三实施例的示意图。与图3实施例相比，在图4实施例中，所述高压电平位移电路还可以包括：
稳压电路，与所述电平转换电路连接，用于稳定电平转换电路输出的电压信号。
在本发明的一个实施例中，如图4所示，所述稳压电路具体可以为稳压PMOS晶体管P5。
所述稳压PMOS晶体管P5的源极接所述第一电源(VPP)，所述稳压PMOS晶体管P5的漏极与所述第二连接点(B点)连接，所述稳压PMOS晶体管P5的栅极与所述第一输出反相器21的输出端连接。
本发明上述实施例通过新增稳压PMOS晶体管P5，避免了逻辑高状态下B节点出现电压浮置(floating)。
本发明上述实施例在输入信号IN从低电平转换到第一高电平(L→H1)的情况下，第四晶体管N2的栅极电压从第一高电平转换为低电平(H1→L)，由此第四晶体管N2断开，没有电流通路，及B节点处于浮置状态(B节点电压从低电平L逐渐浮动升高到第二高电平H2)，通过第一反相器21后，稳压PMOS晶体管P5的栅极电压由第二高电平H2降低到低电平L，使得稳压PMOS晶体管P5导通，从而结束B点的浮置状态，温度B点的输出电压。
本发明上述实施例通过稳压PMOS晶体管P5在一定时间延迟后，消除了B节点的浮置状态。而对于没有稳压PMOS晶体管P5的图2或图3实施例，输出信号不稳定且需要仿真设置。
图5为本发明HVLS第四实施例的示意图。与图4实施例相比，在图5实施例中，所述高压电平位移电路还可以包括第五晶体管N3和第六晶体管N4，其中：
所述第五晶体管N3为第一低阈值电压NMOS晶体管，所述第六晶体管N4为第二低阈值电压NMOS晶体管。
所述第三晶体管N1为第一低压NMOS晶体管，所述第四晶体管N2为第二低压NMOS晶体管。
所述第一低压NMOS晶体管的漏极接所述第一低阈值电压NMOS晶体管的源极，所述第二低压NMOS晶体管的漏极在第三连接点(C点)处连接所述第二低阈值电压NMOS晶体管的漏极。
所述第一低压NMOS晶体管的栅极接第二输入反相器12的输出端，即，接输入信号IN；所述第二低压NMOS晶体管的栅极接第一输入反相器11的输出端，即，接反向输入信号INb。
所述第一低阈值电压NMOS晶体管的栅极和所述第二低阈值电压NMOS晶体管的栅极接第二电源(电源电压为VCC)；所述第一低阈值电压NMOS晶体管的漏极在第一连接点(A点)处连接所述第一晶体管P1的漏极，所述第二低阈值电压NMOS晶体管的漏极在第二连接点(B点)处连接所述第二晶体管P2的漏极。
本发明图5实施例通过新增两个低阈值电压NMOS晶体管，将图4实施例中的第三晶体管N1和第四晶体管N2由高压NMOS晶体管替换为低压NMOS晶体管，从而带来更大的电流驱动能力。
图6为本发明图5实施例与现有技术图1实施例中HVLS静态电流的对比示意图。如图6所示，本发明(new)的静态电流(static current)消耗明显地小于现有技术(old)的静态电流消耗。
图6实施例中还给出了节点A、B、C处的电压以及输出信号OUT随输入电压IN的变化情况。如图5实施例中，由于第六晶体管N4(低阈值电压NMOS晶体管)一直导通，通过第六晶体管N4的电流一直流过C节点，并且受第四晶体管N2的影响，使得C节点出现了非全振幅电压。同时在输入为逻辑高的情况下，C节点电压等于输出电压VPP。
图7为图4和图5实施例浮置节点的输出对比示意图。如图7所示，在输入信号为逻辑高的状态下，图5实施例中由于包含两个低阈值电压NMOS晶体管，图5实施例中节点C的电压增加，明显快于图4实施例(不包含两个低阈值电压NMOS晶体管)中节点C(即图4实施例中节点B)的电压增加。
图5实施例中，稳压PMOS晶体管P5和节点B用于消除浮置状态。图5实施例包含低阈值电压NMOS晶体管N3和N4(with N3/N4transistor)，N3和N4使得节点C的电压更容易增高到高电平，使得稳压PMOS晶体管P5更容易导通。但是，在没有两个低阈值电压NMOS晶体管N3和N4(without N3/N4transistor)的情况下，图4实施例中节点B的浮置电压缓慢增加。
由于低阈值电压NMOS晶体管N3/N4的栅极连接第二高电平VCC(小于第一高电平VPP)，因此第二高电平没有通过晶体管N3/N4,只有VCC-Vtn的偏置电压通过N1/N2的漏极。第三和第四晶体管N1/N2由第一高电平的输入信号控制。在输入信号从低电平变换到第一高电平(L→H1)的情况下，B节点电压处于浮置状态、并逐渐变高，稳压PMOS晶体管P5缓慢断开。
在输入信号为第一高电平的情况下，第四晶体管N2断开，没有电流通路，使得B节点处于浮置状态。但是由于稳压PMOS晶体管P5的存在，使得B节点电压从低电平转换到第二高电平(L→H2)。
本发明上述实施例通过大大减小了VPP到GND的电流消耗，从而可以大大加快电压转换速度。
本发明上述实施例的主要目的是降低高压电平位移电路的静态电流消耗、并加快高压电平位移电路的电压转换时间。本发明上述实施例在电压转换期间使用时间延迟来断开VPP和GND之间的电流通路。本发明上述实施例还使用额外的稳压PMOS晶体管来消除在输入信号为逻辑高时B节点的浮动状态。
根据本发明的另一方面，提供一种半导体器件，包括如上述任一实施例所述的高压电平位移电路。
基于本发明上述实施例提供的半导体器件，通过在现有电平转换电路中新增第一开关和第二开关，并通过开关控制电路控制第一开关和第二开关不同时导通，在输入信号为第一高电平(逻辑高)的情况下，断开第一电源VPP至GND的直流通路，从而大大降低了高压电平位移电路在电压转换过程中会产生的静态电流。此外，由于本发明上述实施例大大减小了VPP到GND的电流消耗，从而可以大大加快电压转换速度。
本发明上述实施例使用时间延迟模块控制第一开关和第二开关的开关，以减小高压电平位移电路的电流消耗、并加快电压转换速度。在输入为逻辑高状态时，本发明上述实施例通过时间延迟模块控制PMOS管的栅极电压，以断开VPP和GND之间的电流通路。本发明上述实施例还将第二晶体管P2包含的晶体管数量为所述第一晶体管P1包含的晶体管数量的k倍，以进一步加快电压转换速度。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。

Claims (12)

1.一种高压电平位移电路，其特征在于，包括：
电平转换电路，用于将具有第一高电平的输入信号转换成具有第二高电平的输出信号，所述第二高电平高于所述第一高电平，其中所述电平转换单元包括第一导电类型的第一晶体管和第二晶体管以及第二导电类型的第三晶体管和第四晶体管，所述第一晶体管与所述第三晶体管在第一连接点处连接，所述第二晶体管与所述第四晶体管在第二连接点处连接，所述第一晶体管的控制端与所述第二晶体管的控制端连接；
第一开关，所述第一开关的一端与第一电源连接，所述第一开关的另一端与所述第一晶体管的控制端连接；
第二开关，所述第二开关的一端与所述第一晶体管的控制端连接，所述第二开关的另一端与所述第一连接点连接；
开关控制电路，分别与所述第一开关和所述第二开关连接，用于控制第一开关和第二开关不同时导通。
2.根据权利要求1所述的高压电平位移电路，其特征在于，还包括：
稳压电路，与所述电平转换电路连接，用于稳定电平转换电路输出的电压信号。
3.根据权利要求1或2所述的高压电平位移电路，其特征在于，所述开关控制电路包括：
第一反相器，所述第一反相器的输入端与所述第二连接点连接，所述第一反相器的输出端与所述第一开关的控制端连接；
第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器的输出端与所述第二开关的控制端连接。
4.根据权利要求1或2所述的高压电平位移电路，其特征在于，所述第一开关为继电器、PMOS晶体管、NMOS晶体管、NPN型三极管、PNP型三极管中的任一项；
所述第二开关为继电器、PMOS晶体管、NMOS晶体管、NPN型三极管、PNP型三极管中的任一项。
5.根据权利要求1或2所述的高压电平位移电路，其特征在于，所述第一晶体管包含的晶体管数量和所述第二晶体管包含的晶体管数量不相同。
6.根据权利要求5所述的高压电平位移电路，其特征在于，
所述第二晶体管包含的晶体管数量为所述第一晶体管包含的晶体管数量的k倍，其中k为大于1的自然数。
7.根据权利要求1或2所述的高压电平位移电路，其特征在于，还包括输出缓冲器，其中，所述输出缓冲器包括：
第一输出反相器，所述第一输出反相器的输入端与所述第二连接点连接；
第二输出反相器，所述第二输出反相器的输入端与所述第一输出反相器的输出端连接，所述第二输出反相器的输出端为所述高压电平位移电路的输出端。
8.根据权利要求7所述的高压电平位移电路，其特征在于，所述稳压电路包括：
稳压PMOS晶体管，所述稳压PMOS晶体管的源极接所述第一电源，所述稳压PMOS晶体管的漏极与所述第二连接点连接，所述稳压PMOS晶体管的栅极与所述第一输出反相器的输出端连接。
9.根据权利要求1或2所述的高压电平位移电路，其特征在于，所述第一导电类型为P型；
所述第二导电类型为N型。
10.根据权利要求9所述的高压电平位移电路，其特征在于，
所述第三晶体管为第一高压NMOS晶体管，所述第四晶体管为第二高压NMOS晶体管；
所述第一高压NMOS晶体管的漏极接所述第一晶体管的漏极，所述第二高压NMOS晶体管的漏极接所述第二晶体管的漏极。
11.根据权利要求9所述的高压电平位移电路，其特征在于，所述电平转换电路还包括第五晶体管和第六晶体管，其中：
所述第五晶体管为第一低阈值电压NMOS晶体管，所述第六晶体管为第二低阈值电压NMOS晶体管；
所述第三晶体管为第一低压NMOS晶体管，所述第四晶体管为第二低压NMOS晶体管；
所述第一低压NMOS晶体管的漏极接所述第一低阈值电压NMOS晶体管的源极，所述第二低压NMOS晶体管的漏极接所述第二低阈值电压NMOS晶体管的漏极；
所述第一低阈值电压NMOS晶体管的栅极和所述第二低阈值电压NMOS晶体管的栅极接第二电源；所述第一低阈值电压NMOS晶体管的漏极接所述第一晶体管的漏极，所述第二低阈值电压NMOS晶体管的漏极接所述第二晶体管的漏极。
12.一种半导体器件，其特征在于，包括如权利要求1-11中任一项所述的高压电平位移电路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111327309A (zh) * 2018-12-17 2020-06-23 爱思开海力士有限公司 电平移位器和包括电平移位器的驱动器电路
CN112671391A (zh) * 2020-12-21 2021-04-16 海光信息技术股份有限公司 一种电平转换电路
CN114913886A (zh) * 2022-07-18 2022-08-16 苏州纳芯微电子股份有限公司 电源开关电路、可编程电路及存储设备
US11722132B2 (en) 2018-05-31 2023-08-08 SK Hynix Inc. Semiconductor integrated circuit device and semiconductor system including the same
WO2024021538A1 (zh) * 2022-07-29 2024-02-01 普源精电科技股份有限公司 高低电平转换电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10536148B2 (en) * 2017-11-01 2020-01-14 Tower Semiconductor Ltd. Apparatus and system of a level shifter
KR102445814B1 (ko) 2018-05-31 2022-09-21 에스케이하이닉스 주식회사 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600358B1 (en) * 2002-08-02 2003-07-29 National Semiconductor Corporation Elimination of current drain in step-up level shifter when low power domain is off
US20090153190A1 (en) * 2007-12-14 2009-06-18 Trevor Kenneth Monk Voltage Control
CN102270984A (zh) * 2011-07-01 2011-12-07 清华大学 一种正高压电平转换电路
CN103929172A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 电平移位电路
US9257973B1 (en) * 2014-11-04 2016-02-09 Texas Instruments Incorporated Supply-state-enabled level shifter interface circuit and method
CN106301349A (zh) * 2015-05-14 2017-01-04 中芯国际集成电路制造(上海)有限公司 高电压电平转换电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151400B2 (en) * 2004-07-13 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Boost-biased level shifter
US9780790B2 (en) * 2015-02-18 2017-10-03 Microsemi SoC Corporation High speed level shifter circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600358B1 (en) * 2002-08-02 2003-07-29 National Semiconductor Corporation Elimination of current drain in step-up level shifter when low power domain is off
US20090153190A1 (en) * 2007-12-14 2009-06-18 Trevor Kenneth Monk Voltage Control
CN102270984A (zh) * 2011-07-01 2011-12-07 清华大学 一种正高压电平转换电路
CN103929172A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 电平移位电路
US9257973B1 (en) * 2014-11-04 2016-02-09 Texas Instruments Incorporated Supply-state-enabled level shifter interface circuit and method
CN106301349A (zh) * 2015-05-14 2017-01-04 中芯国际集成电路制造(上海)有限公司 高电压电平转换电路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11722132B2 (en) 2018-05-31 2023-08-08 SK Hynix Inc. Semiconductor integrated circuit device and semiconductor system including the same
CN111327309A (zh) * 2018-12-17 2020-06-23 爱思开海力士有限公司 电平移位器和包括电平移位器的驱动器电路
CN111327309B (zh) * 2018-12-17 2023-07-21 爱思开海力士有限公司 电平移位器和包括电平移位器的驱动器电路
CN112671391A (zh) * 2020-12-21 2021-04-16 海光信息技术股份有限公司 一种电平转换电路
CN114913886A (zh) * 2022-07-18 2022-08-16 苏州纳芯微电子股份有限公司 电源开关电路、可编程电路及存储设备
CN114913886B (zh) * 2022-07-18 2022-12-13 苏州纳芯微电子股份有限公司 电源切换电路、可编程电路及存储设备
WO2024021538A1 (zh) * 2022-07-29 2024-02-01 普源精电科技股份有限公司 高低电平转换电路

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US10382040B2 (en) 2019-08-13

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