CN106301349A - 高电压电平转换电路 - Google Patents

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Abstract

本发明公开了一种高电压电平转换电路，该高电压电压转换电路包括：第一HVPMOS 1、第二HVPMOS 2、放电晶体管30和Valance晶体管40；其中，所述放电晶体管30由串接的第一本征高压N沟道金属氧化物晶体管HVNMOS 3和第一低压N沟道金属氧化物晶体管LVNMOS 5组成；所述Valance晶体管40由串接第二本征HVNMOS 4及第二LVNMOS 6组成。

Description

高电压电平转换电路
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种高电压电平转换电路。
背景技术
由于大多数的内存操作中使用了大量的电压电平的变化(例如，出字和位线驱动器)，因此，大多数内存(例如，闪存、EEPROM)电路中使用HVLS(High Voltage Level Shift，高电压电平转换)来传输写入操作期间来自模拟传输块的高电压(10～16V)。由于高电压(HV)N沟道金属氧化物晶体管(NMOS)与HV P沟道金属氧化物晶体管(PMOS)阈值电压(Vt)大概为0.8V，尤其是在最恶劣条件下Vt接近于1.0V，因此，超低电源(～1V)不能运行常规的HVLS。图1和图2为分别为相关技术中的4个传输晶体管和6个传输晶体管的HVLS电路的电路图，如图所示，相关技术中的HVLS电路由高压NMOS(HVNMOS)晶体管和高压PMOS(HVPMOS)晶体管组成，其中晶体管的数量根据晶体管的高电压传输能力确定。尤其是在放电的情况下，HVNMOS的电压Vt与放电速度的关系密切，例如，在低VCC应用(1.2V)中，如果HVNMOS的电压Vt较高，则其放电速度较慢。
传统的HVLS能够支持1.2V的应用电路，但不支持超低电源(<1V)的应用。
发明内容
针对相关技术中的上述问题，本发明提供了一种高电压电平转换电路，以至少解决上述问题。
根据本发明，提供了一种高电压电平转换电路，包括：第一HVPMOS 1、第二HVPMOS2、放电晶体管30和Valance晶体管40；其中，所述放电晶体管30由串接的第一本征高压N沟道金属氧化物晶体管HVNMOS 3和第一低压N沟道金属氧化物晶体管LVNMOS 5组成；所述Valance晶体管40由串接第二本征HVNMOS 4及第二LVNMOS 6组成。
本发明提供的高电压电平转换电路，采用本征HVNMOS(Vt～0.4V)和LVNMOS(Vt～0.4V)替代HVNMOS(Vt～0.8V)，由于低电压具有比高电压更快的放电速度，因此，即使在低VCC＝1V的应用中，仍然可以快速的放电。因此，可以支持低于1V的超低电源。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了相关技术中的高电压电平转换电路一的电路图；
图2示出了相关技术中的高电压电平转换电路二的电路图；
图3示出了常规的栅极偏置的HVLS的电路图；
图4示出了本发明实施例的HVLS电路的电路图；
图5示出了采用传统的栅极偏置的HVLS的波形图；
图6示出了本发明实施例中的HVLS的波形图；
图7示出了常规HVLS的阵列布局结构示意图；
图8示出了本发明实施例的HVLS的阵列布局结构示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
图3为常规的栅极偏置的HVLS的电路图，如图3所示，这种HVLS在valance晶体管中采用固定偏置以及最小化电源供给和布局面积。该HVLS使用双电源供电。
图4为本发明实施例的HVLS的电路图，如图4所示，本发明实施例中的高电压电平转换电路包括：第一HVPMOS 1、第二HVPMOS 2、放电晶体管30和Valance晶体管40；其中，所述放电晶体管30由串接的第一本征(native)HVNMOS 3和第一LVNMOS 5组成；所述Valance晶体管40由串接第二本征HVNMOS 4及第二LVNMOS 6组成。
本实施例中，放电晶体管30和valance晶体管40由4个晶体管即第一本征HVNMOS 3和第二本征HVNMOS 4以及第一LVNMOS 5和第二LVNMOS 6组成。这4个晶体管都是低压晶体管，因此，虽然HVNMOS晶体管会导致电压放电较慢，但本实施例中的4个晶体管都是低压晶体管，因此，本实施例中的HVLS的放电速度较快。
本发明实施例中，HVLS采用本征HVNMOS晶体管和低压NMOS晶体管替代HVNMOS晶体管。由于超低电源(<1V)影响排出高压NMOS放电，因此，本实施例中HVLS采用常规栅极偏置，采用低电压的高压NMOS(即本征HVNMOS)而不是高压NMOS。并且，由于还采用了LVNMOS可以保护本征HVNMOS漏电。
图4中示出了与现有技术中采用4个晶体管对应的HVLS(如图1所示)的改进的HVLS的电路图，如图4所示，在本实施例中，所述第一LVNMOS 5的源极、所述第二LVNMOS 6的栅极以及所述第二本征HVNMOS 4的栅极均与输入端(IN)连接，所述第一LVNMOS 5的漏极与所述第一本征HVNMOS 3的源极连接，所述第一LVNMOS 5栅极及所述第一本征HVNMOS 3的栅极连接到电源线VDD，所述第一本征HVNMOS 3的漏极与所述第一HVPMOS 1的漏极及所述第二HVPMOS 2的栅极连接；所述第一HVPMOS 1的源极及所述第二HVPMOS 2的源极连接到电源线VHH，所述第一HVPMOS 1的栅极、所述第二HVPMOS2的漏极以及所述第二本征HVNMOS 4的漏极均与输出端(OUT)连接；所述第二本征HVNMOS 4的源极与所述第二LVNMOS 6的漏极连接；所述第二LVNMOS 6的源极、所述第一LVNMOS 5的基板、所述第一本征HVNMOS 3的基板、所述第二本征HVNMOS 4的基板、以及所述第二LVNMOS 6的基板均连接到电源线VSS。
在本实施例的一个可选实施方式中，该HVLS电路可以采用常规的栅极偏置电源。
在本实施例的另一个可选实施方式中，该HVLS电路可以采用固定单电源供电。例如，该HVLS电路可以采用常规的栅极偏置及固定单电源供电。
在本实施例的另一个可选实施方式中，Valance晶体管40可以为栅极偏置晶体管。
在本实施例中，当输入端为0V，VHH偏压由第二HVPMOS 2传输到输出端，此时，第一HVPMOS 1闭合并关断。因此，使用第一本征HVNMOS 3和第一HVNMOS 5的“node”处的信号为0V。而由于输入端＝0V，因此，第二本征HVNMOS 4及第二LVNMOS 6关闭。在相反的情况下，在输入端为VDD时，“node”处的信号为VDD伏，因此，第二HVPMOS 2关闭，第一HVPMOS 1开启，因此，“节点”处的信号电压为VHH。第二本征HVNMOS 4及第二LVNMOS 6开启，所以输出端的电压为0V。
图5为传统的栅极偏置的HVLS的波形图，如图5所示，这种HVLS电路在低VCC(1.08V)时，由于电源的电压较低，因此，不会切换电平移位。图6为本发明实施例中的HVLS的波形图，如图6所示，即使VCC为0.8V，该HVLS也可以执行电平转换操作。并且，由于采用了低电压的HVNMOS及LVNMOS，从而可以优化放电时间。
采用本发明实施例提供的HVLS支持的电源(参见图6)较传统的栅极偏置的HVLS(参见图5)更低，并且，相对于传统的栅极偏置的HVLS具有更快的放电速度。
图7示出了常规HVLS的阵列布局结构示意图，如图7所示，由于字线和位线区域的问题，该HVLS被分离为高压晶体管区和低压晶体管区。图8示出了本发明实施例的HVLS的阵列布局结构示意图，它可以影响HVLS布局在内存中的布局，但它可以克服图7中的结构分离高低压区域的问题。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种高电压电平转换电路，包括：第一高压P沟道金属氧化物晶体管HVPMOS(1)、第二HVPMOS(2)、放电晶体管(30)和价VALANCE晶体管(40)；其中，
所述放电晶体管(30)由串接的第一本征高压N沟道金属氧化物晶体管HVNMOS(3)和第一低压N沟道金属氧化物晶体管LVNMOS(5)组成；
所述VALANCE晶体管(40)由串接第二本征HVNMOS(4)及第二LVNMOS(6)组成。
2.根据权利要求1所述的电路，其特征在于，所述第一LVNMOS(5)的源极、所述第二LVNMOS(6)的栅极以及所述第二本征HVNMOS(4)的栅极均与输入端IN连接，所述第一LVNMOS(5)的漏极与所述第一本征HVNMOS(3)的源极连接，所述第一LVNMOS(5)栅极及所述第一本征HVNMOS(3)的栅极连接到电源线VDD，所述第一本征HVNMOS(3)的漏极与所述第一HVPMOS(1)的漏极及所述第二HVPMOS(2)的栅极连接。
3.根据权利要求1所述的电路，其特征在于，所述第一HVPMOS(1)的源极及所述第二HVPMOS(2)的源极连接到电源线VHH，所述第一HVPMOS(1)的栅极、所述第二HVPMOS(2)的漏极以及所述第二本征HVNMOS(4)的漏极均与输出端OUT连接。
4.根据权利要求1所述的电路，其特征在于，所述第二本征HVNMOS(4)的源极与所述第二LVNMOS(6)的漏极连接。
5.根据权利要求1所述的电路，其特征在于，所述第二LVNMOS(6)的源极、所述第一LVNMOS(5)的基板、所述第一本征HVNMOS(3)的基板、所述第二本征HVNMOS(4)的基板、以及所述第二LVNMOS(6)的基板均连接到电源线VSS。
6.根据权利要求1所述的电路，其特征在于，所述电路采用栅极偏置电源。
7.根据权利要求1至6中任一项所述的电路，其特征在于，所述电路采用固定单电源供电。
8.根据权利要求1至6中任一项所述的电路，其特征在于，所述VALANCE晶体管(40)为栅极偏置晶体管。
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