JPH07231252A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH07231252A JPH07231252A JP6021667A JP2166794A JPH07231252A JP H07231252 A JPH07231252 A JP H07231252A JP 6021667 A JP6021667 A JP 6021667A JP 2166794 A JP2166794 A JP 2166794A JP H07231252 A JPH07231252 A JP H07231252A
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Abstract
(57)【要約】
【目的】 電源電圧の異なる電源の投入の仕方に拘ら
ず、電源立ち上げ時の貫通電流を抑制可能のレベルシフ
ト回路を実現すること。 【構成】 先に３５Ｖ系電源（Ｖｅｅ）を投入した時点
ではノードＮ1,Ｎ2 の電位が論理的に確定していない
が、第１のＮチャネル型ＭＯＳトランジスタＱN1と並列
に第１のプルダウン抵抗Ｒ1 が接続されていると共に、
第２のＮチャネル型ＭＯＳトランジスタＱN2と並列に第
２のプルダウン抵抗Ｒ2 が接続されているため、ノード
Ｎ1,Ｎ2 の電位は共にＶｅｅの低レベルになっており、
電源Ｖｃｃの上昇期間においては第１のＮチャネル型Ｍ
ＯＳトランジスタＱN1及び第２のＮチャネル型ＭＯＳト
ランジスタＱN2のいずれもがオンし難く、貫通電流Ｉ1
の電流値は抑制される。
ず、電源立ち上げ時の貫通電流を抑制可能のレベルシフ
ト回路を実現すること。 【構成】 先に３５Ｖ系電源（Ｖｅｅ）を投入した時点
ではノードＮ1,Ｎ2 の電位が論理的に確定していない
が、第１のＮチャネル型ＭＯＳトランジスタＱN1と並列
に第１のプルダウン抵抗Ｒ1 が接続されていると共に、
第２のＮチャネル型ＭＯＳトランジスタＱN2と並列に第
２のプルダウン抵抗Ｒ2 が接続されているため、ノード
Ｎ1,Ｎ2 の電位は共にＶｅｅの低レベルになっており、
電源Ｖｃｃの上昇期間においては第１のＮチャネル型Ｍ
ＯＳトランジスタＱN1及び第２のＮチャネル型ＭＯＳト
ランジスタＱN2のいずれもがオンし難く、貫通電流Ｉ1
の電流値は抑制される。
Description
【０００１】
【産業上の利用分野】本発明は、例えば０〜５Ｖ範囲の
狭論理振幅を持つ入力信号を例えば−３０〜５Ｖ範囲の
高論理振幅を持つ出力信号に変換するレベルシフト回路
に関する。
狭論理振幅を持つ入力信号を例えば−３０〜５Ｖ範囲の
高論理振幅を持つ出力信号に変換するレベルシフト回路
に関する。
【０００２】
【従来の技術】例えば液晶駆動ＩＣには５Ｖ系の選択信
号を高電圧の液晶駆動電圧に変換する信号電圧レべル変
換回路（レベルシフト回路）が用いられている。従来、
このレベルシフト回路としては図７に示すようなＣＭＯ
Ｓを用いた低消費電力型のフリップフロップ形回路構成
が一般的である。図７に示す従来のレベルシフト回路
は、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電源による狭
論理振幅の論理入力信号Ｖinにより５Ｖ系の狭論理振幅
の反転信号Ｖin（バー）を生成するＣＭＯＳインバータ
１と、論理入力信号Ｖinによりスイッチング制御される
第１のＰチャネル型ＭＯＳトランジスタＱP1と、反転信
号Ｖin（バー）によりスイッチング制御される第２のＰ
チャネル型ＭＯＳトランジスタＱP2と、第１のＰチャネ
ル型ＭＯＳトランジスタＱP1に直列接続しており、第２
のＰチャネル型ＭＯＳトランジスタＱP2の閉成により閉
成制御される第１のＮチャネル型ＭＯＳトランジスタＱ
N1と、第２のＰチャネル型ＭＯＳトランジスタＱP2に直
列接続しており、第１のＰチャネル型ＭＯＳトランジス
タＱP1の閉成により閉成制御される第２のＮチャネル型
ＭＯＳトランジスタＱN2とを有している。
号を高電圧の液晶駆動電圧に変換する信号電圧レべル変
換回路（レベルシフト回路）が用いられている。従来、
このレベルシフト回路としては図７に示すようなＣＭＯ
Ｓを用いた低消費電力型のフリップフロップ形回路構成
が一般的である。図７に示す従来のレベルシフト回路
は、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電源による狭
論理振幅の論理入力信号Ｖinにより５Ｖ系の狭論理振幅
の反転信号Ｖin（バー）を生成するＣＭＯＳインバータ
１と、論理入力信号Ｖinによりスイッチング制御される
第１のＰチャネル型ＭＯＳトランジスタＱP1と、反転信
号Ｖin（バー）によりスイッチング制御される第２のＰ
チャネル型ＭＯＳトランジスタＱP2と、第１のＰチャネ
ル型ＭＯＳトランジスタＱP1に直列接続しており、第２
のＰチャネル型ＭＯＳトランジスタＱP2の閉成により閉
成制御される第１のＮチャネル型ＭＯＳトランジスタＱ
N1と、第２のＰチャネル型ＭＯＳトランジスタＱP2に直
列接続しており、第１のＰチャネル型ＭＯＳトランジス
タＱP1の閉成により閉成制御される第２のＮチャネル型
ＭＯＳトランジスタＱN2とを有している。
【０００３】論理出力信号Ｖout 及びその反転信号Ｖ
out （バー）はそれぞれノードＮ1 及びＮ2 から取り出
される。このような構成のレベルシフト回路において、
論理入力信号Ｖinが０Ｖ（＝Ｖｓｓ）から５Ｖ（＝Ｖｃ
ｃ）の高レベルになると、第１のＰチャネル型ＭＯＳト
ランジスタＱP1は開成し、反転信号Ｖin（バー）が０ｖ
（＝Ｖｓｓ）の低レベルになることから第２のＰチャネ
ル型ＭＯＳトランジスタＱP2は閉成状態になる。第２の
Ｐチャネル型ＭＯＳトランジスタＱP2の閉成によってノ
ードＮ1 が５Ｖの高レベル電位となるので、第１のＮチ
ャネル型ＭＯＳトランジスタＱN1は閉成し、ノードＮ2
が接地電位の−３０Ｖ（＝Ｖｅｅ）となり、第２のＮチ
ャネル型ＭＯＳトランジスタＱN2が開成する。従って、
図８（ａ）に示す０〜５Ｖの狭論理振幅値を持つ論理入
力信号Ｖinのステップ波形に対して−３０〜５Ｖの高論
理振幅値を持つ論理出力信号Ｖout のステップ波形が得
られる。
out （バー）はそれぞれノードＮ1 及びＮ2 から取り出
される。このような構成のレベルシフト回路において、
論理入力信号Ｖinが０Ｖ（＝Ｖｓｓ）から５Ｖ（＝Ｖｃ
ｃ）の高レベルになると、第１のＰチャネル型ＭＯＳト
ランジスタＱP1は開成し、反転信号Ｖin（バー）が０ｖ
（＝Ｖｓｓ）の低レベルになることから第２のＰチャネ
ル型ＭＯＳトランジスタＱP2は閉成状態になる。第２の
Ｐチャネル型ＭＯＳトランジスタＱP2の閉成によってノ
ードＮ1 が５Ｖの高レベル電位となるので、第１のＮチ
ャネル型ＭＯＳトランジスタＱN1は閉成し、ノードＮ2
が接地電位の−３０Ｖ（＝Ｖｅｅ）となり、第２のＮチ
ャネル型ＭＯＳトランジスタＱN2が開成する。従って、
図８（ａ）に示す０〜５Ｖの狭論理振幅値を持つ論理入
力信号Ｖinのステップ波形に対して−３０〜５Ｖの高論
理振幅値を持つ論理出力信号Ｖout のステップ波形が得
られる。
【０００４】
【発明が解決しようとする課題】図７に示すレベルシフ
ト回路を含む半導体集積回路の電源投入時において、５
Ｖ系電源（Ｖｓｓ〜Ｖｃｃ）を先に投入した後、３５Ｖ
系電源（Ｖｅｅ〜Ｖｃｃ）を投入した場合には、３５Ｖ
系電源の投入時においては第１及び第２のＰチャネル型
ＭＯＳトランジスタＱP1，ＱP2のゲート電位が入力電位
Ｖin，Ｖin（バー）として論理的に既に確定しているた
め、第１及び第２のＰチャネル型ＭＯＳトランジスタＱ
P1，ＱP2は相互排他的にオン又はオフ状態にあり、これ
によって第１及び第２のＮチャネル型ＭＯＳトランジス
タＱN1，ＱN2は相互排他的にオフ又はオン状態にあるの
で、第１のＰチャネル型ＭＯＳトランジスタＱP1及び第
１のＮチャネル型ＭＯＳトランジスタＱN1から成る直列
回路又は第２のＰチャネル型ＭＯＳトランジスタＱP2及
び第２のＮチャネル型ＭＯＳトランジスタＱN2から成る
直列回路はオン状態になることがない。従って、５Ｖ系
電源を３５Ｖ系電源よりも先に投入した場合には、いず
れのＮチャネル型ＭＯＳトランジスタＱN1，ＱN2にも貫
通電流が流れなることはない。
ト回路を含む半導体集積回路の電源投入時において、５
Ｖ系電源（Ｖｓｓ〜Ｖｃｃ）を先に投入した後、３５Ｖ
系電源（Ｖｅｅ〜Ｖｃｃ）を投入した場合には、３５Ｖ
系電源の投入時においては第１及び第２のＰチャネル型
ＭＯＳトランジスタＱP1，ＱP2のゲート電位が入力電位
Ｖin，Ｖin（バー）として論理的に既に確定しているた
め、第１及び第２のＰチャネル型ＭＯＳトランジスタＱ
P1，ＱP2は相互排他的にオン又はオフ状態にあり、これ
によって第１及び第２のＮチャネル型ＭＯＳトランジス
タＱN1，ＱN2は相互排他的にオフ又はオン状態にあるの
で、第１のＰチャネル型ＭＯＳトランジスタＱP1及び第
１のＮチャネル型ＭＯＳトランジスタＱN1から成る直列
回路又は第２のＰチャネル型ＭＯＳトランジスタＱP2及
び第２のＮチャネル型ＭＯＳトランジスタＱN2から成る
直列回路はオン状態になることがない。従って、５Ｖ系
電源を３５Ｖ系電源よりも先に投入した場合には、いず
れのＮチャネル型ＭＯＳトランジスタＱN1，ＱN2にも貫
通電流が流れなることはない。
【０００５】しかしながら、逆に、３５Ｖ系電源（Ｖｅ
ｅ〜Ｖｃｃ）を先に投入した後、５Ｖ系電源（Ｖｓｓ〜
Ｖｃｃ）を投入した場合には、５Ｖ系電源電圧がある程
度上昇する迄、貫通電流が流れ続けてしまう。即ち、先
に３５Ｖ系電源を投入しても、その投入時点では第１及
び第２のＰチャネル型ＭＯＳトランジスタＱP1，ＱP2の
ゲート電圧は未だ論理的に確定していない。その後、図
８（ｂ）に示すように５Ｖ系電源Ｖｃｃが投入され、除
々にその電位が上昇するが、この上昇期間においては第
１及び第２のＰチャネル型ＭＯＳトランジスタＱP1，Ｑ
P2のいずれか一方がオン・オフの過渡的中間状態におか
れるため、ノードＮ1,Ｎ2 の一方が浮遊状態になり、こ
れにより第１及び第２のＮチャネル型ＭＯＳトランジス
タＱN1，ＱN2の一方に貫通電流Ｉが流れてしまう。Ｖｃ
ｃ電源の立ち上げ完了として認められる値が例えば３．
５Ｖとすれば、この値まで貫通電通Ｉは増え続け、最大
１２５μＡまで流れる。そしてそれまで上昇する時間は
３μＳ程度要しており、無視でいない無効電流が流れて
しまう。液晶駆動ＩＣではこのような１ビットのレベル
シフト回路が数十から数百ビット内蔵されているため、
電源起動時には通常使用時に比べて非常に大きな無効電
力を消費している。そのため、電流定格が大きな高価な
電源回路（バッテリ）の使用を余儀無くされる。
ｅ〜Ｖｃｃ）を先に投入した後、５Ｖ系電源（Ｖｓｓ〜
Ｖｃｃ）を投入した場合には、５Ｖ系電源電圧がある程
度上昇する迄、貫通電流が流れ続けてしまう。即ち、先
に３５Ｖ系電源を投入しても、その投入時点では第１及
び第２のＰチャネル型ＭＯＳトランジスタＱP1，ＱP2の
ゲート電圧は未だ論理的に確定していない。その後、図
８（ｂ）に示すように５Ｖ系電源Ｖｃｃが投入され、除
々にその電位が上昇するが、この上昇期間においては第
１及び第２のＰチャネル型ＭＯＳトランジスタＱP1，Ｑ
P2のいずれか一方がオン・オフの過渡的中間状態におか
れるため、ノードＮ1,Ｎ2 の一方が浮遊状態になり、こ
れにより第１及び第２のＮチャネル型ＭＯＳトランジス
タＱN1，ＱN2の一方に貫通電流Ｉが流れてしまう。Ｖｃ
ｃ電源の立ち上げ完了として認められる値が例えば３．
５Ｖとすれば、この値まで貫通電通Ｉは増え続け、最大
１２５μＡまで流れる。そしてそれまで上昇する時間は
３μＳ程度要しており、無視でいない無効電流が流れて
しまう。液晶駆動ＩＣではこのような１ビットのレベル
シフト回路が数十から数百ビット内蔵されているため、
電源起動時には通常使用時に比べて非常に大きな無効電
力を消費している。そのため、電流定格が大きな高価な
電源回路（バッテリ）の使用を余儀無くされる。
【０００６】そこで上記問題点に鑑み、本発明の第１の
課題は、電源電圧の異なる電源の投入の仕方に拘らず、
電源立ち上げ時の貫通電流を抑制可能のレベルシフト回
路を実現することにあり、本発明の第２の課題は、更に
応答速度（動作速度）を低下させずに済むレベルシフト
回路を実現することにある。
課題は、電源電圧の異なる電源の投入の仕方に拘らず、
電源立ち上げ時の貫通電流を抑制可能のレベルシフト回
路を実現することにあり、本発明の第２の課題は、更に
応答速度（動作速度）を低下させずに済むレベルシフト
回路を実現することにある。
【０００７】
【課題を解決するための手段】上記第１の課題を解決す
るため、本発明の講じた手段は、第１電源による狭論理
振幅の入力信号を第２電源による広論理振幅の出力信号
に変換するレベルシフト回路であって、上記入力信号に
よりスイッチング制御される第１導電型の第１のＭＩＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）
と、上記入力信号の反転信号によりスイッチング制御さ
れる第１導電型の第２のＭＩＳトランジスタと、第１導
電型の第１のＭＩＳトランジスタに直列しており、第１
導電型の第２のＭＩＳトランジスタの閉成により閉成制
御される第２導電型の第１のＭＩＳトランジスタと、第
１導電型の第２のＭＩＳトランジスタに直列しており、
第１導電型の第１のＭＩＳトランジスタの閉成により閉
成制御される第２導電型の第２のＭＩＳトランジスタ
と、第１電源の起動時における電圧増加過程では第２導
電型の第１のＭＩＳトランジスタ及び第２導電型の第２
のＭＩＳトランジスタを強制的に開成維持せしめる強制
開成制御手段を有することを特徴とする。ここで、上記
強制開成制御手段の具体的構成としては、上記第２導電
型の第１のＭＩＳトランジスタと並列に接続された第１
の高抵抗と、上記第２導電型の第２のＭＩＳトランジス
タと並列に接続された第２の高抵抗を採用することがで
きる。
るため、本発明の講じた手段は、第１電源による狭論理
振幅の入力信号を第２電源による広論理振幅の出力信号
に変換するレベルシフト回路であって、上記入力信号に
よりスイッチング制御される第１導電型の第１のＭＩＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）
と、上記入力信号の反転信号によりスイッチング制御さ
れる第１導電型の第２のＭＩＳトランジスタと、第１導
電型の第１のＭＩＳトランジスタに直列しており、第１
導電型の第２のＭＩＳトランジスタの閉成により閉成制
御される第２導電型の第１のＭＩＳトランジスタと、第
１導電型の第２のＭＩＳトランジスタに直列しており、
第１導電型の第１のＭＩＳトランジスタの閉成により閉
成制御される第２導電型の第２のＭＩＳトランジスタ
と、第１電源の起動時における電圧増加過程では第２導
電型の第１のＭＩＳトランジスタ及び第２導電型の第２
のＭＩＳトランジスタを強制的に開成維持せしめる強制
開成制御手段を有することを特徴とする。ここで、上記
強制開成制御手段の具体的構成としては、上記第２導電
型の第１のＭＩＳトランジスタと並列に接続された第１
の高抵抗と、上記第２導電型の第２のＭＩＳトランジス
タと並列に接続された第２の高抵抗を採用することがで
きる。
【０００８】また、上記第２の課題をも解決するための
上記強制開成制御手段の具体的構成として、上記第２導
電型の第１のＭＩＳトランジスタに直列しており、上記
第１電源の電圧増加に応じてオン抵抗の低減する第２導
電型の第３のＭＩＳトランジスタと、上記第２導電型の
第２のＭＩＳトランジスタに直列しており、上記第１電
源の電圧増加に応じてオン抵抗の低減する第２導電型の
第４のＭＩＳトランジスタであることを特徴とする。
上記強制開成制御手段の具体的構成として、上記第２導
電型の第１のＭＩＳトランジスタに直列しており、上記
第１電源の電圧増加に応じてオン抵抗の低減する第２導
電型の第３のＭＩＳトランジスタと、上記第２導電型の
第２のＭＩＳトランジスタに直列しており、上記第１電
源の電圧増加に応じてオン抵抗の低減する第２導電型の
第４のＭＩＳトランジスタであることを特徴とする。
【０００９】
【作用】このように、第１電源起動時では強制開成制御
手段の作用によって第１及び第２のＭＩＳトランジスタ
が開成状態又はオン抵抗の高い状態に維持されている。
手段の作用によって第１及び第２のＭＩＳトランジスタ
が開成状態又はオン抵抗の高い状態に維持されている。
【００１０】このため、第１及び第２のＭＩＳトランジ
スタのいずれか一方に流れる貫通電流の値を低減させる
ことができる。このようなレベルシフト回路を多ビット
含む液晶駆動ＩＣ等においては、異種電源（第１電源，
第２電源）の起動の仕方による無効電流を抑制すること
ができ、消費電力の低減を図ることができることは勿論
のこと、起動時のラッシュ電流を抑制できるので、電流
定格の小さい電源回路の使用を可能とする。
スタのいずれか一方に流れる貫通電流の値を低減させる
ことができる。このようなレベルシフト回路を多ビット
含む液晶駆動ＩＣ等においては、異種電源（第１電源，
第２電源）の起動の仕方による無効電流を抑制すること
ができ、消費電力の低減を図ることができることは勿論
のこと、起動時のラッシュ電流を抑制できるので、電流
定格の小さい電源回路の使用を可能とする。
【００１１】また、強制開成制御手段として、第２導電
型の第１のＭＩＳトランジスタと並列に接続された第１
の高抵抗と、第２導電型の第２のＭＩＳトランジスタと
並列に接続された第２の高抵抗を用いる場合には、半導
体集積回路のレイアウト面積の縮小化を図ることができ
る。
型の第１のＭＩＳトランジスタと並列に接続された第１
の高抵抗と、第２導電型の第２のＭＩＳトランジスタと
並列に接続された第２の高抵抗を用いる場合には、半導
体集積回路のレイアウト面積の縮小化を図ることができ
る。
【００１２】更に、強制開成制御手段として、第２導電
型の第１のＭＩＳトランジスタに直列しており、第１電
源の電位上昇に応じてオン抵抗の低減する第２導電型の
第３のＭＩＳトランジスタと、第２導電型の第２のＭＩ
Ｓトランジスタに直列しており、第１電源の電位上昇に
応じてオン抵抗の低減する第２導電型の第４のＭＩＳト
ランジスタを用いる場合には、第１電源の電圧上昇過程
においてトランジスタの開成状態及びオン抵抗の高い状
態により貫通電流値の抑制を図ることができると共に、
通常動作時には第１電源が完全に立ち上がっているた
め、第２導電型の第３及び第４のＭＩＳトランジスタは
閉成状態であるため、寄生時定数を無視でき、強制開成
制御手段として高抵抗を用いる場合に比して応答速度を
低下させずに済む。
型の第１のＭＩＳトランジスタに直列しており、第１電
源の電位上昇に応じてオン抵抗の低減する第２導電型の
第３のＭＩＳトランジスタと、第２導電型の第２のＭＩ
Ｓトランジスタに直列しており、第１電源の電位上昇に
応じてオン抵抗の低減する第２導電型の第４のＭＩＳト
ランジスタを用いる場合には、第１電源の電圧上昇過程
においてトランジスタの開成状態及びオン抵抗の高い状
態により貫通電流値の抑制を図ることができると共に、
通常動作時には第１電源が完全に立ち上がっているた
め、第２導電型の第３及び第４のＭＩＳトランジスタは
閉成状態であるため、寄生時定数を無視でき、強制開成
制御手段として高抵抗を用いる場合に比して応答速度を
低下させずに済む。
【００１３】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１４】〔実施例１〕図１は本発明の実施例１に係
るレベルシフト回路を示す回路図である。本例のレベル
シフト回路は、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電
源による狭論理振幅の入力信号Ｖinを３５Ｖ系（Ｖｅｅ
〜Ｖｓｓ，−３０〜５Ｖ）による広論理振幅の出力信号
に変換するレベルシフト回路であって、５Ｖ系狭論理振
幅の論理入力信号Ｖinにより５Ｖ系の狭論理振幅の反転
信号Ｖin（バー）を生成するＣＭＯＳインバータ１と、
論理入力信号Ｖinによりスイッチング制御される第１の
Ｐチャネル型ＭＯＳトランジスタＱP1と、反転信号Ｖin
（バー）によりスイッチング制御される第２のＰチャネ
ル型ＭＯＳトランジスタＱP2と、第１のＰチャネル型Ｍ
ＯＳトランジスタＱP1に直列接続しており、第２のＰチ
ャネル型ＭＯＳトランジスタＱP2の閉成により閉成制御
される第１のＮチャネル型ＭＯＳトランジスタＱN1と、
第２のＰチャネル型ＭＯＳトランジスタＱP2に直列接続
しており、第１のＰチャネル型ＭＯＳトランジスタＱP1
の閉成により閉成制御される第２のＮチャネル型ＭＯＳ
トランジスタＱN2と、第１のＮチャネル型ＭＯＳトラン
ジスタＱN1と並列に接続された高抵抗の第１のプルダウ
ン抵抗Ｒ1 と、第２のＮチャネル型ＭＯＳトランジスタ
ＱN2と並列に接続された高抵抗の第２のプルダウン抵抗
Ｒ2 とを有している。
るレベルシフト回路を示す回路図である。本例のレベル
シフト回路は、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電
源による狭論理振幅の入力信号Ｖinを３５Ｖ系（Ｖｅｅ
〜Ｖｓｓ，−３０〜５Ｖ）による広論理振幅の出力信号
に変換するレベルシフト回路であって、５Ｖ系狭論理振
幅の論理入力信号Ｖinにより５Ｖ系の狭論理振幅の反転
信号Ｖin（バー）を生成するＣＭＯＳインバータ１と、
論理入力信号Ｖinによりスイッチング制御される第１の
Ｐチャネル型ＭＯＳトランジスタＱP1と、反転信号Ｖin
（バー）によりスイッチング制御される第２のＰチャネ
ル型ＭＯＳトランジスタＱP2と、第１のＰチャネル型Ｍ
ＯＳトランジスタＱP1に直列接続しており、第２のＰチ
ャネル型ＭＯＳトランジスタＱP2の閉成により閉成制御
される第１のＮチャネル型ＭＯＳトランジスタＱN1と、
第２のＰチャネル型ＭＯＳトランジスタＱP2に直列接続
しており、第１のＰチャネル型ＭＯＳトランジスタＱP1
の閉成により閉成制御される第２のＮチャネル型ＭＯＳ
トランジスタＱN2と、第１のＮチャネル型ＭＯＳトラン
ジスタＱN1と並列に接続された高抵抗の第１のプルダウ
ン抵抗Ｒ1 と、第２のＮチャネル型ＭＯＳトランジスタ
ＱN2と並列に接続された高抵抗の第２のプルダウン抵抗
Ｒ2 とを有している。
【００１５】論理出力信号Ｖout 及びその反転信号Ｖ
out （バー）はそれぞれノードＮ1 及びＮ2 から取り出
される。このような構成のレベルシフト回路において、
論理入力信号Ｖinが０Ｖ（＝Ｖｓｓ）から５Ｖ（＝Ｖｃ
ｃ）の高レベルになると、第１のＰチャネル型ＭＯＳト
ランジスタＱP1は開成し、反転信号Ｖin（バー）が０Ｖ
（＝Ｖｓｓ）の低レベルになることから第２のＰチャネ
ル型ＭＯＳトランジスタＱP2は閉成状態になる。ノード
Ｎ1 は高抵抗の第２のプルダウン抵抗Ｒ2 によって過渡
的には非短絡状態とみることができるため、第２のＰチ
ャネル型ＭＯＳトランジスタＱP2の閉成によってノード
Ｎ1 が５Ｖの高レベル電位となるので、第１のＮチャネ
ル型ＭＯＳトランジスタＱN1は閉成し、ノードＮ2 が接
地電位の−３０Ｖ（＝Ｖｅｅ）となり、第２のＮチャネ
ル型ＭＯＳトランジスタＱN2が開成する。従って、図３
に示すように、０〜５Ｖの狭論理振幅値を持つ論理入力
信号Ｖinのステップ波形に対して−３０〜５Ｖの高論理
振幅値を持つ論理出力信号Ｖout のステップ波形が得ら
れる。
out （バー）はそれぞれノードＮ1 及びＮ2 から取り出
される。このような構成のレベルシフト回路において、
論理入力信号Ｖinが０Ｖ（＝Ｖｓｓ）から５Ｖ（＝Ｖｃ
ｃ）の高レベルになると、第１のＰチャネル型ＭＯＳト
ランジスタＱP1は開成し、反転信号Ｖin（バー）が０Ｖ
（＝Ｖｓｓ）の低レベルになることから第２のＰチャネ
ル型ＭＯＳトランジスタＱP2は閉成状態になる。ノード
Ｎ1 は高抵抗の第２のプルダウン抵抗Ｒ2 によって過渡
的には非短絡状態とみることができるため、第２のＰチ
ャネル型ＭＯＳトランジスタＱP2の閉成によってノード
Ｎ1 が５Ｖの高レベル電位となるので、第１のＮチャネ
ル型ＭＯＳトランジスタＱN1は閉成し、ノードＮ2 が接
地電位の−３０Ｖ（＝Ｖｅｅ）となり、第２のＮチャネ
ル型ＭＯＳトランジスタＱN2が開成する。従って、図３
に示すように、０〜５Ｖの狭論理振幅値を持つ論理入力
信号Ｖinのステップ波形に対して−３０〜５Ｖの高論理
振幅値を持つ論理出力信号Ｖout のステップ波形が得ら
れる。
【００１６】ここで、３５Ｖ系電源（Ｖｅｅ〜Ｖｃｃ）
を先に投入した後、５Ｖ系電源（Ｖｓｓ〜Ｖｃｃ）を投
入した場合について考察する。先に３５Ｖ系電源を投入
しても、その投入時点では第１及び第２のＰチャネル型
ＭＯＳトランジスタＱP1，ＱP2のゲート電圧は未だ論理
的に確定していない。その後、図２（ａ）に示すように
５Ｖ系電源Ｖｃｃが投入され、除々にその電位が上昇す
るが、この上昇期間においては第１及び第２のＰチャネ
ル型ＭＯＳトランジスタＱP1，ＱP2のいずれか一方がオ
ン・オフの過渡的中間状態におかれているが、本例で
は、第１のＮチャネル型ＭＯＳトランジスタＱN1と並列
に第１のプルダウン抵抗Ｒ1 が接続されていると共に、
第２のＮチャネル型ＭＯＳトランジスタＱN2と並列に第
２のプルダウン抵抗Ｒ2 が接続されているため、ノード
Ｎ1,Ｎ2 の電位は共にＶｅｅの低レベルになっている。
このため、電源Ｖｃｃの上昇期間においては第１のＮチ
ャネル型ＭＯＳトランジスタＱN1及び第２のＮチャネル
型ＭＯＳトランジスタＱN2のいずれもがオンし難く、Ｖ
ｃｃ電源がある程度立ち上げられた時点（例えば３．５
Ｖ程度の時点）からプルダウン抵抗Ｒ1 ，Ｒ2 の電圧降
下で第１のＮチャネル型ＭＯＳトランジスタＱN1及び第
２のＮチャネル型ＭＯＳトランジスタＱN2のいずれかが
オンとなり、貫通電流Ｉ1 が流れる。この貫通電流Ｉ1
の値はトランジスタＱN1，ＱN2の開成状態及びオン抵抗
の高い状態により図８（ｂ）に示す従来の貫通電流Ｉの
値より低くなっている。このようにプルダウン抵抗
Ｒ1 ，Ｒ2 としては通常動作時においては抵抗値無限大
で、電源起動時には抵抗値零となるものが望ましいが、
本例ではその中庸的な値として高抵抗を用いてある。プ
ルダウン抵抗Ｒ1 ，Ｒ2 の抵抗値が５０ＭＥＧオームの
ときは、図２（ａ）に示すように、貫通電流Ｉ1 の最大
値は９０μＡであり、従来に比べ相当減少している。ま
た、プルダウン抵抗Ｒ1 ，Ｒ2 の抵抗値が２０ＭＥＧオ
ームのときは、図２（ｂ）に示すように、貫通電流Ｉ2
の最大値は４５μＡであり、従来の貫通電流の最大値
（１２５μＡ）の４０％以下になっている。また通常動
作時における出力遅延時間（応答速度）は、プルダウン
抵抗Ｒ1 ，Ｒ2 の抵抗値が２０ＭＥＧオームときは図３
に示すように、従来の応答速度と遜色がない。ただ、プ
ルダウン抵抗Ｒ1 ，Ｒ2 の抵抗値を下げれば下げる程、
電源起動時の貫通電流の値は減少するものの、電源起動
後の通常動作時においては高抵抗のプルダウン抵抗
Ｒ1 ，Ｒ2であっても、ノードＮ1,Ｎ2 が低レベル（Ｖ
ｅｅ）に繋がっているため、プルダウン抵抗Ｒ1 ，Ｒ2
の抵抗値を下げ過ぎると、出力信号のターンオン時の応
答速度が遅くなる傾向にある。
を先に投入した後、５Ｖ系電源（Ｖｓｓ〜Ｖｃｃ）を投
入した場合について考察する。先に３５Ｖ系電源を投入
しても、その投入時点では第１及び第２のＰチャネル型
ＭＯＳトランジスタＱP1，ＱP2のゲート電圧は未だ論理
的に確定していない。その後、図２（ａ）に示すように
５Ｖ系電源Ｖｃｃが投入され、除々にその電位が上昇す
るが、この上昇期間においては第１及び第２のＰチャネ
ル型ＭＯＳトランジスタＱP1，ＱP2のいずれか一方がオ
ン・オフの過渡的中間状態におかれているが、本例で
は、第１のＮチャネル型ＭＯＳトランジスタＱN1と並列
に第１のプルダウン抵抗Ｒ1 が接続されていると共に、
第２のＮチャネル型ＭＯＳトランジスタＱN2と並列に第
２のプルダウン抵抗Ｒ2 が接続されているため、ノード
Ｎ1,Ｎ2 の電位は共にＶｅｅの低レベルになっている。
このため、電源Ｖｃｃの上昇期間においては第１のＮチ
ャネル型ＭＯＳトランジスタＱN1及び第２のＮチャネル
型ＭＯＳトランジスタＱN2のいずれもがオンし難く、Ｖ
ｃｃ電源がある程度立ち上げられた時点（例えば３．５
Ｖ程度の時点）からプルダウン抵抗Ｒ1 ，Ｒ2 の電圧降
下で第１のＮチャネル型ＭＯＳトランジスタＱN1及び第
２のＮチャネル型ＭＯＳトランジスタＱN2のいずれかが
オンとなり、貫通電流Ｉ1 が流れる。この貫通電流Ｉ1
の値はトランジスタＱN1，ＱN2の開成状態及びオン抵抗
の高い状態により図８（ｂ）に示す従来の貫通電流Ｉの
値より低くなっている。このようにプルダウン抵抗
Ｒ1 ，Ｒ2 としては通常動作時においては抵抗値無限大
で、電源起動時には抵抗値零となるものが望ましいが、
本例ではその中庸的な値として高抵抗を用いてある。プ
ルダウン抵抗Ｒ1 ，Ｒ2 の抵抗値が５０ＭＥＧオームの
ときは、図２（ａ）に示すように、貫通電流Ｉ1 の最大
値は９０μＡであり、従来に比べ相当減少している。ま
た、プルダウン抵抗Ｒ1 ，Ｒ2 の抵抗値が２０ＭＥＧオ
ームのときは、図２（ｂ）に示すように、貫通電流Ｉ2
の最大値は４５μＡであり、従来の貫通電流の最大値
（１２５μＡ）の４０％以下になっている。また通常動
作時における出力遅延時間（応答速度）は、プルダウン
抵抗Ｒ1 ，Ｒ2 の抵抗値が２０ＭＥＧオームときは図３
に示すように、従来の応答速度と遜色がない。ただ、プ
ルダウン抵抗Ｒ1 ，Ｒ2 の抵抗値を下げれば下げる程、
電源起動時の貫通電流の値は減少するものの、電源起動
後の通常動作時においては高抵抗のプルダウン抵抗
Ｒ1 ，Ｒ2であっても、ノードＮ1,Ｎ2 が低レベル（Ｖ
ｅｅ）に繋がっているため、プルダウン抵抗Ｒ1 ，Ｒ2
の抵抗値を下げ過ぎると、出力信号のターンオン時の応
答速度が遅くなる傾向にある。
【００１７】また、本例では従来構成に対して２個の高
抵抗を付加した簡素な構成であり、このため、半導体集
積回路のレイアウト面積の縮小化に寄与する。
抵抗を付加した簡素な構成であり、このため、半導体集
積回路のレイアウト面積の縮小化に寄与する。
【００１８】〔実施例２〕図４は本発明の実施例２に係
るレベルシフト回路を示す回路図である。図１に示す実
施例１のレベルシフト回路はＮ型半導体基板に形成さ
れ、狭論理振幅の高レベル（Ｖｃｃ）と広論理振幅の高
レベルとを一致させ、狭論理振幅の低レベル電位（Ｖｓ
ｓ）を広論理振幅の低レベル電位（Ｖｅｅ）に置き換え
するものであるが、本例のレベルシフト回路はＰ型半導
体基板に形成され、狭論理振幅の低レベル（Ｖｓｓ）と
広論理振幅の低レベルとを一致させ、論理振幅の高レベ
ル電位（Ｖｃｃ）を広論理振幅の高レベル電位（Ｖｄ
ｄ）に置き換えするものである。
るレベルシフト回路を示す回路図である。図１に示す実
施例１のレベルシフト回路はＮ型半導体基板に形成さ
れ、狭論理振幅の高レベル（Ｖｃｃ）と広論理振幅の高
レベルとを一致させ、狭論理振幅の低レベル電位（Ｖｓ
ｓ）を広論理振幅の低レベル電位（Ｖｅｅ）に置き換え
するものであるが、本例のレベルシフト回路はＰ型半導
体基板に形成され、狭論理振幅の低レベル（Ｖｓｓ）と
広論理振幅の低レベルとを一致させ、論理振幅の高レベ
ル電位（Ｖｃｃ）を広論理振幅の高レベル電位（Ｖｄ
ｄ）に置き換えするものである。
【００１９】即ち、本例のレベルシフト回路は、５Ｖ系
（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電源による狭論理振幅の
入力信号Ｖinを３０Ｖ系（ＶｓｓからＶｄｄ，０〜３０
Ｖ）による広論理振幅の出力信号に変換するレベルシフ
ト回路であって、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）
の狭論理振幅の論理入力信号Ｖinにより５Ｖ系の狭論理
振幅の反転信号Ｖin（バー）を生成するＣＭＯＳインバ
ータ１と、論理入力信号Ｖinによりスイッチング制御さ
れる第１のＮチャネル型ＭＯＳトランジスタＦN1と、反
転信号Ｖin（バー）によりスイッチング制御される第２
のＮチャネル型ＭＯＳトランジスタＦN2と、第１のＮチ
ャネル型ＭＯＳトランジスタＦN1に直列接続しており、
第２のＮチャネル型ＭＯＳトランジスタＦN2の閉成によ
り閉成制御される第１のＰチャネル型ＭＯＳトランジス
タＦP1と、第２のＮチャネル型ＭＯＳトランジスタＦN2
に直列接続しており、第１のＮチャネル型ＭＯＳトラン
ジスタＦN1の閉成により閉成制御される第２のＰチャネ
ル型ＭＯＳトランジスタＦP2と、第１のＰチャネル型Ｍ
ＯＳトランジスタＦP1と並列に接続された高抵抗の第１
のプルアップ抵抗ｒ1 と、第２のＰチャネル型ＭＯＳト
ランジスタＦP2と並列に接続された高抵抗の第２のプル
アップ抵抗ｒ2 とを有している。
（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電源による狭論理振幅の
入力信号Ｖinを３０Ｖ系（ＶｓｓからＶｄｄ，０〜３０
Ｖ）による広論理振幅の出力信号に変換するレベルシフ
ト回路であって、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）
の狭論理振幅の論理入力信号Ｖinにより５Ｖ系の狭論理
振幅の反転信号Ｖin（バー）を生成するＣＭＯＳインバ
ータ１と、論理入力信号Ｖinによりスイッチング制御さ
れる第１のＮチャネル型ＭＯＳトランジスタＦN1と、反
転信号Ｖin（バー）によりスイッチング制御される第２
のＮチャネル型ＭＯＳトランジスタＦN2と、第１のＮチ
ャネル型ＭＯＳトランジスタＦN1に直列接続しており、
第２のＮチャネル型ＭＯＳトランジスタＦN2の閉成によ
り閉成制御される第１のＰチャネル型ＭＯＳトランジス
タＦP1と、第２のＮチャネル型ＭＯＳトランジスタＦN2
に直列接続しており、第１のＮチャネル型ＭＯＳトラン
ジスタＦN1の閉成により閉成制御される第２のＰチャネ
ル型ＭＯＳトランジスタＦP2と、第１のＰチャネル型Ｍ
ＯＳトランジスタＦP1と並列に接続された高抵抗の第１
のプルアップ抵抗ｒ1 と、第２のＰチャネル型ＭＯＳト
ランジスタＦP2と並列に接続された高抵抗の第２のプル
アップ抵抗ｒ2 とを有している。
【００２０】論理出力信号Ｖout 及びその反転信号Ｖ
out （バー）はそれぞれノードＮ1 及びＮ2 から取り出
される。このような構成のレベルシフト回路において、
論理入力信号Ｖinが０Ｖ（＝Ｖｓｓ）から５Ｖ（＝Ｖｃ
ｃ）の高レベルになると、第１のＮチャネル型ＭＯＳト
ランジスタＦN1は閉成し、反転信号Ｖin（バー）が０Ｖ
（＝Ｖｓｓ）の低レベルになることから第２のＮチャネ
ル型ＭＯＳトランジスタＦN2は開成状態になる。ノード
Ｎ2 は高抵抗の第１のプルアップ抵抗ｒ1 によって過渡
的に非短絡状態とみることができるため、第１のＮチャ
ネル型ＭＯＳトランジスタＦN1の閉成によってノードＮ
2 が０Ｖの低レベル電位（Ｖｓｓ）となるので、第２の
Ｐチャネル型ＭＯＳトランジスタＦP2は閉成し、ノード
Ｎ1 が＋３０Ｖ（＝Ｖｄｄ）となり、第１のＰチャネル
型ＭＯＳトランジスタＦP1が開成する。従って、０〜５
Ｖの狭論理振幅値を持つ論理入力信号Ｖinのステップ波
形に対して０〜３０の高論理振幅値を持つ論理出力信号
Ｖout のステップ波形が得られる。
out （バー）はそれぞれノードＮ1 及びＮ2 から取り出
される。このような構成のレベルシフト回路において、
論理入力信号Ｖinが０Ｖ（＝Ｖｓｓ）から５Ｖ（＝Ｖｃ
ｃ）の高レベルになると、第１のＮチャネル型ＭＯＳト
ランジスタＦN1は閉成し、反転信号Ｖin（バー）が０Ｖ
（＝Ｖｓｓ）の低レベルになることから第２のＮチャネ
ル型ＭＯＳトランジスタＦN2は開成状態になる。ノード
Ｎ2 は高抵抗の第１のプルアップ抵抗ｒ1 によって過渡
的に非短絡状態とみることができるため、第１のＮチャ
ネル型ＭＯＳトランジスタＦN1の閉成によってノードＮ
2 が０Ｖの低レベル電位（Ｖｓｓ）となるので、第２の
Ｐチャネル型ＭＯＳトランジスタＦP2は閉成し、ノード
Ｎ1 が＋３０Ｖ（＝Ｖｄｄ）となり、第１のＰチャネル
型ＭＯＳトランジスタＦP1が開成する。従って、０〜５
Ｖの狭論理振幅値を持つ論理入力信号Ｖinのステップ波
形に対して０〜３０の高論理振幅値を持つ論理出力信号
Ｖout のステップ波形が得られる。
【００２１】このようなレベルシフト回路において、先
に３０Ｖ系電源が投入され、その投入時点では第１及び
第２のＮチャネル型ＭＯＳトランジスタＦN1，ＦN2のゲ
ート電圧は未だ論理的に確定していない状態でも、ノー
ドＮ1,Ｎ2 はプルアップ抵抗ｒ1 , ｒ2 によって高電位
Ｖｄｄに規定されているため、電源Ｖｃｃの上昇期間に
おいては第１のＰチャネル型ＭＯＳトランジスタＦP1及
び第２のＰチャネル型ＭＯＳトランジスタＦP2のいずれ
もがオンし難く、Ｖｃｃ電源がある程度立ち上げられた
時点からプルアップ抵抗ｒ1 ，ｒ2 の電圧降下でいずれ
かがオンとなる。従って、実施例１の場合と同様に、貫
通電流は従来に比して低い値となる。
に３０Ｖ系電源が投入され、その投入時点では第１及び
第２のＮチャネル型ＭＯＳトランジスタＦN1，ＦN2のゲ
ート電圧は未だ論理的に確定していない状態でも、ノー
ドＮ1,Ｎ2 はプルアップ抵抗ｒ1 , ｒ2 によって高電位
Ｖｄｄに規定されているため、電源Ｖｃｃの上昇期間に
おいては第１のＰチャネル型ＭＯＳトランジスタＦP1及
び第２のＰチャネル型ＭＯＳトランジスタＦP2のいずれ
もがオンし難く、Ｖｃｃ電源がある程度立ち上げられた
時点からプルアップ抵抗ｒ1 ，ｒ2 の電圧降下でいずれ
かがオンとなる。従って、実施例１の場合と同様に、貫
通電流は従来に比して低い値となる。
【００２２】〔実施例３〕図５は本発明の実施例３に係
るレベルシフト回路を示す回路図である。本例のレベル
シフト回路は実施例１と同様にＮ型半導体基板に作り込
まれたものであり、狭論理振幅の低レベル電位（Ｖｓ
ｓ）を広論理振幅の低レベル電位（Ｖｅｅ）に変換する
ものである。即ち、図５のレベルシフト回路は、５Ｖ系
（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電源による狭論理振幅の
入力信号Ｖinを３５Ｖ系（Ｖｅｅ〜Ｖｓｓ，−３０〜５
Ｖ）による広論理振幅の出力信号に変換するレベルシフ
ト回路であって、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）
の狭論理振幅の論理入力信号Ｖinにより５Ｖ系の狭論理
振幅の反転信号Ｖin（バー）を生成するＣＭＯＳインバ
ータ１と、論理入力信号Ｖinによりスイッチング制御さ
れる第１のＰチャネル型ＭＯＳトランジスタＱP1と、反
転信号Ｖin（バー）によりスイッチング制御される第２
のＰチャネル型ＭＯＳトランジスタＱP2と、第１のＰチ
ャネル型ＭＯＳトランジスタＱP1に直列接続しており、
第２のＰチャネル型ＭＯＳトランジスタＱP2の閉成によ
り閉成制御される第１のＮチャネル型ＭＯＳトランジス
タＱN1と、第２のＰチャネル型ＭＯＳトランジスタＱP2
に直列接続しており、第１のＰチャネル型ＭＯＳトラン
ジスタＱP1の閉成により閉成制御される第２のＮチャネ
ル型ＭＯＳトランジスタＱN2と、第１のＮチャネル型Ｍ
ＯＳトランジスタＱN1に直列接続され、Ｖｃｃ電源で開
閉制御される第３のＮチャネル型ＭＯＳトランジスタＱ
N3と、第２のＮチャネル型ＭＯＳトランジスタＱN2に直
列接続され、Ｖｃｃ電源で開閉制御される第４のＮチャ
ネル型ＭＯＳトランジスタＱN4とを有している。
るレベルシフト回路を示す回路図である。本例のレベル
シフト回路は実施例１と同様にＮ型半導体基板に作り込
まれたものであり、狭論理振幅の低レベル電位（Ｖｓ
ｓ）を広論理振幅の低レベル電位（Ｖｅｅ）に変換する
ものである。即ち、図５のレベルシフト回路は、５Ｖ系
（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）電源による狭論理振幅の
入力信号Ｖinを３５Ｖ系（Ｖｅｅ〜Ｖｓｓ，−３０〜５
Ｖ）による広論理振幅の出力信号に変換するレベルシフ
ト回路であって、５Ｖ系（Ｖｓｓ〜Ｖｃｃ，０〜５Ｖ）
の狭論理振幅の論理入力信号Ｖinにより５Ｖ系の狭論理
振幅の反転信号Ｖin（バー）を生成するＣＭＯＳインバ
ータ１と、論理入力信号Ｖinによりスイッチング制御さ
れる第１のＰチャネル型ＭＯＳトランジスタＱP1と、反
転信号Ｖin（バー）によりスイッチング制御される第２
のＰチャネル型ＭＯＳトランジスタＱP2と、第１のＰチ
ャネル型ＭＯＳトランジスタＱP1に直列接続しており、
第２のＰチャネル型ＭＯＳトランジスタＱP2の閉成によ
り閉成制御される第１のＮチャネル型ＭＯＳトランジス
タＱN1と、第２のＰチャネル型ＭＯＳトランジスタＱP2
に直列接続しており、第１のＰチャネル型ＭＯＳトラン
ジスタＱP1の閉成により閉成制御される第２のＮチャネ
ル型ＭＯＳトランジスタＱN2と、第１のＮチャネル型Ｍ
ＯＳトランジスタＱN1に直列接続され、Ｖｃｃ電源で開
閉制御される第３のＮチャネル型ＭＯＳトランジスタＱ
N3と、第２のＮチャネル型ＭＯＳトランジスタＱN2に直
列接続され、Ｖｃｃ電源で開閉制御される第４のＮチャ
ネル型ＭＯＳトランジスタＱN4とを有している。
【００２３】通常動作時においては、既に狭論理振幅の
Ｖｃｃ電源電圧が立ち上がっているので、第３のＮチャ
ネル型ＭＯＳトランジスタＱN3及び第４のＮチャネル型
ＭＯＳトランジスタＱN4はオンになっており、等価回路
的には図１に示すものと同じである。従って、０〜５Ｖ
の狭論理振幅値を持つ論理入力信号Ｖinのステップ波形
に対して−３０〜５Ｖの高論理振幅値を持つ論理出力信
号Ｖout のステップ波形が得られる。
Ｖｃｃ電源電圧が立ち上がっているので、第３のＮチャ
ネル型ＭＯＳトランジスタＱN3及び第４のＮチャネル型
ＭＯＳトランジスタＱN4はオンになっており、等価回路
的には図１に示すものと同じである。従って、０〜５Ｖ
の狭論理振幅値を持つ論理入力信号Ｖinのステップ波形
に対して−３０〜５Ｖの高論理振幅値を持つ論理出力信
号Ｖout のステップ波形が得られる。
【００２４】ここで、３５Ｖ系電源（Ｖｅｅ電源）を先
に投入した後、５Ｖ系電源（Ｖｃｃ電源）を投入した場
合について考察する。先に３５Ｖ系電源を投入しても、
その投入時点では第１及び第２のＰチャネル型ＭＯＳト
ランジスタＱP1，ＱP2のゲート電圧（ノードＮ1,Ｎ2 の
ロジック）は未だ論理的に確定していない。その後、図
６に示すように５Ｖ系電源Ｖｃｃが投入され、除々にそ
の電位が上昇するが、この上昇期間においては第１及び
第２のＰチャネル型ＭＯＳトランジスタＱP1，ＱP2のい
ずれか一方がオン・オフの過渡的中間状態におかれてい
るものの、その初期時には、第１及び第２のＮチャネル
型ＭＯＳトランジスタＱN3，ＱN4が共にオフ状態である
ので、５Ｖ系電源Ｖｃｃの電位上昇につれ、第１及び第
２のＮチャネル型ＭＯＳトランジスタＱN3，ＱN4がオン
し始め、除々にオン抵抗が減少していく。このため、５
Ｖ系電源Ｖｃｃの電位上昇期間は従来に比べると貫通電
流の値に小さくなっており、図６から判るように、最大
値も約８５μＡで、従来値よりも減少している。このよ
うに、Ｖｃｃの立ち上げにつれて除々にオン抵抗が減少
するＶｃｃ電源電圧感応型のＭＯＳトランジスタＱN3，
ＱN4を用いれば、実施例１のように抵抗Ｒ1 , Ｒ2 を用
いる場合に比して通常動作時の応答速度が劣化すること
がないという利益がある。
に投入した後、５Ｖ系電源（Ｖｃｃ電源）を投入した場
合について考察する。先に３５Ｖ系電源を投入しても、
その投入時点では第１及び第２のＰチャネル型ＭＯＳト
ランジスタＱP1，ＱP2のゲート電圧（ノードＮ1,Ｎ2 の
ロジック）は未だ論理的に確定していない。その後、図
６に示すように５Ｖ系電源Ｖｃｃが投入され、除々にそ
の電位が上昇するが、この上昇期間においては第１及び
第２のＰチャネル型ＭＯＳトランジスタＱP1，ＱP2のい
ずれか一方がオン・オフの過渡的中間状態におかれてい
るものの、その初期時には、第１及び第２のＮチャネル
型ＭＯＳトランジスタＱN3，ＱN4が共にオフ状態である
ので、５Ｖ系電源Ｖｃｃの電位上昇につれ、第１及び第
２のＮチャネル型ＭＯＳトランジスタＱN3，ＱN4がオン
し始め、除々にオン抵抗が減少していく。このため、５
Ｖ系電源Ｖｃｃの電位上昇期間は従来に比べると貫通電
流の値に小さくなっており、図６から判るように、最大
値も約８５μＡで、従来値よりも減少している。このよ
うに、Ｖｃｃの立ち上げにつれて除々にオン抵抗が減少
するＶｃｃ電源電圧感応型のＭＯＳトランジスタＱN3，
ＱN4を用いれば、実施例１のように抵抗Ｒ1 , Ｒ2 を用
いる場合に比して通常動作時の応答速度が劣化すること
がないという利益がある。
【００２５】なお、実施例２と同様に、Ｐ型半導体基板
に形成され、狭論理振幅の高レベル電位（Ｖｃｃ）を広
論理振幅の高レベル電位（Ｖｄｄ）に置き換えるレベル
シフト回路に上記第３実施例のようなオン抵抗可変用の
ＭＯＳトランジスタを用いることができる。
に形成され、狭論理振幅の高レベル電位（Ｖｃｃ）を広
論理振幅の高レベル電位（Ｖｄｄ）に置き換えるレベル
シフト回路に上記第３実施例のようなオン抵抗可変用の
ＭＯＳトランジスタを用いることができる。
【００２６】
【発明の効果】以上説明したように、本発明は、第１電
源による狭論理振幅の入力信号を第２電源による広論理
振幅の出力信号に変換するレベルシフト回路において、
第１電源起動時の電源電圧増加過程で貫通電流の流れる
第２導電型の第１及び第２のＭＩＳトランジスタを強制
的に開成維持せしめる強制開成制御手段を設けた点に特
徴を有する。従って、次のような効果を奏する。
源による狭論理振幅の入力信号を第２電源による広論理
振幅の出力信号に変換するレベルシフト回路において、
第１電源起動時の電源電圧増加過程で貫通電流の流れる
第２導電型の第１及び第２のＭＩＳトランジスタを強制
的に開成維持せしめる強制開成制御手段を設けた点に特
徴を有する。従って、次のような効果を奏する。
【００２７】 第１電源起動時では強制開成制御手段
の作用によって第１及び第２のＭＩＳトランジスタが開
成状態又はオン抵抗の高い状態に維持されているので、
貫通電流の値を低減させることができる。従って、この
ようなレベルシフト回路を多ビット含む液晶駆動ＩＣ等
においては、異種電源の起動の仕方による無効電流を抑
制することができ、消費電力の低減を図ることができる
ことは勿論のこと、電流定格の小さい電源回路の使用を
可能とする。
の作用によって第１及び第２のＭＩＳトランジスタが開
成状態又はオン抵抗の高い状態に維持されているので、
貫通電流の値を低減させることができる。従って、この
ようなレベルシフト回路を多ビット含む液晶駆動ＩＣ等
においては、異種電源の起動の仕方による無効電流を抑
制することができ、消費電力の低減を図ることができる
ことは勿論のこと、電流定格の小さい電源回路の使用を
可能とする。
【００２８】 強制開成制御手段として高抵抗を用い
る場合は、半導体集積回路のレイアウト面積の縮小化を
図ることができる。
る場合は、半導体集積回路のレイアウト面積の縮小化を
図ることができる。
【００２９】 強制開成制御手段として、第２導電型
の第１のＭＩＳトランジスタに直列しており、第１電源
の電位上昇に応じてオン抵抗の低減する第２導電型の第
３のＭＩＳトランジスタと、第２導電型の第２のＭＩＳ
トランジスタに直列しており、第１電源の電位上昇に応
じてオン抵抗の低減する第２導電型の第４のＭＩＳトラ
ンジスタを用いる場合には、第１電源の電圧上昇過程に
おいてトランジスタの開成状態及びオン抵抗の高い状態
により貫通電流値の抑制を図ることができると共に、通
常動作時には第１電源が完全に立ち上がっているため、
第２導電型の第３及び第４のＭＩＳトランジスタは閉成
状態であるため、強制開成制御手段として高抵抗を用い
る場合に比して応答速度を低下させずに済む。
の第１のＭＩＳトランジスタに直列しており、第１電源
の電位上昇に応じてオン抵抗の低減する第２導電型の第
３のＭＩＳトランジスタと、第２導電型の第２のＭＩＳ
トランジスタに直列しており、第１電源の電位上昇に応
じてオン抵抗の低減する第２導電型の第４のＭＩＳトラ
ンジスタを用いる場合には、第１電源の電圧上昇過程に
おいてトランジスタの開成状態及びオン抵抗の高い状態
により貫通電流値の抑制を図ることができると共に、通
常動作時には第１電源が完全に立ち上がっているため、
第２導電型の第３及び第４のＭＩＳトランジスタは閉成
状態であるため、強制開成制御手段として高抵抗を用い
る場合に比して応答速度を低下させずに済む。
【図１】本発明の実施例１に係るレベルシフト回路を示
す回路図である。
す回路図である。
【図２】（ａ）は実施例１においてプルダウン抵抗Ｒ1,
Ｒ1 の値が５０ＭＥＧオームのとき、Ｖｃｃ電源起動時
の貫通電流の推移を示すグラフで、（ｂ）は実施例２に
おいてプルダウン抵抗Ｒ1,Ｒ1 の値が２０ＭＥＧオーム
のとき、Ｖｃｃ電源起動時の貫通電流の推移を示すグラ
フである。
Ｒ1 の値が５０ＭＥＧオームのとき、Ｖｃｃ電源起動時
の貫通電流の推移を示すグラフで、（ｂ）は実施例２に
おいてプルダウン抵抗Ｒ1,Ｒ1 の値が２０ＭＥＧオーム
のとき、Ｖｃｃ電源起動時の貫通電流の推移を示すグラ
フである。
【図３】実施例１においてプルダウン抵抗Ｒ1,Ｒ1 の値
が２０ＭＥＧオームのとき、入力信号Ｖinと出力信号Ｖ
out のそれぞれの波形を示す波形図である。
が２０ＭＥＧオームのとき、入力信号Ｖinと出力信号Ｖ
out のそれぞれの波形を示す波形図である。
【図４】本発明の実施例２に係るレベルシフト回路を示
す回路図である。
す回路図である。
【図５】本発明の実施例３に係るレベルシフト回路を示
す回路図である。
す回路図である。
【図６】実施例３においてＶｃｃ電源起動時の貫通電流
の推移を示すグラフである。
の推移を示すグラフである。
【図７】従来のレベルシフト回路を示す回路図である。
【図８】（ａ）は従来のレベルシフト回路において入力
信号Ｖinと出力信号Ｖout のそれぞれの波形を示す波形
図で、（ｂ）はＶｃｃ電源起動時の貫通電流の推移を示
すグラフである。
信号Ｖinと出力信号Ｖout のそれぞれの波形を示す波形
図で、（ｂ）はＶｃｃ電源起動時の貫通電流の推移を示
すグラフである。
Ｖin…論理入力信号 Ｖin（バー）…反転信号 １…ＣＭＯＳインバータ ＱP1…第１のＰチャネル型ＭＯＳトランジスタ ＱP2…第２のＰチャネル型ＭＯＳトランジスタ ＱN1…第１のＮチャネル型ＭＯＳトランジスタ ＱN2…第２のＮチャネル型ＭＯＳトランジスタ Ｎ1 …第１のノード Ｎ2 …第２のノード Ｒ1 …高抵抗の第１のプルダウン抵抗 Ｒ2 …高抵抗の第２のプルダウン抵抗 ＦN1…第１のＮチャネル型ＭＯＳトランジスタ ＦN2…第２のＮチャネル型ＭＯＳトランジスタ ＦP1…第１のＰチャネル型ＭＯＳトランジスタ ＦP2…第２のＰチャネル型ＭＯＳトランジスタ ｒ1 …高抵抗の第１のプルアップ抵抗 ｒ2 …高抵抗の第２のプルアップ抵抗 ＱN3…第３のＮチャネル型ＭＯＳトランジスタ ＱN4…第４のＮチャネル型ＭＯＳトランジスタ。
Claims (3)
- 【請求項１】 第１電源による狭論理振幅の入力信号を
第２電源による広論理振幅の出力信号に変換するレベル
シフト回路であって、前記入力信号によりスイッチング
制御される第１導電型の第１のＭＩＳトランジスタと、
前記入力信号の反転信号によりスイッチング制御される
第１導電型の第２のＭＩＳトランジスタと、第１導電型
の第１のＭＩＳトランジスタに直列しており、第１導電
型の第２のＭＩＳトランジスタの閉成により閉成制御さ
れる第２導電型の第１のＭＩＳトランジスタと、第１導
電型の第２のＭＩＳトランジスタに直列しており、第１
導電型の第１のＭＩＳトランジスタの閉成により閉成制
御される第２導電型の第２のＭＩＳトランジスタと、第
１電源の起動時における電圧増加過程では第２導電型の
第１のＭＩＳトランジスタ及び第２導電型の第２のＭＩ
Ｓトランジスタを強制的に開成維持せしめる強制開成制
御手段を有することを特徴とするレベルシフト回路。 - 【請求項２】 請求項１に記載のレベルシフト回路にお
いて、前記強制開成制御手段は、前記第２導電型の第１
のＭＩＳトランジスタと並列に接続された第１の高抵抗
と、前記第２導電型の第２のＭＩＳトランジスタと並列
に接続された第２の高抵抗であることを特徴とするレベ
ルシフト回路。 - 【請求項３】 請求項１に記載のレベルシフト回路にお
いて、前記強制開制御成手段は、前記第２導電型の第１
のＭＩＳトランジスタに直列しており、前記第１電源の
電圧増加に応じてオン抵抗の低減する第２導電型の第３
のＭＩＳトランジスタと、前記第２導電型の第２のＭＩ
Ｓトランジスタに直列しており、前記第１電源の電圧増
加に応じてオン抵抗の低減する第２導電型の第４のＭＩ
Ｓトランジスタであることを特徴とするレベルシフト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021667A JPH07231252A (ja) | 1994-02-21 | 1994-02-21 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021667A JPH07231252A (ja) | 1994-02-21 | 1994-02-21 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07231252A true JPH07231252A (ja) | 1995-08-29 |
Family
ID=12061399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021667A Pending JPH07231252A (ja) | 1994-02-21 | 1994-02-21 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07231252A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418075B2 (en) | 2000-07-21 | 2002-07-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up |
| JP2003017996A (ja) * | 2001-06-28 | 2003-01-17 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| JP2006279517A (ja) * | 2005-03-29 | 2006-10-12 | Toshiba Corp | 電圧レベル変換回路及び半導体集積回路装置 |
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| JP2011077629A (ja) * | 2009-09-29 | 2011-04-14 | Mitsubishi Electric Corp | 半導体回路 |
| US8399037B2 (en) | 2007-05-17 | 2013-03-19 | Satake Corporation | Grain or legume having increased content of functional component and a manufacturing method thereof |
| US20190089336A1 (en) * | 2016-04-01 | 2019-03-21 | King Kuen Hau | Power Control by Direct Drive |
-
1994
- 1994-02-21 JP JP6021667A patent/JPH07231252A/ja active Pending
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| US8399037B2 (en) | 2007-05-17 | 2013-03-19 | Satake Corporation | Grain or legume having increased content of functional component and a manufacturing method thereof |
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