JP2011077629A - 半導体回路 - Google Patents

Abstract

【課題】 高電位側スイッチング素子の導通を示す第１状態から前記高電位側スイッチングデバイスの非導通を示す第２状態への遷移、または前記第２状態から前記第１状態への遷移に伴い発生する過渡的な電圧ノイズに曝された場合であっても誤信号が発生することのない半導体回路を提供する。
【解決手段】 高電位側スイッチング素子駆動回路１は、レベルシフト回路２の第１の負荷抵抗２８、２８に発生するオン側、オフ側の第１のレベルシフト済み信号Ｓ４、Ｓ５のうち少なくとものいずれか一方に信号が発生したときに、第２の負荷抵抗３０、２９に同時に発生する第２のレベルシフト済み信号Ｓ６、Ｓ７によって制御され、他方の出力が発生しないようにレベルシフトの出力を抑制する短絡手段３１、３２を有する。
【選択図】 図１

Description

本発明は、半導体回路に関し、特に共通電位と異なる電位を基準電位とする半導体スイッチング素子を駆動制御するためのスイッチング素子駆動回路に関するものである。

近年、ＰＷＭインバータ、同期整流降圧コンバータ、Ｄ級アンプなどといった応用回路において、高電位と低電位との間に直列に接続された２つのスイッチング素子のうち高電位側を駆動する回路として、高耐圧集積回路によるレベルシフト回路が使用されている。

この種のレベルシフト回路においては消費電力の低減のため、外部から入力され、高電位側スイッチング素子の導通・非導通を指令する信号の切り替わり時にのみ、数百ｎｓ程度の短いオンパルス、オフパルスを発生させ、それらのパルスを高電位側スイッチング素子駆動回路に伝達し、ラッチ回路によってオン、オフ状態を保持するといった構成がとられている。

またこのようなレベルシフト回路においては、スイッチング素子の導通／非導通に伴い高電位側スイッチング素子の基準電位であるＶＳ電位が変動し、レベルシフト回路に大きな電圧変動（ｄＶ／ｄｔ）が印加される。これにより意図しないオンパルス、オフパルス（誤パルス）が発生する場合があるが、そのような場合であっても高電位側スイッチング素子が誤動作しないように、誤パルスを遮断するような信号無効化手段を備えたものが存在する。（例えば特許文献１参照。）

特許文献１に開示されている信号無効化手段においては、オンパルス側レベルシフト回路の出力をオフパルス側レベルシフト回路の出力でマスクし、また、オフパルス側レベルシフト回路の出力をオンパルス側レベルシフト回路の出力でマスクする。ｄＶ／ｄｔ印加による誤パルスは基本的にオン側、オフ側双方に同時に発生するため、このような構成により、正常信号と誤信号の判別を行い、誤信号のみ無効化する。

しかしながら、レベルシフト回路内の論理しきい値や負荷抵抗のバラツキ、配線インピーダンスの影響により、本来ならばオン側オフ側双方に同時に発生する誤パルスが若干の位相差を持って発生する場合がある。

そこで特許文献１においては、正常信号のパルス幅をマスク用信号のパルス幅が完全に覆うようにすることで、位相差を持った誤パルスが発生した場合でも誤動作しないレベルシフト回路が開示されている。

特開２０００−２５２８０９号公報

しかしながら、上述の特許文献１に係るレベルシフト回路では、以下に述べるような解決すべき課題があった。

正常信号のパルス幅をマスク用のパルス幅が完全に覆うようにするためには、正常信号用ＮＯＴ回路のしきい値よりもマスク用ＮＯＴ回路のしきい値を小さくする必要がある。このしきい値の差が正常信号のパルス幅とマスク用のパルス幅の差になり、確実なマスクを実現するためには、両者の差を大きくとることが望ましい。ＮＯＴ回路は一般にはＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを直列接続したものが用いられ、所望のしきい値を得るには両者のトランジスタサイズ比を調整することで行われる。

しかしながらマスク用ＮＯＴ回路の駆動能力を損なうことなくしきい値を小さくしようとすると、Ｐ型ＭＯＳトランジスタのサイズを大きくしなければならない。したがってＩＣチップ面積の制約上マスク用ＮＯＴ回路のしきい値をあまり小さくすることはできず、位相差を持った誤パルスの除去能力には限界があった。

また、ＮＯＴ回路の代わりに異なる参照電圧を持つコンパレータを用いたり、正常信号とマスク信号にそれぞれ別の遅延回路を適用することでパルス幅を縮小、延長するといった技術の開示があるが、いずれの場合もＮＯＴ回路よりも回路規模が複雑になるためＩＣチップサイズが増大する、という問題があった。

本発明は、上記のような問題に対処するためになされたものであり、その目的は、ｄＶ／ｄｔ印加に伴う誤動作を簡素な構成で確実に防止する半導体回路を提供することにある。

この発明に係る半導体回路においては、共通電位としての第１の電位と異なる第２の電位を基準電位として駆動される半導体スイッチング素子を駆動制御するための半導体回路であって、前記第１の電位を基準電位とし、半導体スイッチング素子の導通／非導通状態の切り替えをそれぞれ指示するパルス状のオン信号／オフ信号からなる主信号の入力に応じ、前記第２の電位を基準電位とするパルス状のオン指令／オフ指令からなる主指令をそれぞれ出力するレベルシフト回路と、前記主指令に応じ、前記半導体スイッチング素子の導通／非導通の状態を保持して出力するラッチ回路と、前記レベルシフト回路の一方の出力に信号が発生したときに、他方の出力を抑制するレベルシフト抑制手段とを有している。

この発明に係る半導体回路にあっては、レベルシフト回路のオン側、オフ側出力のうち少なくとものいずれか一方に信号が発生したときに、他方の出力が発生しないように抑制する。したがって半導体回路が過渡的な電圧ノイズに曝された場合であっても誤信号は原理上発生せず、さらにレベルシフト回路のオン側とオフ側間で回路定数のバラツキなどがあっても誤信号は発生しないので、誤動作を確実に抑制することができる。また、簡素な回路構成で前記機能を実現できるため、ＩＣチップサイズの増大を防止することができる。

本発明の実施例１の構成を説明する回路図である。 本発明の実施例１の動作を説明するタイミングチャートである。 本発明の実施例２の構成を説明する回路図である。 本発明の実施例３の構成を説明する回路図である。 本発明の実施例４の構成を説明する回路図である。 本発明の実施例５の構成を説明する回路図である。

図１は、本発明に係る半導体回路の１実施例を示したものである。図１において、共通電位である第１の電位としての主電源電位ＧＮＤと高電位の主電源電位ＶＰＳとの間に、ＩＧＢＴなどの半導体スイッチング素子７および１１が直列接続され、ハーフブリッジ型インバータ回路を構成している。また、各々の半導体スイッチング素子７および１１には、それぞれ、フリーホイールダイオード８および１２が逆並列接続されている。そして、半導体スイッチング素子７および１１の直列接続点ＯＵＴには図示しない負荷が接続される構成となっている。

図１において、半導体スイッチング素子７は第２の電位である接続点ＯＵＴの電位を基準電位として、この基準電位と高電位の主電源電位ＶＰＳとの間でスイッチング動作するデバイスであり、高電位側スイッチング素子と呼称される。

また、半導体スイッチング素子１１は低電位の主電源電位ＧＮＤを基準電位として、この基準電位と接続点ＯＵＴの電位との間でスイッチング動作するデバイスであり、低電位側スイッチング素子と呼称される。

従って、図１に示すスイッチング素子駆動回路は、高電位側スイッチング素子駆動回路１と、低電位側スイッチング素子駆動回路１０とに区別される。

さらに高電位側スイッチング素子駆動回路１は、前記低電位の主電源電位ＧＮＤを基準電位とする低電位部９、前記スイッチング素子の接続点ＯＵＴを基準電位とし、この基準電位に負極が接続されるフローティング電源６を電源とする高電位部３および、前記低電位部９から高電位部３への信号伝達を行うレベルシフト回路２に分類される。

低電位部９の入力端子Ｈｉｎより、外部に設けられたマイクロコンピュータなどから与えられる高電位側スイッチング素子の導通／非導通を指示する入力信号Ｓ１が入力される。前記入力信号Ｓ１は一般に、ＧＮＤを基準として生成されたＨレベルとＬレベルを持つデジタル値である。本発明においては、一例としてＨレベルが導通指示に、Ｌレベルが非導通指示に対応しているものとする。前記入力信号Ｓ１はパルス発生回路９１に入力され、前記入力信号Ｓ１の立ち上がりに応答してパルス状のオン信号であるオンパルス信号Ｓ２を、前記入力信号Ｓ１の立ち下がりに応答してパルス状のオフ信号であるオフパルス信号Ｓ３をそれぞれ発生させる。オンパルス信号Ｓ２とオフパルス信号Ｓ３双方を合わせて主信号と呼称する。

次に前記オンパルス信号Ｓ２および前記オフパルス信号Ｓ３が入力されるレベルシフト回路の構成について説明する。前記オンパルス信号Ｓ２が第１の高耐圧半導体素子であるオンパルス側ＨＮＭＯＳトランジスタ２３のゲート電極に入力され、該ＨＮＭＯＳトランジスタ２３を駆動する。同様に前記オフパルス信号Ｓ３が第２の高耐圧半導体素子であるオフパルス側ＨＮＭＯＳトランジスタ２１のゲート電極に入力され、該ＨＮＭＯＳトランジスタ２１を駆動する。

第１の負荷抵抗２７、２８は一方端が高電位側フローティング電源６の正極（ＶＢ電位）にそれぞれ接続される。また他方端には第２の負荷抵抗２９、３０の一方端がそれぞれ接続されるとともに、論理反転素子４１、４２の入力にもそれぞれ接続される。

また、第１の負荷抵抗２７、２８に並列に短絡手段としてのスイッチ３１、３２がそれぞれ接続され、この短絡手段はレベルシフト抑制手段として機能する。なお、スイッチ３１、３２は制御端子を有する。この制御端子にローレベルの信号が印加されると主電極間が低インピーダンス（短絡）となり、またハイレベルの信号が印加されると主電極間が高インピーダンス（開放）となる。

前記第２の負荷抵抗２７、２８の他方端は前記ＨＮＭＯＳトランジスタ２１および２３のドレイン電極にそれぞれ接続される。さらに、オン側のレベルシフト回路を構成する前記第２の負荷抵抗２８と前記ＨＮＭＯＳトランジスタ２３のドレイン電極との接続点はオフ側の短絡手段であるスイッチ３１に接続され、同様にオフ側のレベルシフト回路を構成する前記第２の負荷抵抗２７と前記ＨＮＭＯＳトランジスタ２１のドレイン電極との接続点はオン側の短絡手段であるスイッチ３２に接続される。

また、高電位側フローティング電源６の負極（ＶＳ電位）は、ダイオード２５および２６のアノードに接続され、ダイオード２５および２６のカソードはそれぞれＨＮＭＯＳトランジスタ２１および２３のドレイン電極に接続される。

本構成により、前記オンパルス信号Ｓ２および前記オフパルス信号Ｓ３に応じ前記ＨＮＭＯＳトランジスタ２３、２１が導通することで前記第１の負荷抵抗２８、２７に発生するパルス状電圧降下を、それぞれ第１のレベルシフト済み信号Ｓ４、Ｓ５として得る。

さらに、前記第１の負荷抵抗２８、２７にそれぞれ直列に接続された前記第２の負荷抵抗３０、２９にも同時にパルス状電圧降下が生じ、それぞれ第２のレベルシフト済み信号Ｓ６、Ｓ７を得、前述の通りスイッチ３１、３２の制御端子に入力される。

次に前記第１のレベルシフト済み信号Ｓ４、Ｓ５が入力される高電位部３の構成について説明する。前記第１の論理反転素子４１はオン側の前記第１のレベルシフト済み信号Ｓ４が入力され、パルス状のオン指令Ｓ８を出力する。同様に、前記第２の論理反転素子４２はオフ側の前記第１のレベルシフト済み信号Ｓ５が入力され、パルス状のオフ指令Ｓ９を出力する。前記オン指令Ｓ８と前記オフ指令Ｓ９を合わせて主指令と呼称する。

前記オン指令Ｓ８と前記オフ指令Ｓ９は、それぞれＳＲラッチ５１のセット端子、リセット端子に入力され、パルス状の前記主指令に応じて前記高電位側スイッチング素子７の導通／非導通の状態を切り替え、さらに状態の保持を行う。前記ＳＲラッチ５１のＱ出力Ｓ１０はバッファ５３の入力端子に接続され、バッファ５３によって高電位側スイッチング素子７を駆動するのに十分な電流増幅が行われる。

なお、前記短絡手段としてのスイッチ３１、３２の論理しきい値は同一に設定されることが望ましい。また、前記第１、第２の論理反転素子４１、４２の論理しきい値は同一に設定されることが望ましい。さらに、前記スイッチ３１、３２の論理しきい値は前記第１、第２の論理反転素子４１、４２の論理しきい値より小となるよう設定されることが望ましい。

また、低電位側スイッチング素子駆動回路１０は、低電位側電源１０３を該駆動回路の電源とし、低電位側スイッチング素子１１を駆動する回路である。外部から入力端子Ｌｉｎに与えられた駆動信号は、ディレイ回路１０１によって高電位側スイッチング素子駆動回路１の伝達遅延時間と略同一になるよう遅延が付与された後、バッファ１０２によって低電位側スイッチング素子１１を駆動するのに十分な電流増幅が行われる。

次に図２に示すタイミングチャートを用いて、本実施例１における高電位側スイッチング素子駆動回路１の動作について説明する。

ここでは従来例の説明と同様に、高電位側スイッチング素子７が導通するとき、すなわち、時刻ｔ０において外部からの入力信号Ｓ１により導通指示が入力されたときを考慮する。以下、時系列に沿って各動作を説明する。なお、高電位側スイッチング素子７が非導通となる場合であっても、回路の対称性から全く同じことが言えることは明らかである。

時刻ｔ０〜ｔ５：
前述の通り、図２において外部から与えられる入力信号Ｓ１のハイレベルが高電位側スイッチング素子７を導通させる導通指示を意味し、前記入力信号Ｓ１のローレベルが高電位側スイッチング素子７を非導通させる非導通指示を意味するものとする。

入力信号Ｓ１の立ち下がりに同期して、パルス発生回路９１からオンパルス信号Ｓ２に単一の正極性パルスが出力される（時刻ｔ０〜ｔ３）。前記オンパルス信号Ｓ２を受けたレベルシフト回路２によりオン側の第１の負荷抵抗２８に電圧降下が発生し、オン側の第１のレベルシフト済み信号Ｓ４に単一の負極性パルスを得る。

さらに前記オン側の第１のレベルシフト済み信号Ｓ４が入力される第１の論理反転素子４１によりオン指令Ｓ８に正極性のパルスが発生する。このパルスの発生期間Ｔ２は、前記第１の論理反転素子４１の論理しきい値をＶｔｈ１とすると、前記オン側の第１のレベルシフト済み信号Ｓ４が前記Ｖｔｈ１を下回る期間、すなわち時刻ｔ２〜ｔ４である。

また同時に、前記オン側の第２の負荷抵抗３０にも電圧降下が発生し、オン側の第２のレベルシフト済み信号Ｓ６にも単一の負極性パルスを得る。これにより前記オフ側の短絡手段であるスイッチ３１が短絡し、オフ側の第１のレベルシフト済み信号Ｓ５はハイレベルに固定、すなわちオフ側レベルシフトの動作が抑制される。

なお、短絡時に前記スイッチ３１の主電極間を流れる電流は、前記オフ側の第２の負荷抵抗２９によって制限されるため、半導体回路に損傷を引き起こすような過大な電流が流れることはない。

ここで、前記スイッチ３１が短絡状態にある期間Ｔ１は、前記スイッチ３１の制御端子の論理しきい値をＶｔｈ２とすると、前記オン側の第２のレベルシフト済み信号Ｓ６が前記Ｖｔｈ２を下回る期間、すなわち時刻ｔ１〜ｔ５である。

前記オン側の第２のレベルシフト済み信号Ｓ６は、前記オン側の第１の負荷抵抗２８と前記オン側の第２の負荷抵抗３０双方の電圧降下量が加算されたものであるので、前記第１のレベルシフト済み信号Ｓ４よりも単位時間辺りの電圧変化量は大きい。

よって、前記スイッチ３１が短絡状態にある期間、すなわちオフ側レベルシフトの動作が抑制される期間Ｔ１は、前記オン指令Ｓ８が有効である期間Ｔ２を完全に覆う。

さらに、前記スイッチ３１の制御端子の論理しきい値をＶｔｈ２とし、前記第１の論理反転素子４１の論理しきい値Ｖｔｈ１より小となるよう設定した場合、さらに両者の期間に差が付き、より確実に覆う効果が得られる。

最終的に、前記ＳＲラッチ回路５１にはセット信号としてのオン指令Ｓ８のみが入力され、リセット信号としてのオフ指令Ｓ９は入力されないので、Ｑ出力Ｓ１０はハイにラッチされ、バッファ５３を通じて高電位側スイッチング素子７を導通状態に駆動する。

時刻ｔ６〜ｔ１１：
次にＶＳ電位、ＶＢ電位の過渡的な電位変動に伴う電圧ノイズ曝露時の動作について説明する。

前記高電位側スイッチング素子７が導通すると、ＯＵＴ端子電圧、すなわちＶＳ電位は過渡的に上昇し、フローティング電源６を介してＶＢ電位も過渡的に上昇する。この過渡的な電位上昇（ｄＶ／ｄｔ）は、ＨＮＭＯＳトランジスタ２１、２３と逆並列に接続され、逆バイアスされている寄生ダイオード２２、２４にも印加される。このとき、前記寄生ダイオード２２、２４のカソードからアノードに向かって変位電流が流れるが、この変位電流は前記第１、第２の負荷抵抗２７、２８、２９、３０に意図しない電圧降下（誤パルス）を同時に生じさせてしまう。

図２の時刻ｔ６〜ｔ１１において、上記の誤パルスを第１のレベルシフト済み信号Ｓ４、Ｓ５に点線の波形で示す。本実施例１のレベルシフト抑制手段が無い場合、この誤パルスにより、オン指令Ｓ８およびオフ指令Ｓ９に点線の波形で示した誤指令が生じてしまう。この誤指令はＳＲラッチ５１において禁止状態であるセット信号とリセット信号が同時に入力される状態であるので、前記ＳＲラッチ５１のＱ出力Ｓ１０は不定となってしまう。得に回路定数のバラツキによって上記誤パルスが若干の位相差を持った場合は顕著である。

しかしながら、本発明の実施例１において説明したレベルシフト抑制手段により、オン側、オフ側双方の短絡手段、すなわち前記スイッチ３１、３２が短絡するので、結局はオン側、オフ側の第１のレベルシフト済み信号Ｓ４、Ｓ５は両方とも有効な信号は出力されず、上記のような不定状態となることを防止できる。

前記第２のレベルシフト済み信号Ｓ６、Ｓ７が前記スイッチ３１、３２の論理しきい値を上回っている僅かな期間（ｔ６〜ｔ７、およびｔ１０〜ｔ１１）は前記弟１のレベルシフト済み信号Ｓ４、Ｓ５に極小さな振幅のパルスが発生する。しかしこの極小パルスは、前記第１、第２の論理反転素子４１、４２の論理しきい値を十分大きく設定することでフィルタリングされ、問題とはならない。

また位相差を持った誤パルスについても、前述のとおり、前記スイッチ３１、３２が短絡する期間は、想定される誤パルスの期間より長くかつ完全に覆うように設定されるため、有効に発生を抑制することが出来る。

前記変位電流が流れている期間において、前記スイッチ３１、３２を流れる短絡電流は前記第２の負荷抵抗２９、３０に流れるが、この短絡電流によって前記第２の負荷抵抗２９、３０の電圧降下を生じる。よって前記第２のレベルシフト済み信号Ｓ７、Ｓ６は有効であり、スイッチ３１、３２を閉じたままに維持する。前記変位電流を生じさせる前記ｄＶ／ｄｔの印加が止めば、変位電流も流れ無くなるので前記第２の負荷抵抗２９、３０の電圧降下も生じなくなり、前記スイッチ３１、３２は開放され、再びレベルシフト動作をし得る状態に復帰する。

図３にこの発明に係る半導体回路の第２の実施例を示す。以下実施例１と同一の構成、信号には同一の符号を付し、重複する説明は省略する。

本実施例においては、実施例１で説明した短絡手段としてのスイッチの具体例として、アナログスイッチ３３、３４を使用する。これにより短絡／開放が高速かつ精度良く制御することが可能である。

図４にこの発明に係る半導体回路の第３の実施例を示す。本実施例においては、実施例１で説明した短絡手段としてのスイッチの具体例として、ＰｃｈＭＯＳ型トランジスタ３５、３６を使用する。標準的なＣＭＯＳプロセスで構成可能なＰｃｈＭＯＳ型トランジスタを使用することにより、半導体回路のチップサイズ増大を防止することが可能である。また、ＰｃｈＭＯＳ型トランジスタのしきい値は典型的な例で約１Ｖ程度であるので、短絡手段の論理しきい値を前記第１、第２の論理反転素子４１、４２の論理しきい値より小さくする、といった実施例１で説明した望ましい実施形態を容易に得ることが可能である。

図５にこの発明に係る半導体回路の第４の実施例を示す。本実施例においては、実施例１で説明した短絡手段としてのスイッチの具体例として、ＰＮＰバイポーラトランジスタ３７、３８を使用する。バイポーラトランジスタは電流駆動デバイスであるので、電流バイアス手段としてベース抵抗３９、４０を介して前記第２のレベルシフト済み信号Ｓ６、Ｓ７が接続される。バイポーラトランジスタはオン電圧の精度が良いため、設計の自由度が大きくなる。これにより半導体回路全体の回路規模を小さく構成できるのでチップサイズの増大を防止することが可能である。また、バイポーラトランジスタのしきい値は典型的な例で約０．６〜０．７Ｖ程度であるので、短絡手段の論理しきい値を前記第１、第２の論理反転素子４１、４２の論理しきい値より小さくする、といった実施例１で説明した望ましい実施形態を容易に得ることが可能である。

図６にこの発明に係る半導体回路の第５の実施例を示す。本実施例においては、前記レベルシフト回路２において、一方端が前記ＶＢ電位に接続された第３の負荷抵抗２０１、２０２と電流経路切替手段としての双投型アナログスイッチ２０３、２０４をさらに有する。

前記双投型アナログスイッチ２０３、２０４の共通端子は前記第２のレベルシフト抵抗２９、３０の一方端と接続され、他の２端子（常時閉鎖端子および常時開放端子）はそれぞれ前記第１の負荷抵抗２７、２８の他方端、前記第３の負荷抵抗２０３、２０４の他方端と接続される。また、前記双投型制御端子は負極性であり、それぞれ前記第２のレベルシフト済み信号Ｓ７、Ｓ６が入力される。

前記双投型アナログスイッチ２０３、２０４は、スイッチの切替の際に共通端子がオープン状態にならない、いわゆる「メイクビフォアブレーク」動作をするものであることが望ましい。

前記第３の負荷抵抗２０１、２０２の抵抗値は、前記第１の負荷抵抗２７、２８の抵抗値より小となるように設定される。具体的には、前記第３の負荷抵抗２０１、２０２に生じる電圧降下が前記第１、第２の論理反転素子４１、４２の論理しきい値より小となる程度であれば良い。

本実施例では、レベルシフト動作を抑制するために、実施例１〜４のように前記第１の負荷抵抗２７、２８を短絡するのではなく、電流経路を第１の負荷抵抗２７、２８をより小さい抵抗値である前記第３の負荷抵抗２０１、２０２に切り替えることで実現する。

本構成により、レベルシフト動作抑制時の電流経路が前記第３の抵抗２０１、２０２を経由するので、消費電流を低減することが可能である。

以上、本発明の具体的な実施例を説明したが、本発明はこれに限らず種々の改変が可能である。例えば、各実施例で示した信号の極性は一例として挙げたものであり、論理的動作が同一であれば、ドモルガン律に基づく各種論理圧縮、展開した別の論理回路であっても本発明に含まれるし、あるいはハイアクティブ、ローアクティブが異なる回路であっても本発明に含まれる。また、本発明の実施例は低電位側から高電位側へ信号伝達を行うレベルシフト回路について説明したが、逆に高電位側から低電位側へ信号伝達を行うレベルシフト回路に適用することも当業者にとっては容易に想到可能であるので、本発明の範囲に含まれる。

１．高電位側スイッチング素子駆動回路 ２．レベルシフト回路 ７．高電位側スイッチング素子 ２１．オフパルス側ＨＮＭＯＳトランジスタ ２３．オンパルス側ＨＮＭＯＳトランジスタ ２７．オフ側の第１の負荷抵抗 ２８．オン側の第１の負荷抵抗 ２９．オフ側の第２の負荷抵抗 ３０．オン側の第２の負荷抵抗 ３１．オフ側のスイッチ ３２．オン側のスイッチ ３３．オフ側のアナログスイッチ ３４．オン側のアナログスイッチ ３５．オフ側のＰｃｈＭＯＳトランジスタ ３６．オン側のＰｃｈＭＯＳトランジスタ ３７．オフ側のＰＮＰバイポーラトランジスタ ３８．オン側のＰＮＰバイポーラトランジスタ ４１．第１の論理反転素子 ４２．第２の論理反転素子 ５１．ＳＲラッチ ２０１．オフ側の第３の負荷抵抗 ２０２．オン側の第３の負荷抵抗 ２０３．オフ側の双投型アナログスイッチ ２０４．オン側の双投型アナログスイッチ
Ｓ２．オンパルス信号 Ｓ３．オフパルス信号 Ｓ４．オン側の第１のレベルシフト済みパルス信号 Ｓ５．オフ側の第１のレベルシフト済みパルス信号 Ｓ６．オン側の第２のレベルシフト済みパルス信号 Ｓ７．オフ側の第２のレベルシフト済みパルス信号 Ｓ８．オン指令 Ｓ９．オフ指令

Claims (8)

1. 共通電位としての第１の電位と異なる第２の電位を基準電位として駆動される半導体スイッチング素子を駆動制御するための半導体回路であって、
   前記第１の電位を基準電位とし、半導体スイッチング素子の導通・非導通状態の切り替えをそれぞれ指示するパルス状のオン信号・オフ信号からなる主信号の入力に応じ、前記第２の電位を基準電位とするパルス状のオン指令・オフ指令からなる主指令をそれぞれ出力するレベルシフト回路と、
   前記主指令に応じ、前記半導体スイッチング素子の導通・非導通の状態を保持して出力するラッチ回路と、
   前記レベルシフト回路の一方の出力に信号が発生したときに、他方の出力を抑制するレベルシフト抑制手段と、
   を有することを特徴とした半導体回路。
2. 前記レベルシフト回路は、
   前記主信号の入力に応じ、電圧降下の大きさが異なる第１、第２のレベルシフト済み信号を同時に出力し、
   前記主指令は、
   前記第１、第２のレベルシフト済み信号のうち電圧降下の大きさが小である前記第１のレベルシフト済み信号を波形成型した信号からなり、
   前記レベルシフト抑制手段は、
   前記第１、第２のレベルシフト済み信号のうち電圧降下の大きさが大である方の前記第２のレベルシフト済み信号に応じ、前記第１のレベルシフト済み信号の出力を抑制することを特徴とした、請求項１に記載の半導体回路。
3. 前記レベルシフト回路は、
   前記第１のレベルシフト済み信号を発生させる第１の負荷抵抗と、
   前記第１の負荷抵抗に直列に接続され、前記第２のレベルシフト済み信号を発生させる第２の負荷抵抗と、
   主端子が前記第２の負荷抵抗に直列に接続され、制御端子に入力される前記主信号に応じて前記主端子と基準端子間が導通する高耐圧半導体素子とを有し、
   前記レベルシフト抑制手段は、
   前記第２のレベルシフト済み信号に応じ、前記第１の負荷抵抗の両端を低インピーダンスで短絡する短絡手段を有することを特徴とする請求項２に記載の半導体回路。
4. 前記短絡手段は、
   アナログスイッチからなることを特徴とする請求項３に記載の半導体回路。
5. 前記短絡手段は、
   MOS型トランジスタからなることを特徴とする請求項３に記載の半導体回路。
6. 前記短絡手段は、
   バイポーラトランジスタからなることを特徴とする請求項４に記載の半導体回路。
7. 前記レベルシフト回路は、
   前記第１のレベルシフト済み信号を発生させる第１の負荷抵抗と、
   前記第２のレベルシフト済み信号を発生させる第２の負荷抵抗と、
   前記第１の負荷抵抗より抵抗値が小である第３の負荷抵抗と、
   主端子が前記第２の負荷抵抗に直列に接続され、制御端子に入力される前記主信号に応じて前記主端子と基準端子間が導通する高耐圧半導体素子とを有し、
   前記レベルシフト抑制手段は、
   前記第２のレベルシフト済み信号が出力されていないときには、前記第１の負荷抵抗と前記の第２の負荷抵抗を接続し、
   前記第２のレベルシフト済み信号が出力されているときには、前記第３の負荷抵抗と前記第２の負荷抵抗を接続する電流経路切替手段を有することを特徴とする請求項２に記載の半導体回路。
8. 前記電流経路切替手段は、
   共通端子が前記第２の負荷抵抗に接続され、前記第２のレベルシフト済み信号に応じて前記共通端子と導通する他の２端子がそれぞれ前記第１、第３の負荷抵抗に接続された双投型アナログスイッチからなることを特徴とする請求項７に記載の半導体回路。

Images