KR100947037B1 - 반도체장치 - Google Patents

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KR100947037B1
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켄지 사카이
요시카즈 타나카
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미쓰비시덴키 가부시키가이샤
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Abstract

파워 디바이스의 오동작을 방지한다. 본 발명에 따른 반도체장치는, 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워디바이스를 구동제어하는 반도체장치로서, 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와, 제1, 제2의 펄스신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스신호를 얻는 레벨 시프트 회로와, 제1의 레벨 시프트된 펄스 신호를 세트 입력으로부터 입력하고, 제2의 레벨 시프트된 펄스 신호를 리셋트 입력으로부터 입력하는 SR형 플립플롭과, SR형 플립플롭의 출력을 적어도 제1, 제2의 펄스 신호의 펄스폭만큼 지연시키는 지연 회로를 구비한다.
Figure R1020080002030
파워 디바이스, 펄스 신호, SR형 플립플롭, 지연 회로

Description

반도체장치{Semiconductor Device}
본 발명은, 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 반도체장치에 관하며, 특히 파워 디바이스의 오동작을 방지할 수 있는 반도체장치에 관한 것이다.
도 14는, 하프 브릿지회로를 나타내는 회로도다. 전원 PS의 양극과 음극(접지전위 GND) 사이에, IGBT(절연 게이트형 바이폴러트랜지스터)등의 파워 디바이스(101, 102)가 토템폴 접속되어 있다. 또한 파워 디바이스(101, 102)에는, 각각 프리 휠 다이오드 D1, D2가 역병렬 접속되고 있다. 그리고, 파워 디바이스 101과 파워 디바이스 102의 접속점 N1에는 부하(모터 등의 유도성 부하)(103)가 접속되어 있다.
파워 디바이스 101은, 파워 디바이스 102와의 접속점 N1의 전위를 기준전위로서, 이 기준전위와 전원 PS가 공급하는 전원전위 사이에서 스위칭 동작하는 디바이스이며, 고전위측 파워 디바이스라고 불린다. 한편, 파워 디바이스 102는, 접지 전위를 기준전위로서, 이 기준전위와 접속점 N1의 전위 사이에서 스위칭 동작하는 디바이스이며, 저전위측 파워 디바이스라고 불린다.
파워 디바이스 101은 고전위측 파워 디바이스 구동회로 HD에 의해 구동되고, 파워 디바이스 102는 저전위측 파워 디바이스 구동회로 LD에 의해 구동되고, 고전위측 파워 디바이스 구동회로 HD에는, 고전위측 전원(104)의 양극의 전압 VB(고전위측 부유전원 절대전압)와, 고전위측 전원(104)의 음극의 전압 VS(고전위측 부유 전원 오프셋 전압)가 인가된다. 그리고, 고전위측 파워 디바이스 구동회로 HD는, 출력 신호 HO를 파워 디바이스 102의 게이트 전극에 출력한다. 또한, 저전위측 파워 디바이스 구동회로 LD에 대해서는, 본원 발명과 관계가 미미하므로 설명을 생략한다.
도 15는, 종래의 반도체장치를 나타내는 회로도다. 이 반도체장치는, 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 고전위측 파워 디바이스 구동회로이다.
외부에 설치된 마이크로컴퓨터등으로부터 입력 신호 HIN이 주어진다. 입력 신호 HIN은, 고전위측의 파워 디바이스의 전도를 나타내는 “H(고전위)” (제1상태) 및 고전위측의 파워 디바이스의 비전도를 나타내는 “L(저전위)” (제2상태)를 가진다.
펄스발생회로(11)는, 입력 신호 HIN의 “H”，“L”로의 레벨 천이에 대응하여, 각각 펄스 모양의 ON신호(제1의 펄스 신호), OFF신호(제2의 펄스 신호)를 발생 시킨다.
펄스발생회로(11)의 2개의 출력은, 레벨 시프트 트랜지스터인 고내압 N채널형 전계효과트랜지스터(이하, HNMOS트랜지스터라고 부른다)(12, 13)의 게이트 전극에 각각 접속되어 있다. 그리고, ON신호는 HNMOS트랜지스터 12의 게이트 전극에, OFF신호는 HNMOS트랜지스터 13의 게이트 전극에 주어진다. HNMOS트랜지스터(12, 13)의 드레인 전극은 각각 저항(14, 15)의 일단에 접속되는 동시에, 인버터 16, 17의 입력에도 접속되어 있다.
이 HNMOS트랜지스터(12, 13), 저항(14, 15) 및 인버터 16, 17에 의해 레벨 시프트 회로가 구성된다. 이 레벨 시프트 회로는, ON신호, OFF신호를 고전위측으로 레벨 시프트 하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는다
SR형 플립플롭(19)은, 보호 회로(18)를 통해, 인버터 16, 17의 출력 신호(제1, 제2의 레벨 시프트된 펄스 신호)를 각각 세트 입력 S 및 리셋트 입력 R로부터 입력한다. 여기에서, 보호 회로(18)는 SR형 플립플롭(19)의 오동작을 방지하기 위한 필터 회로이며, 논리 게이트로 구성되어 있다.
SR형 플립플롭(19)의 출력 Q는, NMOS트랜지스터 20의 게이트 전극에 접속되는 동시에, 인버터(21)의 입력에도 접속되며, 인버터 21의 출력은 NMOS트랜지스터 22의 게이트 전극에 접속되어 있다. NMOS트랜지스터 20, 22의 접속점의 전압을 고전위측의 출력 신호 HO로서 출력한다. 이와 같이 NMOS트랜지스터 20, 22를 상보적으로 ON, OFF시키는 것으로 파워 디바이스 101을 스위칭한다.
저항 14, 15의 타단은 NMOS트랜지스터 20의 드레인 전극측에 접속되어, 전압 VB가 인가되고 있다. 또한 NMOS트랜지스터 22의 소스 전극은, 다이오드(23, 24)의 애노드 및 도 14의 접속점 N1에 접속되어, 전압 VS가 인가되고 있다. 다이오드(23, 24)의 캐소드는, 각각 HNMOS트랜지스터(12, 13)의 드레인 전극에 접속되어 있다.
다음에 도 16에 나타내는 타이밍 차트를 사용하여, 종래의 고전위측 파워 디바이스 구동회로의 동작에 관하여 설명한다.
우선, 펄스발생회로(11)는, 입력 신호 HIN의 상승에 응답하여, “H(고전위)”로 천이하는 펄스 형의 ON신호를 발생시킨다. 이 ON신호에 의해, HNMOS트랜지스터 12가 ON한다. 이 때 OFF신호는 “L(저전위)”이고, HNMOS트랜지스터 13은 OFF상태이다.
이것에 의해 HNMOS트랜지스터 12에 접속된 저항 14에 전압 강하가 발생하여, 인버터 16에 “L”신호가 입력된다. 한편, HNMOS트랜지스터 13에 접속된 저항 15에는 전압강하가 발생하지 않기 때문에, 인버터 17에는 “H”신호가 계속해서 입력된다. 따라서, 인버터 16의 출력 신호는 “H”로 천이하는 펄스 신호가 되고, 인버터 17의 출력 신호는 “L”상태를 유지한다.
그리고, 인버터 16, 17의 출력 신호를 받은 보호 회로(18)는, SR형 플립플롭(19)의 세트 입력 S에 대하여, 인버터 16의 출력 신호에 대응하여“L”로 천이하는 펄스 신호를 출력한다. 한편, 보호 회로(18)는, SR형 플립플롭(19)의 리셋트 입력 R에 대하여, 인버터 17의 출력 신호에 대응하여 “H”신호를 출력한다.
또한 펄스발생회로(11)는, 입력 신호 HIN의 하강에 응답하여, “H(고전위)”로 천이하는 펄스 형의 OFF신호를 발생시킨다. 이 경우도, 상기와 동일한 동작을 행하고, 보호 회로(18)는, SR형 플립플롭(19)의 세트 입력 S에 대하여, 인버터 16의 출력 신호에 대응하여 “H”신호를 출력한다. 한편, 보호 회로(18)는, SR형 플립플롭(19)의 리셋트 입력 R에 대하여, 인버터 17의 출력 신호에 대응하여 “L”로 천이하는 펄스 신호를 출력한다.
이 결과, SR형 플립플롭(19)의 출력 Q는, ON신호가 주어지는 타이밍에서 “H”로 천이하고, OFF 신호가 주어지는 타이밍에서 “L”로 천이한다. 또한 NMOS트랜지스터 20, 22를 상보적으로 ON, OFF시키는 것으로 얻어지는 출력 신호 HO도 동일한 신호가 된다.
여기에서 문제가 되는 것은, 파워 디바이스(101, 102)로 구성되는 하프 브릿지형 파워 디바이스의 스위칭 상태에 따라, 접속점 N1로부터 다이오드 23, 24의 애노드에 이르는 라인에서 발생하는 dv/dt 과도 신호이다.
dv/dt과도신호가 발생하면, HNMOS트랜지스터(12, 13)의 드레인-소스간의 기생 정전용량과 dv/dt과도신호의 적산으로 얻어지는 dv/dt전류가 HNMOS트랜지스터(12, 13)에 동시에 흐른다. 이에 따라 ON신호 및 OFF신호 대신에, dv/dt 과도신호에 의한 오류 펄스가 동시에 주어지게 된다. 이러한 경우에, 보호 회로(18)는, SR형 플립플롭(19)에 동시에 신호 입력이 행해지는 것을 방지하도록 구성되어 있다(예를 들면 특허문헌 1참조).
[특허문헌 1] 일본국 공개특허공보 특개평 9-200017호
고전위측 파워 디바이스 구동회로 HD의 출력 신호 HO가 “H”일 때, 파워디바이스 101은 ON이 되어, 도 14에 나타내는 바와 같이 전류 I1이 흐른다. 그 후에 고전위측 파워 디바이스 구동회로 HD의 출력 신호 HO가 “H”에서 “L”로 천이하고, 파워 디바이스 101이 ON에서 OFF로 전환되면, 프리 휠 다이오드 D2에 전류 I2가 흐르는 환류 모드가 된다. 이 때, 전압 VS는, dv/dt 과도신호와 배선의 인덕턴스에 의해, GND보다도 일시적으로 낮아져 음의 전압이 된다.
종래의 반도체 장치에서는, 파워 디바이스 101을 전환하는 것과 동시에, ON신호 또는 OFF신호가 출력되었다. 그러나, 파워 디바이스 101의 전환에 의해 전압 VS가 음의 전압이 되었을 때, ON신호, OFF신호에 의해 HNMOS트랜지스터 12는 OFF, HNMOS트랜지스터 13은 ON으로 불균일하게 된다. 이 때문에, HNMOS트랜지스터(12, 13)의 기생 다이오드(25, 26)에 흐르는 리커버리 전류에 차이가 생긴다. 이에 따라 잘못된 출력 신호 HO가 출력되어, 파워 디바이스의 오동작을 야기한다는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위한 것으로서, 그 목적은, 파워 디바이스의 오동작을 방지할 수 있는 반도체장치를 얻는 것이다.
본 발명에 따른 반도체장치는, 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구 동제어하는 반도체장치로서, 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와, 제1, 제2의 펄스 신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는 레벨 시프트 회로와, 제1의 레벨 시프트된 펄스 신호를 세트 입력으로부터 입력하여, 제2의 레벨 시프트된 펄스 신호를 리셋트 입력으로부터 입력하는 SR형 플립플롭과, SR형 플립플롭의 출력을 적어도 제1, 제2의 펄스 신호의 펄스폭만큼 지연시키는 지연 회로를 구비한다. 본 발명의 그 밖의 특징은 이하에 명백하게 한다.
본 발명에 의해, 파워 디바이스의 오동작을 방지할 수 있다.
실시예 1.
도 1은, 본 발명의 실시예 1에 따른 반도체장치를 나타내는 회로도다. 이 반도체장치는, 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 고전위측 파워 디바이스 구동회로다.
외부에 설치된 마이크로컴퓨터등으로부터 입력 신호 HIN이 주어진다. 입력 신호 HIN은, 고전위측의 파워 디바이스의 전도를 나타내는 “H(고전위)” (제1상태) 및 고전위측의 파워 디바이스의 비전도를 나타내는 “L(저전위)” (제2상태)를 가진다.
펄스발생회로(11)는, 입력 신호 HIN의 “H”，“L”로의 레벨 천이에 대응하여, 각각 펄스 형의 ON신호(제1의 펄스 신호), OFF신호(제2의 펄스 신호)를 발생시킨다.
펄스발생회로(11)의 2개의 출력은, 레벨 시프트 트랜지스터인 고내압 N채널형 전계효과트랜지스터(이하, HNMOS트랜지스터라고 부른다) 12, 13의 게이트 전극에 각각 접속되어 있다. 그리고, ON신호는 HNMOS트랜지스터 12의 게이트 전극에, OFF신호는 HNMOS트랜지스터 13의 게이트 전극에 주어진다. HNMOS트랜지스터(12, 13)의 드레인 전극은 각각 저항 14, 15의 일단에 접속되는 동시에, 인버터 16, 17의 입력에도 접속되어 있다.
이 HNMOS트랜지스터(12, 13), 저항 14, 15 및 인버터 16, 17에 의해 레벨 시프트 회로가 구성된다. 이 레벨 시프트 회로는, ON신호, OFF신호를 고전위측으로 레벨 시프트 하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는다.
SR형 플립플롭(19)은, 보호 회로(18)를 통해, 인버터 16, 17의 출력 신호(제1, 제2의 레벨 시프트된 펄스 신호)를 각각 세트 입력 S 및 리셋트 입력 R로부터 입력한다. 여기에서, 보호 회로(18)는, SR형 플립플롭(19)의 오동작을 방지하기 위한 필터 회로이며, NAND회로31∼33, 인버터 34∼38 및 NOR회로 39, 40으로 구성되어 있다.
또한 NOR회로 41은, 제1, 제2의 레벨 시프트된 펄스 신호를 입력하여 NOR연산을 행한다. D형 플립플롭(42)은, NOR회로 41의 출력을 클럭 입력 T로부터 입력하 고, SR형 플립플롭(19)의 출력을 데이터 입력 D로부터 입력한다. 이 NOR회로 41과 D형 플립플롭 42로부터 지연 회로가 구성된다. 이 지연 회로는, SR형 플립플롭(19)의 출력을 적어도 ON신호, OFF신호의 펄스폭 만큼 지연시킨다.
D형 플립플롭(42)의 출력 Q′는, NMOS트랜지스터 20의 게이트 전극에 접속되는 동시에, 인버터 21의 입력에도 접속되고, 인버터 21의 출력은 NMOS트랜지스터 22의 게이트 전극에 접속되고 있다. NMOS 트랜지스터 20, 22의 접속점의 전압을 고전위측의 출력 신호 HO로서 출력한다. 이와 같이 NMOS트랜지스터 20, 22를 상보적으로 ON, OFF시키는 것으로 고전위측의 파워 디바이스를 스위칭한다.
저항 14, 15의 타단은 NMOS트랜지스터 20의 드레인 전극측에 접속되어, 전압 VB가 인가되고 있다. 또한 NMOS트랜지스터 22의 소스 전극은, 다이오드(23, 24)의 애노드 및 도 14의 접속점 N1에 접속되어, 전압 VS가 인가되고 있다. 다이오드(23, 24)의 캐소드는, 각각 HNMOS트랜지스터(12, 13)의 드레인 전극에 접속되어 있다.
도 2는, 본 발명의 실시예 1에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다. 도시하는 바와 같이, 출력 신호 HO는, ON신호, OFF신호가 출력된 후에 전환된다. 이에 따라 파워 디바이스의 전환에 의해 전압 VS가 음의 전압으로 될 때는, ON신호, OFF신호는 출력되지 않는다. 따라서, 파워 디바이스의 오동작을 방지할 수 있다. 또한 SR형 플립플롭(19)의 출력을 논리적으로 지연시키므로 소자 변동이 적다.
실시예 2.
도 3은, 본 발명의 실시예 2에 따른 반도체장치를 나타내는 회로도이며, 도 4는, 그 동작을 설명하기 위한 타이밍 차트다.
본 실시예 2에서는, 지연 회로로서, 제1의 인버터 43과, NAND회로 44과, 제2의 인버터 45와, OR회로 46을 가진다. 그 밖의 구성은 실시예 1과 동일하다.
제1의 인버터 43은, 제1의 레벨 시프트된 펄스 신호를 반전시킨다. NAND회로 44는, 제1의 인버터 43의 출력과 SR형 플립플롭(19)의 출력을 입력하고, NAND연산을 행한다. 제2의 인버터 45는, NAND회로 44의 출력을 반전시킨다. OR 회로 46은, 제2의 인버터 45의 출력과 제2의 레벨 시프트된 펄스 신호를 입력하고, OR연산을 행한다.
이 구성에 의해, 실시예 1과 동일한 효과를 나타낸다. 또한 실시예 1보다도 회로 규모를 작게 할 수 있다.
실시예 3.
도 5는, 본 발명의 실시예 3에 따른 반도체장치를 나타내는 회로도이며, 도 6은, 그 동작을 설명하기 위한 타이밍 차트다.
본 실시예 3에서는, 지연 회로로서, 복수의 인버터 47, 48를 가진다. 그 외의 구성은 실시예 1과 동일하다. 이 구성에 의해, 실시예 1과 마찬가지로 파워 디바이스의 오동작을 방지할 수 있다. 또한 인버터의 단수에 의해 지연량을 용이하게 제어할 수 있다.
실시예 4.
도 7은, 본 발명의 실시예 4에 따른 반도체장치를 나타내는 회로도이며, 도 8은, 그 동작을 설명하기 위한 타이밍 차트다.
본 실시예 4에서는, 지연 회로로서, 정전류원(51)과, 콘덴서 52와, 인버터 53과, NMOS트랜지스터(54∼56)와, PMOS트랜지스터(57∼59)를 가진다. 그 밖의 구성은 실시예 1과 동일하다.
정전류원(51)은 콘덴서 52를 충전한다. 스위칭소자인 NMOS트랜지스터(54∼56) 및 PMOS트랜지스터(57∼59)는, SR형 플립플롭(19)의 출력에 따라 콘덴서 52를 충방전시킨다. 인버터 53은, 콘덴서 52에 충전된 전압을 반전하여 출력한다.
이 구성에 의해, 실시예 1과 마찬가지로 파워 디바이스의 오동작을 방지할 수 있다. 또한 정전류원(51)의 전류값 또는 콘덴서 52의 용량값에 의해 지연을 용이하게 제어할 수 있다.
실시예 5.
도 9는, 본 발명의 실시예 5에 따른 반도체장치를 나타내는 회로도다. 상기의 실시예 1∼4에서는, SR형 플립플롭(19)의 후단에 지연 회로가 설치되었다. 이에 대하여 본 실시예 5에서는, 보호 회로(18)와 SR형 플립플롭(19) 사이에 지연 회로가 설치된다. 그 밖의 구성은 실시예 1과 같다.
지연 회로로서, 인버터 61∼64와 제1, 제2의 콘덴서 65, 66이 설치된다. 인버터 61, 62는, 보호 회로(18)의 출력 LFS와 SR형 플립플롭(19)의 세트 입력 S 사이에 직렬접속되고 있다. 인버터 63, 64는, 보호 회로(18)의 출력 LFR과 SR형 플립플롭(19)의 리셋트 입력 R 사이에 직렬접속되어 있다. 제1의 콘덴서 65의 일단은, 인버터 61과 인버터 62의 접속점에 접속되어, 제1의 레벨 시프트된 펄스 신호가 인가된다. 제2의 콘덴서 66의 일단은, 인버터 63과 인버터 64의 접속점에 접속되어, 제2의 레벨 시프트된 펄스 신호가 인가된다. 제1, 제2의 콘덴서 65, 66의 타단에는 전압 VS가 인가되어 있다.
이 지연 회로는, 제1, 제2의 레벨 시프트된 펄스 신호를 적어도 ON신호, OFF신호의 펄스폭만큼 지연시켜서, 각각 제1, 제2의 지연된 펄스 신호를 얻는다. 즉, 제1, 제2의 콘덴서 65, 66에 충전된 전압을 각각 제1, 제2의 지연된 펄스 신호로서 출력한다. 그리고, SR형 플립플롭(19)은, 제1의 지연된 펄스 신호를 세트 입력 S로부터 입력하고, 제2의 지연된 펄스 신호를 리셋트 입력 R로부터 입력한다.
SR형 플립플롭(19)의 출력 Q는, NMOS트랜지스터 20의 게이트 전극에 접속되는 동시에, 인버터 21의 입력에도 접속되고, 인버터 21의 출력은 NMOS트랜지스터 22의 게이트 전극에 접속되어 있다. NMOS트랜지스터 20, 22의 접속점의 전압을 고전위측의 출력 신호 H0로서 출력한다. 이와 같이 NMOS트랜지스터 20, 22를 상보적으로 ON, OFF시킴으로써 고전위측의 파워 디바이스를 스위칭한다.
도 10은, 본 발명의 실시예 5에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다. 도시하는 바와 같이, 출력 신호 H0은, ON신호, OFF신호가 출력된 후에 전환된다. 이에 따라, 파워디바이스의 전환에 의해 전압 VS가 음의 전압이 될 때에는, ON신호, OFF신호는 출력되지 않는다. 따라서, 파워디바이스의 오동작을 방지할 수 있다. 또한 ON신호와 OFF신호의 지연량을 각각 제어할 수 있다. 그리고, 제1, 제2의 콘덴서 65, 66의 용량값에 의해 지연량을 용이하게 제어할 수 있다.
실시예 6.
도 11은, 본 발명의 실시예 6에 따른 반도체장치를 나타내는 회로도이다. 이 반도체장치의 타이밍 차트는 실시예 5와 동일하다.
본 실시예 6에서는, 지연 회로로서, 보호 회로(18)의 출력 LFS와 SR형 플립플롭(19)의 세트 입력 S 사이에 직렬접속된 복수의 제1의 인버터 71, 72와, 보호 회로(18)의 출력 LFR과 SR형 플립플롭(19)의 리셋트 입력 R 사이에 직렬접속된 복수의 제2의 인버터 73, 74가 설치된다. 그 외 구성은 실시예 5와 같다.
이 구성에 의해, 실시예 5와 마찬가지로 파워 디바이스의 오동작을 방지할 수 있고, ON신호와 OFF신호의 지연량을 각각 제어할 수 있다. 또한 제1, 제2의 인버터의 단수에 의해 지연량을 용이하게 제어할 수 있다.
실시예 7.
도 12는, 본 발명의 실시예 7에 따른 반도체장치를 나타내는 회로도다. 이 반도체장치의 타이밍 차트는 실시예 5와 같다.
본 실시예 7에서는, 지연 회로로서, 제1, 제2의 정전류원 80, 81과, 제1, 제2의 콘덴서 82, 83과, 인버터 84∼87과, NMOS트랜지스터 88, 89(제1, 제2의 스위칭소자)를 가진다. 그 밖의 구성은 실시예 5와 동일하다.
제1, 제2의 정전류원 80, 81은 제1, 제2의 콘덴서 82, 83을 각각 충전한다. NMOS 트랜지스터 88, 89는, 제1, 제2의 레벨 시프트된 펄스 신호에 따라, 각각 제1, 제2의 콘덴서 82, 83을 충방전시킨다. 인버터 86, 87은, 제1, 제2의 콘덴서 82, 83에 충전된 전압을 각각 반전하여 제1, 제2의 지연된 펄스 신호로서 출력한다.
이 구성에 의해, 실시예 5와 마찬가지로, 파워 디바이스의 오동작을 방지할 수 있고, ON신호와 OFF신호의 지연량을 각각 제어할 수 있다. 또한 제1, 제2의 정 전류원 80, 81의 전류값 또는 제1, 제2의 콘덴서 82, 83의 용량값에 의해 지연량을 용이하게 제어할 수 있다.
실시예 8.
도 13은, 본 발명의 실시예 8에 따른 반도체장치를 나타내는 회로도다. 이 반도체장치의 타이밍 차트는 실시예 5와 동일하다.
본 실시예 7에서는, 지연 회로로서, 제1, 제2의 정전류원 90, 91과, 제1, 제2의 콘덴서 92, 93과, 인버터 94∼97과, NMOS트랜지스터 98, 99(제1, 제2의 스위칭소자)를 가진다. 그 밖의 구성은 실시예 5와 동일하다.
제1, 제2의 정전류원 90, 91은 제1, 제2의 콘덴서 92, 93을 각각 충전한다. NMOS트랜지스터 98, 99는, 제1, 제2의 레벨 시프트된 펄스 신호에 따라, 각각 제1, 제2의 콘덴서 92, 93을 충방전시킨다. 인버터 96, 97은, 제1, 제2의 콘덴서 92, 93에 충전된 전압을 각각 반전하여 제1, 제2의 지연된 펄스 신호로서 출력한다.
이 구성에 의해, 실시예 5와 마찬가지로 파워 디바이스의 오동작을 방지할 수 있고, ON신호와 OFF신호의 지연량을 각각 제어할 수 있다. 또한 제1, 제2의 정전류원 90, 91의 전류값 또는 제1, 제2의 콘덴서 92, 93의 용량값에 의해 지연량을 용이하게 제어할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체장치를 나타내는 회로도다.
도 2는 본 발명의 실시예 1에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 3은 본 발명의 실시예 2에 따른 반도체장치를 나타내는 회로도다.
도 4는 본 발명의 실시예 2에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 5는 본 발명의 실시예 3에 따른 반도체장치를 나타내는 회로도다.
도 6은 본 발명의 실시예 3에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 7은 본 발명의 실시예 4에 따른 반도체장치를 나타내는 회로도다.
도 8은 본 발명의 실시예 4에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 9는 본 발명의 실시예 5에 따른 반도체장치를 나타내는 회로도다.
도 10은 본 발명의 실시예 5에 따른 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 11은 본 발명의 실시예 6에 따른 반도체장치를 나타내는 회로도다.
도 12는 본 발명의 실시예 7에 따른 반도체장치를 나타내는 회로도다.
도 13은 본 발명의 실시예 8에 따른 반도체장치를 나타내는 회로도다.
도 14는 하프 브릿지회로를 나타내는 회로도다.
도 15는 종래의 반도체장치를 나타내는 회로도다.
도 16은 종래의 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
[부호의 설명]
11 : 펄스발생회로
12, 13 : HNMOS트랜지스터(레벨 시프트 회로)
14, 15 : 저항(레벨 시프트 회로)
16, 17 : 인버터(레벨 시프트 회로)
19 : SR형 플립플롭 41 : NOR회로(지연 회로)
42 : D형 플립플롭(지연 회로) 43 : 제1의 인버터(지연 회로)
44 : NAND회로(지연 회로) 45 : 제2의 인버터(지연 회로)
46 : 0R회로(지연 회로) 47, 48 : 인버터(지연 회로)
51 : 정전류원(지연 회로) 52 : 콘덴서(지연 회로)
54∼59 : 스위칭소자(지연 회로) 71, 72 : 제1의 인버터(지연 회로)
73, 74 : 제2의 인버터(지연 회로)
80, 90 : 제1의 정전류원(지연 회로)
81, 91 : 제2의 정전류원(지연 회로)
65, 82, 92 : 제1의 콘덴서(지연 회로)
66, 83, 93 : 제2의 콘덴서(지연 회로)
88, 98 : NMOS트랜지스터(제1의 스위칭소자)(지연 회로)
89, 99 : NMOS트랜지스터(제2의 스위칭소자)(지연 회로)

Claims (9)

  1. 삭제
  2. 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 반도체장치로서,
    상기 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 상기 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 상기 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와,
    상기 제1, 제2의 펄스신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는 레벨 시프트 회로와,
    상기 제1의 레벨 시프트된 펄스 신호를 세트 입력 단자로부터 입력하고, 상기 제2의 레벨 시프트된 펄스신호를 리셋트 입력 단자로부터 입력하는 SR형 플립플롭과,
    상기 SR형 플립플롭의 출력을 적어도 상기 제1, 제2의 펄스 신호의 펄스폭 만큼 지연시키는 지연 회로를 구비하며,
    상기 지연 회로는,
    상기 제1, 제2의 레벨 시프트된 펄스 신호를 입력하는 NOR회로와,
    상기 NOR회로의 출력을 클록 입력 단자로부터 입력하고, 상기 SR형 플립플롭의 출력을 데이터 입력 단자로부터 입력하는 D형 플립플롭을 가지는 것을 특징으로 하는 반도체장치.
  3. 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 반도체장치로서,
    상기 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 상기 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 상기 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와,
    상기 제1, 제2의 펄스신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는 레벨 시프트 회로와,
    상기 제1의 레벨 시프트된 펄스 신호를 세트 입력 단자로부터 입력하고, 상기 제2의 레벨 시프트된 펄스신호를 리셋트 입력 단자로부터 입력하는 SR형 플립플롭과,
    상기 SR형 플립플롭의 출력을 적어도 상기 제1, 제2의 펄스 신호의 펄스폭 만큼 지연시키는 지연 회로를 구비하며,
    상기 지연 회로는,
    상기 제1의 레벨 시프트된 펄스 신호를 반전시키는 제1의 인버터와,
    상기 제1의 인버터의 출력과 상기 SR형 플립플롭의 출력을 입력하는 NAND회로와,
    상기 NAND회로의 출력을 반전시키는 제2의 인버터와,
    상기 제2의 인버터의 출력과 상기 제2의 레벨 시프트된 펄스 신호를 입력하는 OR회로를 가지는 것을 특징으로 하는 반도체장치.
  4. 삭제
  5. 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 반도체장치로서,
    상기 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 상기 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 상기 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와,
    상기 제1, 제2의 펄스신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는 레벨 시프트 회로와,
    상기 제1의 레벨 시프트된 펄스 신호를 세트 입력 단자로부터 입력하고, 상기 제2의 레벨 시프트된 펄스신호를 리셋트 입력 단자로부터 입력하는 SR형 플립플롭과,
    상기 SR형 플립플롭의 출력을 적어도 상기 제1, 제2의 펄스 신호의 펄스폭 만큼 지연시키는 지연 회로를 구비하며,
    상기 지연 회로는,
    콘덴서와,
    상기 콘덴서를 충전하는 정전류원과,
    상기 SR형 플립플롭의 출력에 따라 상기 콘덴서를 충방전시키는 스위칭소자를 가지고,
    상기 콘덴서에 충전된 전압을 출력하는 것을 특징으로 하는 반도체장치.
  6. 삭제
  7. 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 반도체 장치로서,
    상기 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 상기 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 상기 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와,
    상기 제1, 제2의 펄스 신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는 레벨 시프트 회로와,
    상기 제1, 제2의 레벨 시프트된 펄스 신호를 적어도 상기 제1, 제2의 펄스신호의 펄스폭만큼 지연시켜, 각각 제1, 제2의 지연된 펄스 신호를 얻는 지연 회로와,
    상기 제1의 지연된 펄스 신호를 세트 입력 단자로부터 입력하고, 상기 제2의 지연된 펄스 신호를 리셋트 입력 단자로부터 입력하는 SR형 플립플롭을 구비하며,
    상기 지연 회로는, 일단에 상기 제1, 제2의 레벨 시프트된 펄스 신호가 각각 인가되고, 타단에 기준전압이 인가된 제1, 제2의 콘덴서를 가지고,
    상기 제1, 제2의 콘덴서에 충전된 전압을 각각 상기 제1, 제2의 지연된 펄스 신호로서 출력하는 것을 특징으로 하는 반도체장치.
  8. 삭제
  9. 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 직렬로 접속된 2개의 파워 디바이스 중 고전위측의 파워 디바이스를 구동제어하는 반도체 장치로서,
    상기 고전위측의 파워 디바이스의 전도를 나타내는 제1상태 및 상기 고전위측의 파워 디바이스의 비전도를 나타내는 제2상태를 가지는 입력 신호의 상기 제1, 제2상태로의 레벨 천이에 대응하여, 각각 제1, 제2의 펄스 신호를 발생시키는 펄스발생회로와,
    상기 제1, 제2의 펄스 신호를 고전위측으로 레벨 시프트하여, 각각 제1, 제2의 레벨 시프트된 펄스 신호를 얻는 레벨 시프트 회로와,
    상기 제1, 제2의 레벨 시프트된 펄스 신호를 적어도 상기 제1, 제2의 펄스신호의 펄스폭만큼 지연시켜, 각각 제1, 제2의 지연된 펄스 신호를 얻는 지연 회로와,
    상기 제1의 지연된 펄스 신호를 세트 입력 단자로부터 입력하고, 상기 제2의 지연된 펄스 신호를 리셋트 입력 단자로부터 입력하는 SR형 플립플롭을 구비하며,
    상기 지연 회로는,
    제1, 제2의 콘덴서와,
    상기 제1, 제2의 콘덴서를 각각 충전하는 제1, 제2의 정전류원과,
    상기 제1, 제2의 레벨 시프트된 펄스 신호에 따라, 각각 상기 제1, 제2의 콘덴서를 충방전시키는 제1, 제2의 스위칭소자를 가지고,
    상기 제1, 제2의 콘덴서에 충전된 전압을 각각 상기 제1, 제2의 지연된 펄스 신호로서 출력하는 것을 특징으로 하는 반도체장치.
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