JPH09172366A - レベルシフト回路及びこれを用いたインバータ装置 - Google Patents
レベルシフト回路及びこれを用いたインバータ装置Info
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- JPH09172366A JPH09172366A JP7331501A JP33150195A JPH09172366A JP H09172366 A JPH09172366 A JP H09172366A JP 7331501 A JP7331501 A JP 7331501A JP 33150195 A JP33150195 A JP 33150195A JP H09172366 A JPH09172366 A JP H09172366A
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Abstract
チング素子の誤動作を防止できるレベルシフト回路を提
供する。 【解決手段】相補的パルス信号により動作するNチャン
ネルFET9a,9bとそのドレイン側に接続した抵抗
Ra,Rbからなる回路構成において、オン側及びオフ
側パルス伝達系との間に、各々信号が伝達される瞬間に
他方抵抗値を低める伝達手段PチャンネルFET7a,
7bを介在させる。 【効果】インバータ装置が発生するdV/dtによる誤
動作を未然に防止できる。
Description
グ素子の駆動回路において用いられるレベルシフト回
路、並びにレベルシフト回路を備えたインバータ装置に
関する。
バータ装置は、主電源端子間の高圧側アーム(以下これ
を上アームと称す)に第1の電力用スイッチング素子
を、低圧側アーム(以下これを下アームと称す)に第2
の電力用スイッチング素子を各々配置し、これら第1及
び第2の電力用スイッチング素子をトーテムポール接続
(直列接続)する。このようなインバータ装置において
は、上アームの第1の電力用スイッチング素子を基準電
位に対して電位的に浮動状態で駆動するため、第1の電
力用スイッチング素子の駆動回路にはトランスによって
絶縁された電源が用いられていた。
御するために上アームの低圧側回路から高圧側回路に制
御信号を伝達する手段(レベルシフト)が必要である
が、上記浮動電位の状態でも信号伝達が可能なフォトカ
プラあるいはパルストランス等が従来用いられていた。
2の電力用スイッチング素子のスイッチング周波数の高
周波化の要求に伴い高速な信号伝達能力が要求される。
また、インバータ装置においては、第1及び第2の電力
用スイッチング素子がオンオフする際に発生するトーテ
ムポール接続中点の急激な電位変動に影響されないレベ
ルシフト回路が要求される。
伝達の高速化を目的に、前記フォトカプラ,パルストラ
ンス等を用いないレベルシフト回路が検討されている。
この一例として、Proceedings of The 2nd Internation
al Symposium on PowerSemiconductor Devices & ICs
の第74頁に論じられているレベルシフト回路がある。
たインバータ装置の一例を示す。
ッチング素子、QB1は第2の電力用スイッチング素
子、及びDT1,DB1は該QT1,QB1と逆接続さ
れたダイオードであり、以上の回路構成から一対のトー
テムポール接続の回路構成となる。2は負荷装置、VE
は該トーテムポール接続回路の電源である。QB1はV
CCを電源とする駆動回路3によって駆動される。一
方、上アームのQT1は上アーム用電源VCHを電源と
する駆動回路3により駆動される。該駆動回路は、以下
に説明するレベルシフト手段によって動作する。
信号をパルス状に変換し、上アームオン及びオフ用のパ
ルスをパルス発生器10によって生成する。これを抵抗
Ra,Rb及びNチャンネルFET9a,9bで構成さ
れるレベルシフト回路1に与える。オン用のパルスによ
って該FET9bがオンし該FET9bのドレイン電圧
VSは該パルス信号に従って電位が低下する。該電位V
Sはロジックインバータ5に接続され波形整形を行い、
さらに、該出力をフリップフロップ4のセット側に接続
する。故に、該フリップフロップ4はセットされ、ハイ
レベルを出力する。従って、該出力により前記上アーム
駆動回路3を駆動することにより上アーム電力用スイッ
チング素子QT1が動作する。また、該QT1のターン
オフ時も前述と同様にオフ用パルスを前記他方のレベル
シフト及び波形整形用ロジックインバータ5を介してフ
リップフロップ4のリセット側に入力し、該フリップフ
ロップ4をリセットする。これに従いQT1がターンオ
フする。以上の動作によって、高速な信号伝達が可能と
なる。
浮動電位VMの急激な電位変化(これを自励dV/dt
と称する)及び他のアームのオンオフ動作によって生ず
るVMの急激な電位変化(これを他励dV/dtと称す
る)に対するレベルシフト回路の動作について述べる。
激に立ち上がり主電源VEへ向かって電位が変動する。
この時、レベルシフト回路のNチャンネルFET9a,
9bのソースドレイン間寄生容量8によって、該寄生容
量とVM電位の電圧変化率dV/dtの積で決まる電流
源が構成される。従って、該電流により抵抗Ra,Rb
において電圧降下を生じ、該抵抗Ra,Rbに接続され
る波形整形用ロジックインバータ5にパルス信号が伝達
される。この時、該信号をフリップフロップ4に伝達し
なければ、フリップフロップ4が動作せず初期の動作
(セット状態)を保つので、QT1がVM電位のdV/
dtに影響されることはない。なお、以上の動作は、他
励dV/dt発生時も同様である。
達手段としては、一般にVM電位のdV/dtの発生期
間が限られていることからフィルタ等を用いて信号をカ
ットオフする方法が用いられる。
は、一般にロジックインバータ5にフィルタ等を用いる
ことによってVM電位のdV/dtに起因するパルス電
圧をカットオフしているが、該dV/dtが非常に小さ
い場合にはフィルタでカットオフ出来ずフリップフロッ
プ4に信号が伝達される恐れがある。小さなdV/dt
までフィルタでカットオフしようとすればフィルタ時定
数が大きくなり、該フィルタ回路の構成が大きくなる。
この時、該フィルタによって通常の制御信号に遅延を生
じ本来の目的である信号伝達の高速化を損なう恐れがあ
る。また、通常の制御信号は該フィルタ時定数以上のパ
ルス幅が要求されるので、FET9a,9bのオン期間
が長くなり該FET9a,9bで消費される電力が増加
することが考えられる。
因する上アーム電力用スイッチング素子の誤動作を防止
できるレベルシフト回路並びにこれを備えたインバータ
装置を提供する。
を上アームQT1駆動信号に変換するレベルシフト回路
における、相補的にパルス信号によって動作するNチャ
ンネルFET9a,9bとそのドレイン側に接続された
抵抗Ra,Rbからなる回路構成において、オン側パル
スを伝達する系と、オフ側パルスを伝達する系との間
に、各々信号が伝達される瞬間に他方抵抗値を低める伝
達手段を介在させ、かつ発生するdV/dtと前記Nチ
ャンネルFET9a,9bの寄生容量8の積からなる電
流によって生ずる抵抗Ra,Rbの電圧降下が、前記オ
フ側パルス伝達系において他方より大きくなるように設
定する手段を用いる。
t発生時においては、オフ側パルス伝達系での抵抗電圧
降下が大きいために、他方の抵抗値を低下させる手段に
よって該抵抗値での電圧降下が生ぜず、常にオフ側パル
ス電圧がフリップフロップ4に伝達され、該フリップフ
ロップ4はリセットされる。その結果上アーム電力用ス
イッチング素子QT1はオフ動作となる。この時該上ア
ーム電力用スイッチング素子QT1が前もってオンして
いれば他励dV/dt発生によってターンオフするので
所期の目的を達成できないことになるが、インバータ装
置の動作として、上アームがオン状態で他励dV/dt
が発生することは有り得ない。
用スイッチング素子QT1に与える影響はない。
回路からのオン信号パルスが上アームに伝達されること
によって上アーム電力用スイッチング素子QT1がター
ンオンして始めて、浮動電位VMでのdV/dtが発生
する。この時レベルシフト回路1でのオフ側パルス伝達
系の抵抗値Raは、他方の抵抗値を低下させる手段によ
って低くなっている。従って、dV/dt発生時におけ
るオン側パルス伝達系での抵抗Rb電圧降下は発生しな
い。またオン信号パルスがなくなった状態で、かつdV
/dtが発生し続けていても「他方の抵抗値を低下させ
る手段」の保持機能により、オフ側パルス伝達系からの
信号はフリップフロップ4まで伝達することは出来な
い。従って自励dV/dt発生時も上アーム電力用スイ
ッチング素子QT1に与える影響はない。
の前段にフィルタ回路を設けることなく浮動電位VMの
dV/dtの影響を受けないインバータ装置が可能であ
る。この結果、本発明によれば、レベルシフト回路での
本来の信号伝達速度を損なうことなく、低消費電力化が
可能であり、かつフィルタ回路レス化ができるので回路
規模を小さくできる効果がある。
成を図1に示し説明する。
1の実施例を示す。
アーム側出力段素子である第1の電力用スイッチング素
子、QB1はU相インバータの下アーム側出力段素子で
ある第2の電力用スイッチング素子、QT2はV相イン
バータの上アーム側出力段素子である第1の電力用スイ
ッチング素子、QB2はV相インバータの下アーム側出
力段素子である第2の電力用スイッチング素子であり、
DT1はU相上アームのQT1に逆並列接続された還流
用ダイオード、DB1はU相下アームのQB1に逆並列
接続された還流用ダイオード、DT2はV相上アームの
QT2に逆並列接続された還流用ダイオード、DB2は
V相下アームのQB2に逆並列接続された還流用ダイオ
ードである。ここで、U相の出力端子VM1とV相出力
端子VM2の間に負荷2を接続しており、QT1,QB
1,QT2,QB2のオンオフの状態に応じて主電源V
Eから負荷2に電流を供給する。
動方法及び信号伝達手段について述べる。なお、以下の
説明はU相インバータについて行い、V相インバータに
ついてはU相インバータと同じ構成のため説明は省略す
る。
動回路3を介した制御信号SBによりオンオフ制御され
る。一方上アームQT1は出力端子VM1を基準電位と
する電源VCHに接続される駆動回路3によってオンオ
フ制御される。該駆動回路3を制御する信号は以下の手
段によって伝達される。まず、低圧側回路によって上ア
ームのオンオフを制御する信号STが生成される。該信
号STをパルス発生器10によってSTの立ち上がり及
び立ち下がりに同期したオンパルス信号を形成する。該
パルス信号を上アームオン側とオフ側に分配し、レベル
シフト回路1の各NチャンネルFET9a,9bのゲー
ト端子に入力する。9aにはオフ側パルス,9bにはオ
ン側パルスを入力する。
ンネルFET9aのドレイン端子にVCHを電源とする
抵抗Raを接続しさらに、該抵抗とパラ接続されるPチ
ャンネルFET7aを備える。また前記上アームのオフ
動作を担うNチャンネルFET9bのドレイン端子にV
CHを電源とする抵抗Rbを接続しさらに、該抵抗とパ
ラ接続されるPチャンネルFET7bを備える。ここ
で、前記PチャンネルFET7aのゲート端子を前記P
チャンネルFET7bのドレイン端子へ、また逆に前記
PチャンネルFET7bのゲート端子を前記Pチャンネ
ルFET7aのドレイン端子へ接続する。これにより、
一方の抵抗で発生する電圧降下により、他方の抵抗値を
低める手段が形成される。なお、Zda,Zdbは、電
圧クランプ用のツエナーダイオードである。特に次段ロ
ジックインバータ5のゲート保護の役目を果たす。
る。
る前記PチャンネルFET7a、及び7bの各ドレイン
端子の出力ノードを、前者をVR,後者をVSと定義す
れば、次段のロジックインバータ5を介して、VS側が
フリップフロップ4のセット側に、VR側がフリップフ
ロップ4のリセット側に入力されるように構成する。こ
れに従い、該フリップフロップ4はセット側に入力信号
が入れば、出力Qにハイレベル信号を、リセット側に入
力信号が入れば出力Qにローレベル信号を出力する。こ
れを受けて、駆動回路3が動作し上アームQT1のオン
オフが可能となる。
ト図3に示す。
ルス信号がNチャンネルFETのゲート端子に与えられ
該FETがオンする。この時抵抗Rbを介して電流が流
れ該Rbで電圧降下が発生する。この電圧降下は基準電
位VM1から見ればローレベルに低下したのと等価であ
るから次段インバータ5はハイレベルに反転する。従っ
て、フリップフロップ4がセットされ、結果としてQT
1がオンする。なお、オフ動作についても同様である。
端子VM1の電位が急激に上昇しdV/dtを発生させ
る。この時のレベルシフト回路1での動作を説明する。
VM1の上昇に伴いこれを基準電位とする電源VCHも
上昇する。一方、NチャンネルFET9a,9bのソー
スドレイン間寄生容量8により、VCHから抵抗Ra,
Rbを介して電流パスが形成される。その電流は該寄生
容量8とdV/dtの積によって決まる。しかし、上ア
ームQT1をオンさせるため前もってNチャンネルFE
T9bがオンしているため、Rbでは電圧降下が促進さ
れると同時に、PチャンネルFET7aのゲートソース
間電圧が上昇することによって該FET7aがオンしノ
ードVRをクランプする。これにより、NチャンネルF
ET9aの寄生容量8を充電する電流によって発生する
抵抗Raでの電圧降下が減少する。従って、ノードVR
の電圧は基準電位VM1から見ればハイレベルのままで
ある。故に、フリップフロップ4にリセット信号が入力
されることはない。
スが消滅して該FETがオフした場合でも、該FETの
寄生容量に充電電流が流れるためRbでの電圧降下が発
生し続け、ノードVRの電位は低下することがない。ま
た、PチャンネルFET7bのゲート電圧は、他方FE
T7aのオン動作により低く保たれるため、該FET7bは
高抵抗である。従って、この状態は、抵抗RbとFET
9bの寄生容量から決まる時定数の期間保たれるのでd
V/dt発生時におけるフリップフロップ4のリセット
動作が起こることはない。
生するdV/dt(他励dV/dt)を考える。本状態に
おいては、NチャンネルFET9a,9bが双方オフで
ある。この時レベルシフト回路1におけるオン側及びオ
フ側伝達系が双方電気的に同条件であれば、dV/dt
発生時にはNチャンネルFET9a,9bの寄生容量に
同量の電流が流れRa,Rbに電圧降下を生じた結果、
フリップフロップ4にセット及びリセット信号が同時に
入力される。即ち、フリップフロップ4は不定となる。
このため、レベルシフト回路における左右の電気的バラ
ンスが、製造ばらつき等によって崩れれば、フリップフ
ロップ4はセットリセットのどちらに状態が変化するか
不明である。
シフト回路左右の電気的バランスを崩しておく手段を用
いる。インバータ装置では、他励dV/dtは、上アー
ムQT1がオフしている時に発生するので、該dV/d
tが発生した際、あらかじめフリップフロップ4がリセ
ットされるようにレベルシフト回路左右のバランスを崩
しておけば良い。
Ra>Rbとしておくことによって、前記バランスを崩
す。
が、これによらず、NチャンネルFETの寄生容量、あ
るいは、PチャンネルFETのサイズ等左右の電気的ア
ンバランスを生じさせ抵抗Raでの電圧降下が大きくな
るように構成してもよい。次に、本発明の他の実施例を
示す図4について説明する。
なる点は、レベルシフト回路における他方の抵抗値を低
下させる手段にある。図4において、PチャンネルFET7
a ,7bのゲート端子は、フリップフロップ4の出力か
ら与えられる。これにより、該FETのどちらか一方が
常にオン状態となっている。一方図1の実施例では、プ
ルアップ用の抵抗Ra,Rbにより電位が固定されるの
で定常的には前記FET7a,7bは双方オフである。
と異なり定常的にレベルシフト回路での他方の抵抗値を
低下させることができる。従って、dV/dtの耐量は
実施例図1より大きい。
用スイッチング素子の誤動作を未然に防止できる。これ
により、レベルシフト回路次段のフィルタ回路が不要で
回路構成を簡略化できる。また、信号伝達の妨げとなる
フィルタ回路がないことから信号伝達速度が速く、かつ
フィルタ回路での消費電力が発生しないことから低消費
電力化できる。
チャートを示す図である。
ング素子駆動回路、4…フリップフロップ、5…ロジッ
クインバータ、7a,7b…PチャンネルFET、8…9
a,9bFETのソースドレイン間寄生容量、9a,9
b…NチャンネルFET、10…上アーム制御用パルス
発生器、QT1,QT2…上アーム電力用スイッチング
素子、QB1,QB2…下アーム電力用スイッチング素
子、DT1,DT2,DB1,DB2…還流ダイオード、
VE…主電源、VCC…下アーム制御電源、VCH…上
アーム制御電源、Ra,Rb…抵抗、Zda,Zdb…
電圧クランプ用ツエナーダイオード、ST…上アーム制
御信号、SB…下アーム制御信号、VM1…U相インバ
ータ出力端子、VM2…V相インバータ出力端子、VS
…レベルシフトセット側出力、VR…レベルシフトリセ
ット側出力。
Claims (6)
- 【請求項1】1スイッチング素子と抵抗とが直列に接続
されるレベルシフト回路において、 前記抵抗の両端に他のスイッチング素子が並列に接続さ
れ、前記1スイッチング素子がオン状態の時、前記他の
スイッチング素子がオフ状態であることを特徴とするレ
ベルシフト回路。 - 【請求項2】第1のスイッチング素子の一端と第1の抵
抗の一端とが接続されることにより、第1のスイッチン
グ素子と第1の抵抗とが直列に接続され、 第2のスイッチング素子の一端と第2の抵抗の一端とが
接続されることにより、第2のスイッチング素子と第2
の抵抗とが直列に接続され、 第1のスイッチング素子の他端と第2のスイッチング素
子の他端とが共通接続され、 第1の抵抗の他端と前記第2の抵抗の他端とが共通接続
され、 第1の抵抗の両端に、第1のスイッチング素子がオン状
態の時にオフ状態になる第3のスイッチング素子が並列
に接続され、 第2の抵抗の両端に、第2のスイッチング素子がオン状
態の時にオフ状態になる第4のスイッチング素子が並列
に接続されることを特徴とするレベルシフト回路。 - 【請求項3】請求項2に記載のレベルシフト回路におい
て、第1の抵抗の大きさと第2の抵抗の大きさとが異な
ることを特徴とするレベルシフト回路。 - 【請求項4】請求項2に記載のレベルシフト回路におい
て、前記第1のスイッチング素子の持つ寄生容量と前記
第2のスイッチング素子の持つ寄生容量とが異なること
を特徴とするレベルシフト回路。 - 【請求項5】請求項2に記載のレベルシフト回路におい
て、前記第3のスイッチング素子の持つ寄生容量と前記
第4のスイッチング素子の持つ寄生容量とが異なること
を特徴とするレベルシフト回路。 - 【請求項6】前記請求項1ないし5の何れか1項に記載
のレベルシフト回路を有する駆動回路と、該駆動回路に
よりオンオフ制御される主回路素子と、を備えることを
特徴とするインバータ装置。
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