JPH09172366A - レベルシフト回路及びこれを用いたインバータ装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、ｄＶ／ｄｔに起因する電力用スイッ
チング素子の誤動作を防止できるレベルシフト回路を提
供する。 【解決手段】相補的パルス信号により動作するＮチャン
ネルＦＥＴ９ａ，９ｂとそのドレイン側に接続した抵抗
Ｒａ，Ｒｂからなる回路構成において、オン側及びオフ
側パルス伝達系との間に、各々信号が伝達される瞬間に
他方抵抗値を低める伝達手段ＰチャンネルＦＥＴ７ａ，
７ｂを介在させる。 【効果】インバータ装置が発生するｄＶ／ｄｔによる誤
動作を未然に防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体スイッチン
グ素子の駆動回路において用いられるレベルシフト回
路、並びにレベルシフト回路を備えたインバータ装置に
関する。

【０００２】

【従来の技術】従来、電動機駆動などに用いられるイン
バータ装置は、主電源端子間の高圧側アーム（以下これ
を上アームと称す）に第１の電力用スイッチング素子
を、低圧側アーム（以下これを下アームと称す）に第２
の電力用スイッチング素子を各々配置し、これら第１及
び第２の電力用スイッチング素子をトーテムポール接続
（直列接続）する。このようなインバータ装置において
は、上アームの第１の電力用スイッチング素子を基準電
位に対して電位的に浮動状態で駆動するため、第１の電
力用スイッチング素子の駆動回路にはトランスによって
絶縁された電源が用いられていた。

【０００３】また、第１の電力用スイッチング素子を制
御するために上アームの低圧側回路から高圧側回路に制
御信号を伝達する手段（レベルシフト）が必要である
が、上記浮動電位の状態でも信号伝達が可能なフォトカ
プラあるいはパルストランス等が従来用いられていた。

【０００４】これらのレベルシフト回路は、第１及び第
２の電力用スイッチング素子のスイッチング周波数の高
周波化の要求に伴い高速な信号伝達能力が要求される。
また、インバータ装置においては、第１及び第２の電力
用スイッチング素子がオンオフする際に発生するトーテ
ムポール接続中点の急激な電位変動に影響されないレベ
ルシフト回路が要求される。

【０００５】最近では、インバータ装置の小型化と信号
伝達の高速化を目的に、前記フォトカプラ，パルストラ
ンス等を用いないレベルシフト回路が検討されている。
この一例として、Proceedings of The 2nd Internation
al Symposium on PowerSemiconductor Devices & ICs
の第７４頁に論じられているレベルシフト回路がある。

【０００６】図２に前記文献のレベルシフト回路を備え
たインバータ装置の一例を示す。

【０００７】図２において、ＱＴ１は第１の電力用スイ
ッチング素子、ＱＢ１は第２の電力用スイッチング素
子、及びＤＴ１，ＤＢ１は該ＱＴ１，ＱＢ１と逆接続さ
れたダイオードであり、以上の回路構成から一対のトー
テムポール接続の回路構成となる。２は負荷装置、ＶＥ
は該トーテムポール接続回路の電源である。ＱＢ１はＶ
ＣＣを電源とする駆動回路３によって駆動される。一
方、上アームのＱＴ１は上アーム用電源ＶＣＨを電源と
する駆動回路３により駆動される。該駆動回路は、以下
に説明するレベルシフト手段によって動作する。

【０００８】まず、低圧回路で生成される上アーム制御
信号をパルス状に変換し、上アームオン及びオフ用のパ
ルスをパルス発生器１０によって生成する。これを抵抗
Ｒａ，Ｒｂ及びＮチャンネルＦＥＴ９ａ，９ｂで構成さ
れるレベルシフト回路１に与える。オン用のパルスによ
って該ＦＥＴ９ｂがオンし該ＦＥＴ９ｂのドレイン電圧
ＶＳは該パルス信号に従って電位が低下する。該電位Ｖ
Ｓはロジックインバータ５に接続され波形整形を行い、
さらに、該出力をフリップフロップ４のセット側に接続
する。故に、該フリップフロップ４はセットされ、ハイ
レベルを出力する。従って、該出力により前記上アーム
駆動回路３を駆動することにより上アーム電力用スイッ
チング素子ＱＴ１が動作する。また、該ＱＴ１のターン
オフ時も前述と同様にオフ用パルスを前記他方のレベル
シフト及び波形整形用ロジックインバータ５を介してフ
リップフロップ４のリセット側に入力し、該フリップフ
ロップ４をリセットする。これに従いＱＴ１がターンオ
フする。以上の動作によって、高速な信号伝達が可能と
なる。

【０００９】次に、ＱＴ１がターンオンした際に生ずる
浮動電位ＶＭの急激な電位変化（これを自励ｄＶ／ｄｔ
と称する）及び他のアームのオンオフ動作によって生ず
るＶＭの急激な電位変化（これを他励ｄＶ／ｄｔと称す
る）に対するレベルシフト回路の動作について述べる。

【００１０】まず、ＱＴ１がターンオンするとＶＭが急
激に立ち上がり主電源ＶＥへ向かって電位が変動する。
この時、レベルシフト回路のＮチャンネルＦＥＴ９ａ，
９ｂのソースドレイン間寄生容量８によって、該寄生容
量とＶＭ電位の電圧変化率ｄＶ／ｄｔの積で決まる電流
源が構成される。従って、該電流により抵抗Ｒａ，Ｒｂ
において電圧降下を生じ、該抵抗Ｒａ，Ｒｂに接続され
る波形整形用ロジックインバータ５にパルス信号が伝達
される。この時、該信号をフリップフロップ４に伝達し
なければ、フリップフロップ４が動作せず初期の動作
（セット状態）を保つので、ＱＴ１がＶＭ電位のｄＶ／
ｄｔに影響されることはない。なお、以上の動作は、他
励ｄＶ／ｄｔ発生時も同様である。

【００１１】このロジックインバータ５においての非伝
達手段としては、一般にＶＭ電位のｄＶ／ｄｔの発生期
間が限られていることからフィルタ等を用いて信号をカ
ットオフする方法が用いられる。

【００１２】

【発明が解決しようとする課題】レベルシフト回路で
は、一般にロジックインバータ５にフィルタ等を用いる
ことによってＶＭ電位のｄＶ／ｄｔに起因するパルス電
圧をカットオフしているが、該ｄＶ／ｄｔが非常に小さ
い場合にはフィルタでカットオフ出来ずフリップフロッ
プ４に信号が伝達される恐れがある。小さなｄＶ／ｄｔ
までフィルタでカットオフしようとすればフィルタ時定
数が大きくなり、該フィルタ回路の構成が大きくなる。
この時、該フィルタによって通常の制御信号に遅延を生
じ本来の目的である信号伝達の高速化を損なう恐れがあ
る。また、通常の制御信号は該フィルタ時定数以上のパ
ルス幅が要求されるので、ＦＥＴ９ａ，９ｂのオン期間
が長くなり該ＦＥＴ９ａ，９ｂで消費される電力が増加
することが考えられる。

【００１３】本発明は、上記ＶＭ電位のｄＶ／ｄｔに起
因する上アーム電力用スイッチング素子の誤動作を防止
できるレベルシフト回路並びにこれを備えたインバータ
装置を提供する。

【００１４】

【課題を解決するための手段】本発明では、低圧側信号
を上アームＱＴ１駆動信号に変換するレベルシフト回路
における、相補的にパルス信号によって動作するＮチャ
ンネルＦＥＴ９ａ，９ｂとそのドレイン側に接続された
抵抗Ｒａ，Ｒｂからなる回路構成において、オン側パル
スを伝達する系と、オフ側パルスを伝達する系との間
に、各々信号が伝達される瞬間に他方抵抗値を低める伝
達手段を介在させ、かつ発生するｄＶ／ｄｔと前記Ｎチ
ャンネルＦＥＴ９ａ，９ｂの寄生容量８の積からなる電
流によって生ずる抵抗Ｒａ，Ｒｂの電圧降下が、前記オ
フ側パルス伝達系において他方より大きくなるように設
定する手段を用いる。

【００１５】前記の手段によれば、前述の他励ｄＶ／ｄ
ｔ発生時においては、オフ側パルス伝達系での抵抗電圧
降下が大きいために、他方の抵抗値を低下させる手段に
よって該抵抗値での電圧降下が生ぜず、常にオフ側パル
ス電圧がフリップフロップ４に伝達され、該フリップフ
ロップ４はリセットされる。その結果上アーム電力用ス
イッチング素子ＱＴ１はオフ動作となる。この時該上ア
ーム電力用スイッチング素子ＱＴ１が前もってオンして
いれば他励ｄＶ／ｄｔ発生によってターンオフするので
所期の目的を達成できないことになるが、インバータ装
置の動作として、上アームがオン状態で他励ｄＶ／ｄｔ
が発生することは有り得ない。

【００１６】従って、他励ｄＶ／ｄｔでは上アーム電力
用スイッチング素子ＱＴ１に与える影響はない。

【００１７】一方自励ｄＶ／ｄｔにおいては、まず低圧
回路からのオン信号パルスが上アームに伝達されること
によって上アーム電力用スイッチング素子ＱＴ１がター
ンオンして始めて、浮動電位ＶＭでのｄＶ／ｄｔが発生
する。この時レベルシフト回路１でのオフ側パルス伝達
系の抵抗値Ｒａは、他方の抵抗値を低下させる手段によ
って低くなっている。従って、ｄＶ／ｄｔ発生時におけ
るオン側パルス伝達系での抵抗Ｒｂ電圧降下は発生しな
い。またオン信号パルスがなくなった状態で、かつｄＶ
／ｄｔが発生し続けていても「他方の抵抗値を低下させ
る手段」の保持機能により、オフ側パルス伝達系からの
信号はフリップフロップ４まで伝達することは出来な
い。従って自励ｄＶ／ｄｔ発生時も上アーム電力用スイ
ッチング素子ＱＴ１に与える影響はない。

【００１８】以上の動作によれば、フリップフロップ４
の前段にフィルタ回路を設けることなく浮動電位ＶＭの
ｄＶ／ｄｔの影響を受けないインバータ装置が可能であ
る。この結果、本発明によれば、レベルシフト回路での
本来の信号伝達速度を損なうことなく、低消費電力化が
可能であり、かつフィルタ回路レス化ができるので回路
規模を小さくできる効果がある。

【００１９】

【発明の実施の形態】本発明の一実施例である回路の構
成を図１に示し説明する。

【００２０】図１は、本発明に係るインバータ装置の第
１の実施例を示す。

【００２１】図において、ＱＴ１はＵ相インバータの上
アーム側出力段素子である第１の電力用スイッチング素
子、ＱＢ１はＵ相インバータの下アーム側出力段素子で
ある第２の電力用スイッチング素子、ＱＴ２はＶ相イン
バータの上アーム側出力段素子である第１の電力用スイ
ッチング素子、ＱＢ２はＶ相インバータの下アーム側出
力段素子である第２の電力用スイッチング素子であり、
ＤＴ１はＵ相上アームのＱＴ１に逆並列接続された還流
用ダイオード、ＤＢ１はＵ相下アームのＱＢ１に逆並列
接続された還流用ダイオード、ＤＴ２はＶ相上アームの
ＱＴ２に逆並列接続された還流用ダイオード、ＤＢ２は
Ｖ相下アームのＱＢ２に逆並列接続された還流用ダイオ
ードである。ここで、Ｕ相の出力端子ＶＭ１とＶ相出力
端子VM2の間に負荷２を接続しており、ＱＴ１，ＱＢ
１，ＱＴ２，ＱＢ２のオンオフの状態に応じて主電源Ｖ
Ｅから負荷２に電流を供給する。

【００２２】次に、前記各電力用スイッチング素子の駆
動方法及び信号伝達手段について述べる。なお、以下の
説明はＵ相インバータについて行い、Ｖ相インバータに
ついてはＵ相インバータと同じ構成のため説明は省略す
る。

【００２３】下アームＱＢ１は、ＶＣＣを電源とする駆
動回路３を介した制御信号ＳＢによりオンオフ制御され
る。一方上アームＱＴ１は出力端子ＶＭ１を基準電位と
する電源ＶＣＨに接続される駆動回路３によってオンオ
フ制御される。該駆動回路３を制御する信号は以下の手
段によって伝達される。まず、低圧側回路によって上ア
ームのオンオフを制御する信号ＳＴが生成される。該信
号ＳＴをパルス発生器１０によってＳＴの立ち上がり及
び立ち下がりに同期したオンパルス信号を形成する。該
パルス信号を上アームオン側とオフ側に分配し、レベル
シフト回路１の各ＮチャンネルＦＥＴ９ａ，９ｂのゲー
ト端子に入力する。９ａにはオフ側パルス，９ｂにはオ
ン側パルスを入力する。

【００２４】次に前記上アームのオフ動作を担うＮチャ
ンネルＦＥＴ９ａのドレイン端子にＶＣＨを電源とする
抵抗Ｒａを接続しさらに、該抵抗とパラ接続されるＰチ
ャンネルＦＥＴ７ａを備える。また前記上アームのオフ
動作を担うＮチャンネルＦＥＴ９ｂのドレイン端子にＶ
ＣＨを電源とする抵抗Ｒｂを接続しさらに、該抵抗とパ
ラ接続されるＰチャンネルＦＥＴ７ｂを備える。ここ
で、前記ＰチャンネルＦＥＴ７ａのゲート端子を前記Ｐ
チャンネルＦＥＴ７ｂのドレイン端子へ、また逆に前記
ＰチャンネルＦＥＴ７ｂのゲート端子を前記Ｐチャンネ
ルＦＥＴ７ａのドレイン端子へ接続する。これにより、
一方の抵抗で発生する電圧降下により、他方の抵抗値を
低める手段が形成される。なお、Ｚｄａ，Ｚｄｂは、電
圧クランプ用のツエナーダイオードである。特に次段ロ
ジックインバータ５のゲート保護の役目を果たす。

【００２５】以上がレベルシフト回路１の基本構成であ
る。

【００２６】ここで、該レベルシフト回路１の出力とな
る前記ＰチャンネルＦＥＴ７ａ、及び７ｂの各ドレイン
端子の出力ノードを、前者をＶＲ，後者をＶＳと定義す
れば、次段のロジックインバータ５を介して、ＶＳ側が
フリップフロップ４のセット側に、ＶＲ側がフリップフ
ロップ４のリセット側に入力されるように構成する。こ
れに従い、該フリップフロップ４はセット側に入力信号
が入れば、出力Ｑにハイレベル信号を、リセット側に入
力信号が入れば出力Ｑにローレベル信号を出力する。こ
れを受けて、駆動回路３が動作し上アームＱＴ１のオン
オフが可能となる。

【００２７】この時の信号伝達状態をタイミングチャー
ト図３に示す。

【００２８】まず、信号ＳＴの立ち上がりと同期したパ
ルス信号がＮチャンネルＦＥＴのゲート端子に与えられ
該ＦＥＴがオンする。この時抵抗Ｒｂを介して電流が流
れ該Ｒｂで電圧降下が発生する。この電圧降下は基準電
位ＶＭ１から見ればローレベルに低下したのと等価であ
るから次段インバータ５はハイレベルに反転する。従っ
て、フリップフロップ４がセットされ、結果としてＱＴ
１がオンする。なお、オフ動作についても同様である。

【００２９】次に、ＱＴ１がオンしたことによって出力
端子ＶＭ１の電位が急激に上昇しｄＶ／ｄｔを発生させ
る。この時のレベルシフト回路１での動作を説明する。
ＶＭ１の上昇に伴いこれを基準電位とする電源ＶＣＨも
上昇する。一方、ＮチャンネルＦＥＴ９ａ，９ｂのソー
スドレイン間寄生容量８により、ＶＣＨから抵抗Ｒａ，
Ｒｂを介して電流パスが形成される。その電流は該寄生
容量８とｄＶ／ｄｔの積によって決まる。しかし、上ア
ームＱＴ１をオンさせるため前もってＮチャンネルＦＥ
Ｔ９ｂがオンしているため、Ｒｂでは電圧降下が促進さ
れると同時に、ＰチャンネルＦＥＴ７ａのゲートソース
間電圧が上昇することによって該ＦＥＴ７ａがオンしノ
ードＶＲをクランプする。これにより、ＮチャンネルＦ
ＥＴ９ａの寄生容量８を充電する電流によって発生する
抵抗Ｒａでの電圧降下が減少する。従って、ノードＶＲ
の電圧は基準電位ＶＭ１から見ればハイレベルのままで
ある。故に、フリップフロップ４にリセット信号が入力
されることはない。

【００３０】さらにＮチャンネルＦＥＴ９ｂのオンパル
スが消滅して該ＦＥＴがオフした場合でも、該ＦＥＴの
寄生容量に充電電流が流れるためＲｂでの電圧降下が発
生し続け、ノードＶＲの電位は低下することがない。ま
た、ＰチャンネルＦＥＴ７ｂのゲート電圧は、他方ＦＥ
Ｔ７ａのオン動作により低く保たれるため、該FET7bは
高抵抗である。従って、この状態は、抵抗ＲｂとＦＥＴ
９ｂの寄生容量から決まる時定数の期間保たれるのでｄ
Ｖ／ｄｔ発生時におけるフリップフロップ４のリセット
動作が起こることはない。

【００３１】次に、上アームＱＴ１のオン動作以外に発
生するｄＶ／ｄｔ(他励ｄＶ／ｄｔ)を考える。本状態に
おいては、ＮチャンネルＦＥＴ９ａ，９ｂが双方オフで
ある。この時レベルシフト回路１におけるオン側及びオ
フ側伝達系が双方電気的に同条件であれば、ｄＶ／ｄｔ
発生時にはＮチャンネルＦＥＴ９ａ，９ｂの寄生容量に
同量の電流が流れＲａ，Ｒｂに電圧降下を生じた結果、
フリップフロップ４にセット及びリセット信号が同時に
入力される。即ち、フリップフロップ４は不定となる。
このため、レベルシフト回路における左右の電気的バラ
ンスが、製造ばらつき等によって崩れれば、フリップフ
ロップ４はセットリセットのどちらに状態が変化するか
不明である。

【００３２】これを解消するために、あらかじめレベル
シフト回路左右の電気的バランスを崩しておく手段を用
いる。インバータ装置では、他励ｄＶ／ｄｔは、上アー
ムＱＴ１がオフしている時に発生するので、該ｄＶ／ｄ
ｔが発生した際、あらかじめフリップフロップ４がリセ
ットされるようにレベルシフト回路左右のバランスを崩
しておけば良い。

【００３３】本実施例では、抵抗Ｒａ，Ｒｂの条件を、
Ｒａ＞Ｒｂとしておくことによって、前記バランスを崩
す。

【００３４】前記実施例では抵抗値のバランスを変えた
が、これによらず、ＮチャンネルＦＥＴの寄生容量、あ
るいは、ＰチャンネルＦＥＴのサイズ等左右の電気的ア
ンバランスを生じさせ抵抗Ｒａでの電圧降下が大きくな
るように構成してもよい。次に、本発明の他の実施例を
示す図４について説明する。

【００３５】図４において、前述した図１の実施例と異
なる点は、レベルシフト回路における他方の抵抗値を低
下させる手段にある。図４において、ＰチャンネルFET7
a ，７ｂのゲート端子は、フリップフロップ４の出力か
ら与えられる。これにより、該ＦＥＴのどちらか一方が
常にオン状態となっている。一方図１の実施例では、プ
ルアップ用の抵抗Ｒａ，Ｒｂにより電位が固定されるの
で定常的には前記ＦＥＴ７ａ，７ｂは双方オフである。

【００３６】これにより、本実施例では、図１の実施例
と異なり定常的にレベルシフト回路での他方の抵抗値を
低下させることができる。従って、ｄＶ／ｄｔの耐量は
実施例図１より大きい。

【００３７】

【発明の効果】本発明によれば、ｄＶ／ｄｔによる電力
用スイッチング素子の誤動作を未然に防止できる。これ
により、レベルシフト回路次段のフィルタ回路が不要で
回路構成を簡略化できる。また、信号伝達の妨げとなる
フィルタ回路がないことから信号伝達速度が速く、かつ
フィルタ回路での消費電力が発生しないことから低消費
電力化できる。

【図面の簡単な説明】

【図１】本発明による一実施例を示す回路図である。

【図２】従来技術による回路図である。

【図３】本発明による図１の実施例におけるタイミング
チャートを示す図である。

【図４】本発明の他の実施例を示す回路である。

【符号の説明】

１…レベルシフト回路、２…負荷、３…電力用スイッチ
ング素子駆動回路、４…フリップフロップ、５…ロジッ
クインバータ、７ａ，７ｂ…ＰチャンネルFET、８…９
ａ，９ｂＦＥＴのソースドレイン間寄生容量、９ａ，９
ｂ…ＮチャンネルＦＥＴ、１０…上アーム制御用パルス
発生器、ＱＴ１，ＱＴ２…上アーム電力用スイッチング
素子、ＱＢ１，ＱＢ２…下アーム電力用スイッチング素
子、DT1，ＤＴ２，ＤＢ１，ＤＢ２…還流ダイオード、
ＶＥ…主電源、ＶＣＣ…下アーム制御電源、ＶＣＨ…上
アーム制御電源、Ｒａ，Ｒｂ…抵抗、Ｚｄａ，Ｚｄｂ…
電圧クランプ用ツエナーダイオード、ＳＴ…上アーム制
御信号、ＳＢ…下アーム制御信号、ＶＭ１…Ｕ相インバ
ータ出力端子、ＶＭ２…Ｖ相インバータ出力端子、ＶＳ
…レベルシフトセット側出力、ＶＲ…レベルシフトリセ
ット側出力。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 幸司 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 三浦 雅人 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】１スイッチング素子と抵抗とが直列に接続
   されるレベルシフト回路において、 前記抵抗の両端に他のスイッチング素子が並列に接続さ
   れ、前記１スイッチング素子がオン状態の時、前記他の
   スイッチング素子がオフ状態であることを特徴とするレ
   ベルシフト回路。
2. 【請求項２】第１のスイッチング素子の一端と第１の抵
   抗の一端とが接続されることにより、第１のスイッチン
   グ素子と第１の抵抗とが直列に接続され、 第２のスイッチング素子の一端と第２の抵抗の一端とが
   接続されることにより、第２のスイッチング素子と第２
   の抵抗とが直列に接続され、 第１のスイッチング素子の他端と第２のスイッチング素
   子の他端とが共通接続され、 第１の抵抗の他端と前記第２の抵抗の他端とが共通接続
   され、 第１の抵抗の両端に、第１のスイッチング素子がオン状
   態の時にオフ状態になる第３のスイッチング素子が並列
   に接続され、 第２の抵抗の両端に、第２のスイッチング素子がオン状
   態の時にオフ状態になる第４のスイッチング素子が並列
   に接続されることを特徴とするレベルシフト回路。
3. 【請求項３】請求項２に記載のレベルシフト回路におい
   て、第１の抵抗の大きさと第２の抵抗の大きさとが異な
   ることを特徴とするレベルシフト回路。
4. 【請求項４】請求項２に記載のレベルシフト回路におい
   て、前記第１のスイッチング素子の持つ寄生容量と前記
   第２のスイッチング素子の持つ寄生容量とが異なること
   を特徴とするレベルシフト回路。
5. 【請求項５】請求項２に記載のレベルシフト回路におい
   て、前記第３のスイッチング素子の持つ寄生容量と前記
   第４のスイッチング素子の持つ寄生容量とが異なること
   を特徴とするレベルシフト回路。
6. 【請求項６】前記請求項１ないし５の何れか１項に記載
   のレベルシフト回路を有する駆動回路と、該駆動回路に
   よりオンオフ制御される主回路素子と、を備えることを
   特徴とするインバータ装置。