CN107078733B - 驱动电路 - Google Patents

Abstract

在驱动电路中防止误动作。驱动电路的置位侧电平转换电路和复位侧电平转换电路各自具有输入晶体管、和包括串联连接的第一MOS晶体管和第二MOS晶体管的串联晶体管部，第一MOS晶体管彼此互补动作，驱动电路还具有将置位电位的电平与对应于基准电位的阈值进行比较，从而控制复位侧的第二MOS晶体管的置位侧缓冲器、和将复位电位的电平与对应于基准电位的阈值进行比较，从而控制置位侧的第二MOS晶体管的复位侧缓冲器。

Description

驱动电路

技术领域

本发明涉及一种驱动电路。

背景技术

以往，已知有驱动开关元件等后级电路的驱动电路(例如，参照专利文献1)。驱动电路输出与输入信号对应的逻辑值的控制信号，来驱动后级电路。驱动电路具有将来自以低电压动作的前级电路的输入信号的电平进行转换的电平转换电路、和根据电平转换电路的输出来生成控制信号的控制电路。

现有技术文献

专利文献

专利文献1：日本特开2011-139423号公报

发明内容

技术问题

驱动电路存在产生浪涌电压的情况。例如在后级的开关元件进行开关的情况下，存在产生大的浪涌电压的情况。已知有如下课题：如果浪涌电压传递到电平转换电路侧，则与浪涌电压对应的信号会被输入到控制电路，控制电路会输出错误的逻辑值的控制信号。

技术方案

在本发明的形态中，根据被输入的置位信号和复位信号来驱动后级电路的驱动电路可以具备置位侧电平转换电路、复位侧电平转换电路和控制电路。置位侧电平转换电路可以根据置位信号而动作，并生成置位电位。复位侧电平转换电路可以根据复位信号而动作，并生成复位电位。控制电路可以生成与置位电位和复位电位对应的控制信号而驱动后级电路。置位侧电平转换电路和复位侧电平转换电路各自可以具有输入晶体管和串联晶体管部。输入晶体管可以设置于高电位与基准电位之间。输入晶体管可以根据置位信号或复位信号而动作，将漏极电压作为置位电位或复位电位输出。串联晶体管部可以包括第一MOS晶体管和第二MOS晶体管。第一MOS晶体管和第二MOS晶体管可以串联连接在输入晶体管的漏极端子与高电位之间。置位侧电平转换电路和复位侧电平转换电路中的第一MOS晶体管可以与控制电路所输出的控制信号的逻辑值对应地彼此互补动作。置位侧电平转换电路还可以具有置位侧缓冲器。置位侧缓冲器可以将置位电位的电平与对应于基准电位的阈值进行比较，并基于比较结果来控制复位侧电平转换电路的第二MOS晶体管。复位侧电平转换电路还可以具有复位侧缓冲器。复位侧缓冲器可以将复位电位的电平与对应于基准电位的阈值进行比较，并基于比较结果控制置位侧电平转换电路的第二MOS晶体管。

在负电压的浪涌电压被施加到基准电位的情况下，置位侧缓冲器和复位侧缓冲器可以将对应的第二MOS晶体管控制为断开状态。在正电压的浪涌电压被施加到基准电位的情况下，置位侧缓冲器和复位侧缓冲器可以将对应的第二MOS晶体管控制为导通状态。

置位侧缓冲器可以在比置位电位的脉冲宽度长的期间，将对应的第二MOS晶体管维持在导通状态。复位侧缓冲器可以在比复位电位的脉冲宽度长的期间，将对应的第二MOS晶体管维持在导通状态。置位侧缓冲器将第二MOS晶体管从置位电位的脉冲结束起持续维持在导通状态的维持期间可以与复位侧缓冲器将第二MOS晶体管从复位电位的脉冲结束起持续维持在导通状态的维持期间相等。

置位侧缓冲器和复位侧缓冲器的维持期间可以是能够改变的。置位侧电平转换电路和复位侧电平转换电路各自还可以具有电阻，该电阻与串联晶体管部并联地设置在高电位与基准电位之间。

置位侧电平转换电路和复位侧电平转换电路中的各个第一MOS晶体管的特性可以相同，置位侧电平转换电路和复位侧电平转换电路中的各个第二MOS晶体管的特性可以相同。置位侧缓冲器和复位侧缓冲器各自可以具有MOS晶体管、电阻和输出部。MOS晶体管的源极可以连接到高电位。电阻可以连接到MOS晶体管的漏极。输出部可以根据MOS晶体管的漏极电压而动作。

输出部可以具有根据MOS晶体管的漏极电压而动作的反相器。控制电路可以具有锁存电路和驱动部。锁存电路可以输出与被输入的置位电位和复位电位对应的控制信号。驱动部可以根据控制信号来驱动后级电路。驱动电路还可以具备反馈部。反馈部可以基于控制信号使置位侧电平转换电路和复位侧电平转换电路的第一MOS晶体管互补动作。反馈部可以在控制信号为L逻辑的情况下将置位侧电平转换电路的第一MOS晶体管控制为导通状态。反馈部可以在控制信号为H逻辑的情况下将复位侧电平转换电路的第一MOS晶体管控制为断开状态。后级电路可以包括串联连接两个晶体管而成的电路。基准电位可以为两个晶体管的连接点的电位。

应予说明，上述发明内容并未列举本发明的全部必要特征。此外，这些特征组的再组合也可构成本发明。

附图说明

图1是示出作为参考例的驱动电路的图。

图2是示出图1所示的驱动电路的动作例的图。

图3是示出本发明的实施方式的驱动电路100的一例的图。

图4是示出驱动电路100的动作例的图。

图5是示出驱动电路100的其他动作例的图。

图6是示出缓冲器18的构成例的图。

图7是示出低侧控制电路110的构成例的图。

符号说明

10：电平转换电路 12：二极管

13：电阻 14：输入晶体管

16：寄生电容 18：缓冲器

20：串联晶体管部 22：第一MOS晶体管

24：第二MOS晶体管 40：高侧控制电路

42：保护电路 44：锁存电路

46：高侧驱动部 48：反馈部

49：反相器 50：源极接地放大电路

52：MOS晶体管 54：电阻

60：输出部 62：PMOS晶体管

64：NMOS晶体管 100：驱动电路

110：低侧控制电路 112：低侧驱动部

114：缓冲电路 116：脉冲发生器

118：电源 200：负载

210：晶体管 220：晶体管

230：电源 240：电源

具体实施方式

以下，通过发明的实施方式来说明本发明，但以下的实施方式并不限定权利要求所涉及的发明。此外，在实施方式中所说明的特征的全部组合未必是发明的技术方案所必需的。

[参考例]

图1是示出作为参考例的驱动电路的图。图1所示的驱动电路与专利文献1的图15所公开的电路相同。驱动电路根据从在低电压下动作的前级电路输入的输入信号Pon和Poff而动作，并生成控制开关元件SWH的动作的控制信号。

晶体管MN1根据输入信号Pon而动作。输入信号Pon在应该使高侧的开关元件SWH为导通状态的情况下是表示H逻辑的信号。在输入信号Pon为H逻辑的情况下，晶体管MN1为导通状态。在此情况下，置位电位Vsetb被二极管D1钳位到电源E1的低电位侧的Vsw电位。此外，如果晶体管MN1成为断开状态，则置位电位Vsetb变得与电源E1的高电位侧的高电位Vb大致相等。

晶体管MN2根据输入信号Poff而动作。输入信号Poff在应该使高侧的开关元件SWH为断开状态的情况下是表示H逻辑的信号。在输入信号Poff为H逻辑的情况下，晶体管MN2为导通状态。在此情况下，复位电位Vrstb被二极管D2钳位到Vsw电位。此外，如果晶体管MN2成为断开状态，则复位电位Vrstb变得与预定的高电位Vb大致相等。通过这样的动作来转换低电压的输入信号Pon和Poff的电平。

传输电路基于置位电位Vsetb和复位电位Vrstb来控制后级的锁存电路。例如，在置位电位Vsetb为L电平，复位电位Vrstb为H电平的情况下，传输电路将锁存电路的输出设置为预定的高电位。此外，在置位电位Vsetb为H电平，复位电位Vrstb为L电平的情况下，传输电路将锁存电路的输出复位为预定的低电位。在置位电位Vsetb和复位电位Vrstb同为H电平，或同为L电平的情况下，传输电路维持锁存电路的输出不变。

高侧驱动部DRVH将与锁存电路的输出对应的控制信号输入到高侧的开关元件SWH的栅极端子。由此，能够根据输入信号Pon和Poff来控制开关元件SWH。应予说明，低侧驱动部DRVL在与生成输入信号Pon和Poff的电路相同的电位系统下动作。因此，低侧的驱动电路不具有电平转换功能。

此外，为了防止由所谓的dV/dt噪声引起的误动作，该驱动电路具备反相器INV5～INV6、电阻R8～R11和晶体管MP3～MP4。晶体管MP3和MP4都是P沟道的MOS晶体管。反相器INV5～INV6根据被输入的信号而输出高电位Vb或高侧的基准电位Vsw。

在锁存电路输出H逻辑的信号SH的情况下，反相器INV5输出基准电位Vsw，反相器INV6输出高电位Vb。在此情况下，在复位侧的晶体管MP4的栅极被施加利用电阻R8和电阻R9与电阻R1对高电位Vb和基准电位Vsw的差值进行分压而得到的电位。此外，在串联连接的电阻R10、R11和R2的两端都被施加高电位Vb，因此，电阻R10和R11的连接点的电位也变为高电位Vb。因此，在置位侧的晶体管MP3的栅极被施加高电位Vb。

即，在锁存电路输出H逻辑的信号SH的情况下，复位侧的晶体管MP4的栅极电压变得比置位侧的晶体管MP3的栅极电压低。因此，与晶体管MP3处于断开状态相对地，晶体管MP4成为接近导通状态的状态。即，晶体管MP4的阻抗变得比晶体管MP3的阻抗小。

在这样的状态下，探讨在基准电位Vsw产生了dV/dt噪声的情况。如果开关元件SWH和SWL进行开关，则高侧的基准电位Vsw在非常大的高电压Ein的范围内波动。高侧的高电位Vb为在基准电位Vsw上加上恒定电压E1而得到的电位，因此例如如果基准电位Vsw上升则高电位Vb也同样上升。

即，电阻R1与晶体管MN1的串联电路和电阻R2与晶体管MN2的串联电路的电位Vb增大。另一方面，晶体管MN1和晶体管MN2的源极-漏极间存在寄生电容Cds1、寄生电容Cds2。因此，如果高电位Vb急剧变化，则由于对寄生电容Cds1、Cds2的充放电动作，置位电位Vsetb和复位电位Vrstb变得无法跟随。

传输电路以连接在高电位Vb和基准电位Vsw之间的电源E1为电源。传输电路通过将与这些电位对应的阈值、置位电位Vsetb和复位电位Vrstb进行比较，来检测置位电位Vsetb和复位电位Vrstb的逻辑值。因此，如果置位电位Vsetb和复位电位Vrstb因dV/dt噪声而进行相反地波动，则有可能发生误动作。

另一方面，图1的驱动电路根据锁存电路的输出而使置位侧的晶体管MP3和复位侧的晶体管MP4的阻抗加以区别。因此，即使在置位电位Vsetb和复位电位Vrstb因dV/dt噪声而发生了波动的情况下，也能够根据锁存电路的输出使置位电位Vsetb和复位电位Vrstb的波动方式加以区别。

即，即使在置位电位Vsetb和复位电位Vrstb因dV/dt噪声而发生了波动的情况下，也以能够维持置位电位Vsetb和复位电位Vrstb原本应有的大小关系的方式来使置位侧的晶体管MP3和复位侧的晶体管MP4的阻抗加以区别。图1所示的驱动电路通过这样的构成来防止因dV/dt噪声而引起的误动作。可是，根据施加到基准电位Vsw的浪涌电压，留有误动作的余地。

图2是示出图1所示的驱动电路的动作例的图。在图2中，针对晶体管MP3的栅极电压、晶体管MP4的栅极电压、基准电位Vsw、置位电位Vsetb、复位电位Vrstb和驱动电路DRVH的输出电压，示出了时域波形。在图2中纵轴表示电压[V]。应予说明，除了基准电位Vsw以外的电压，都示出了相对于基准电位Vsw的电压值。即，除了基准电位Vsw以外的电压波形中的纵轴的0V与基准电位Vws对应。

在图2的例子中，示出了在驱动电路DRVH输出L逻辑的控制信号的状态下，基准电位Vsw被施加有浪涌电压的情况。在本例中，在基准电位Vsw被施加有预定的负电压之后，施加dV/dt噪声。浪涌电压有时是通过开关元件SWH和SWL的动作而产生，此外还有时是从外部施加的。高侧的基准电位Vsw和高电位Vb存在因被施加的负电压而低于低侧的基准电位(在本例中为接地电位)的情况。

如果在基准电位Vsw施加负电压，则在晶体管MP3、MP4所包含的未图示的寄生二极管中流通正向电流，晶体管MN1和MN2的漏极端子的电位暂时成为比基准电位Vsw和高电位Vb高的电位。即，置位电位Vsetb和复位电位Vrstb暂时成为比基准电位Vsw和高电位Vb高的电位。

如果置位电位Vsetb和复位电位Vrstb变高，则放电电流从晶体管MN1和MN2的寄生电容Cds1和Cds2流出。应予说明，虽然晶体管MP3和MP4的阻抗根据锁存电路的输出状态而被加以区别，但是在置位侧和复位侧流通的放电电流的差因晶体管MP3、MP4的寄生二极管的正向电流而变小。

如果在流通了放电电流之后，施加正电压的dV/dt噪声，则寄生电容Cds1和Cds2以及其他寄生电容被充电。可是，置位侧的寄生电容和复位侧的寄生电容因布局的偏差等而具有差异，同时在施加负电压的状态下晶体管MP3、MP4的阻抗的差异因寄生二极管的正向偏压而变小。因此，变得在置位侧和复位侧之间产生寄生电容的充电时间的差异，导致在置位电位Vsetb和复位电位Vrstb之间产生相对于dV/dt噪声的波动方式的差异。由此，存在置位电位Vsetb和复位电位Vrstb的逻辑值与原本应有的值不同的情况。

例如，在图2所示的例子中，驱动部DRVH输出L逻辑。此时，在置位电位Vsetb和复位电位Vrstb同为H逻辑或同为L逻辑的情况下，由于驱动部DRVH的输出被维持所以不产生误动作。此外，在置位电位Vsetb为H逻辑，复位电位Vrstb为L逻辑的情况下，也由于驱动部DRVH的输出被复位为L逻辑所以不产生误动作。

另一方面，如果由于施加负电压后的正的dV/dt噪声，使得置位电位Vsetb成为L逻辑，复位电位Vrstb成为H逻辑，则驱动部DRVH的输出被设置为H逻辑，产生误动作。虽然通过设置晶体管MP3和MP4等，能够减少驱动部DRVH的误动作，但是根据在施加负电压后施加正的dV/dt的浪涌电压等条件，存在产生误动作的余地。

[实施例]

图3是示出本发明的实施方式的驱动电路100的一例的图。驱动电路100根据被输入的置位信号set和复位信号reset来驱动后级电路。后级电路例如是串联连接两个晶体管210和晶体管220而成的电路，用于切换是将负载200的一端连接到高压电源240，还是将负载200的一端连接到接地电位等共同基准电位。

晶体管210和晶体管220例如是串联连接的IGBT或高耐压MOSFET等。高侧的N型的晶体管210的源极端子和漏极端子连接于低侧的N型的晶体管220和高压电源240。低侧的晶体管220的源极端子和漏极端子连接于接地电位和高侧的晶体管210。此外，在晶体管210与晶体管220的连接点连接负载200。

通过将高侧的晶体管210控制为导通状态，将低侧的晶体管220控制为断开状态，从而将高压电源240连接到负载200。此外，通过将高侧的晶体管210控制为断开状态，将低侧的晶体管220控制为导通状态，从而将共同基准电位连接到负载200。

驱动电路100具备：置位侧电平转换电路10-S、复位侧电平转换电路10-R、高侧控制电路40、低侧控制电路110、置位侧二极管12-S及复位侧二极管12-R。此外，驱动电路100与生成以高侧基准电位Vs为基准的高电位Vb的高侧电源230连接。此外，高侧电源230可以设置在驱动电路100的内部。高侧电源230的电源电压可以是15V。此外，高侧基准电位Vs为晶体管210与晶体管220的连接点的电位。

高侧控制电路40以连接在高侧基准电位Vs和高电位Vb之间的高侧电源230为电源进行动作。高侧控制电路40通过将高电位Vb、高侧基准电位Vs或高电位Vb与高侧基准电位Vs之间的预定的中间电位选择性地施加到晶体管210的栅极端子，来控制晶体管210。

低侧控制电路110在以低侧的共同基准电位(例如，接地电位)为基准的电源(未图示)下动作。在本例中，该电源的电源电压是15V。

置位侧电平转换电路10-S根据置位信号set而动作，并生成输入到高侧控制电路40的置位电位Vsetb。置位侧电平转换电路10-S生成将置位信号set的电平转换为与高侧的电位系统对应的电平而得到的置位电位Vsetb。

本例的置位侧电平转换电路10-S具有：电阻13-S、输入晶体管14-S、置位侧缓冲器18-S和串联晶体管部20-S。此外，在输入晶体管14-S的源极-漏极间存在寄生电容16-S。

输入晶体管14-S设置在高侧的高电位Vb与共同基准电位GND之间，根据置位信号set而动作，并将漏极电位作为置位电位Vsetb输出。本例的输入晶体管14-S为NMOS晶体管。

置位信号set在应该将后述的锁存电路44的输出设置为高电位Vb的时刻具有正脉冲。输入晶体管14-S在置位信号set表示H逻辑时被控制为导通状态，并通过二极管12-S的钳位将高侧基准电位Vs作为置位电位Vsetb输出。此外，输入晶体管14-S在置位信号set表示L逻辑时被控制为断开状态，将高电位Vb作为置位电位Vsetb输出。

复位侧电平转换电路10-R根据复位信号reset而动作，并生成输入到高侧控制电路40的复位电位Vrstb。复位侧电平转换电路10-R生成将复位信号reset的电平转换为与高侧的电位系统对应的电平而得到的复位电位Vrstb。

本例的复位侧电平转换电路10-R具有：电阻13-R、输入晶体管14-R、复位侧缓冲器18-R和串联晶体管部20-R。此外，在输入晶体管14-R的源极-漏极间存在寄生电容16-R。

输入晶体管14-R设置在高侧的高电位Vb与共同基准电位GND之间，根据复位信号reset而动作，并将漏极电位作为复位电位Vrstb输出。本例的输入晶体管14-R为NMOS晶体管。

复位信号reset在应该将后述的锁存电路44的输出复位为高侧基准电位Vs的时刻具有正脉冲。输入晶体管14-R在复位信号reset表示H逻辑时被控制为导通状态，并通过二极管12-R的钳位将高侧基准电位Vs作为复位电位Vrstb输出。此外，输入晶体管14-R在复位信号reset表示L逻辑时被控制为断开状态，将高电位Vb作为复位电位Vrstb输出。

高侧控制电路40基于置位电位Vsetb和复位电位Vrstb生成控制晶体管210的控制信号HO。本例的高侧控制电路40具有保护电路42、锁存电路44、高侧驱动部46和反馈部48。

保护电路42基于置位电位Vsetb和复位电位Vrstb生成控制锁存电路44的信号。保护电路42将置位电位Vsetb和复位电位Vrstb分别与预定的阈值电位进行比较，而检测出各自的逻辑值。例如，阈值电位为高电位Vb和高侧基准电位Vs的中间电位。

保护电路42根据置位电位Vsetb和复位电位Vrstb的逻辑值的组合来控制锁存电路44。本例的保护电路42在置位电位Vsetb和复位电位Vrstb的逻辑值相同(即，同为H逻辑或同为L逻辑)的情况下，使锁存电路44的输出维持。此外，在置位电位Vsetb为L逻辑，复位电位Vrstb为H逻辑的情况下，将锁存电路44的输出设置为高电位Vb。此外，在置位电位Vsetb为H逻辑，复位电位Vrstb为L逻辑的情况下，将锁存电路44的输出复位为高侧基准电位Vs。

锁存电路44输出与来自保护电路42的信号对应的电位。高侧驱动部46根据锁存电路44输出的电位来输出表示高电位Vb和高侧基准电位Vs中之一的控制信号HO。高侧驱动部46将控制信号HO输入到晶体管210的栅极端子。通过这样的动作，驱动电路100生成对被输入的置位信号set和复位信号reset的电平进行转换而得到的控制信号HO，控制晶体管210。

应予说明，置位侧二极管12-S的阳极端子连接于高侧基准电位Vs，置位侧二极管12-S的阴极端子连接于输入晶体管14-S的漏极端子。由此，置位侧二极管12-S以高侧基准电位Vs为基准对置位电位Vsetb进行钳位。

此外，复位侧二极管12-R的阳极端子连接于高侧基准电位Vs，复位侧二极管12-R的阴极端子连接于输入晶体管14-R的漏极端子。由此，复位侧二极管12-R以高侧基准电位Vs为基准对复位电位Vrstb进行钳位

应予说明，驱动电路100为了防止由dV/dt噪声等引起的误动作，而具有反馈部48、串联晶体管部20-S、串联晶体管部20-R、置位侧缓冲器18-S和复位侧缓冲器18-R。反馈部48将与锁存电路44的输出电位对应的电位反馈到各个电平转换电路10的串联晶体管部20。

本例的反馈部48将锁存电路44的输出电位传送到串联晶体管部20-S，并将使锁存电路44的输出电位反转而得到的电位传送到串联晶体管部20-R。应予说明，使输出电位反转而得到的电位在输出电位为高电位Vb的情况下为高侧基准电位Vs，在输出电位为高侧基准电位Vs的情况下为高电位Vb。反馈部48具有使锁存电路44的输出电位反转的反相器49。

各个串联晶体管部20具有第一MOS晶体管22和第二MOS晶体管24。第一MOS晶体管22和第二MOS晶体管24串联连接在输入晶体管14的漏极端子与高电位Vb之间。在本例中，第一MOS晶体管22和第二MOS晶体管24为PMOS晶体管。第一MOS晶体管22和第二MOS晶体管24中哪个连接在高电位Vb侧都可以。

置位侧电平转换电路10-S和复位侧电平转换电路10-R中的两个第一MOS晶体管22与高侧控制电路40所输出的控制信号HO的逻辑值(在本例中，与锁存电路44所输出的电位的逻辑值相同)对应地彼此互补动作。在本例中，在置位侧的第一MOS晶体管22-S的栅极端子施加锁存电路44的输出电位。此外，在复位侧的第一MOS晶体管22-R的栅极端子施加使锁存电路44的输出电位反转的反相器49的输出电位。

此外，置位侧缓冲器18-S将置位电位Vsetb的电平与阈值进行比较，并基于比较结果控制复位侧的第二MOS晶体管24-R。该阈值根据高电位Vb确定。置位侧缓冲器18-S在置位电位Vsetb为阈值以上的情况下输出高电位Vb，在置位电位Vsetb小于阈值的情况下输出高侧基准电位Vs。置位侧缓冲器18-S的输出被施加到复位侧的第二MOS晶体管24-R的栅极端子。

复位侧缓冲器18-R将复位电位Vrstb的电平与阈值进行比较，并基于比较结果控制置位侧的第二MOS晶体管24-S。该阈值与置位侧缓冲器18-S中的阈值相同。复位侧缓冲器18-R在复位电位Vrstb为阈值以上的情况下输出高电位Vb，在复位电位Vrstb小于阈值的情况下输出高侧基准电位Vs。复位侧缓冲器18-R的输出被施加到置位侧的第二MOS晶体管24-S的栅极端子。

如果第二MOS晶体管24成为导通状态，则置位电位Vsetb和复位电位Vrstb中与第一MOS晶体管22被控制为导通状态的串联晶体管部20对应的电位被连接到高电位Vb。例如，在锁存电路44输出L逻辑的情况下，由于置位侧的第一MOS晶体管22-S成为导通状态，所以置位电位Vsetb被连接到高电位Vb。

另一方面，复位侧的第一MOS晶体管22-R为断开状态，因此第一MOS晶体管22-R与第二MOS晶体管24-R间(Vb与Vrstb间)的串联电阻值成为高电阻。因此，复位电位Vrstb成为与经由并联连接的电阻13-R而连接到高电位Vb的电位相等。应予说明，电阻13-R(电阻13-S也同样)的电阻值比第一MOS晶体管22和第二MOS晶体管24的各导通电阻的合成电阻大，且比一方或双方成为断开状态的情况下的各电阻的合成电阻小。因此，置位电位Vsetb早于复位电位Vrstb而成为高电位Vb。因此，能够防止在置位电位Vsetb为L逻辑的情况下，复位电位Vrstb成为H逻辑的情况，防止高侧控制电路40的误动作。

应予说明，如果置位电位Vsetb成为高电位Vb，置位侧缓冲器18-S的输出成为高电位Vb，则第二MOS晶体管24-R被控制为断开状态。可是，如果第二MOS晶体管24-R在被施加有dV/dt噪声的期间成为断开状态，则存在高侧控制电路40误动作的可能性。这对于第二MOS晶体管24-S也同样。

因此，优选地，各个缓冲器18在被施加有dV/dt噪声的期间将各个第二MOS晶体管24维持在导通状态。本例的各个缓冲器18在将第二MOS晶体管24控制为导通状态后，即使在输入端子的电位与阈值的大小关系发生了反转的情况下，也将第二MOS晶体管24维持在导通状态直到大小关系反转后经过预定的时间。

图4是示出驱动电路100的动作例的图。在图4中，针对置位侧的第二MOS晶体管24-S的栅极电压、复位侧的第二MOS晶体管24-R的栅极电压、高侧基准电位Vs、置位电位Vsetb、复位电位Vrstb及高侧驱动部46所输出的控制信号HO，示出了时域波形。在图4中纵轴表示电压[V]。应予说明，除了高侧基准电位Vs以外的电压，都示出了相对于高侧基准电位Vs的电压值。即，除了高侧基准电位Vs以外的电压波形中的纵轴的0V与高侧基准电位Vs对应。

在图4的例子中，示出了在高侧驱动部46输出L逻辑的控制信号HO的状态下，在高侧基准电位Vs被施加有浪涌电压的情况。浪涌电压与图2的例子相同。

与图2的例子同样地，如果在高侧基准电位Vs施加负电压，则置位电位Vsetb和复位电位Vrstb由于负电压和串联晶体管部20-S、20-R的未图示的寄生二极管的影响，暂时成为比高侧基准电位Vs和高电位Vb高的电位。本例的高电位Vb与高侧基准电位Vs之差(即，高侧电源230生成的电压)为15V。

如在图3中所说明的，在驱动电路100的高侧基准电位Vs被施加有负电压的浪涌电压的情况下，各个缓冲器18将对应的第二MOS晶体管24控制为断开状态。在图4的例子中，由于第二MOS晶体管24已经为断开状态，所以各个缓冲器18将对应的第二MOS晶体管24维持在断开状态。

接下来，如果将dV/dt噪声施加到高侧基准电位Vs，则高电位Vb上升，但是由于对寄生电容16-S、16-R的充放电动作，置位电位Vsetb和复位电位Vrstb无法跟随电位波动而相对高电位Vb下降。因此，各个缓冲器18将对应的第二MOS晶体管24控制为导通状态。在此情况下，置位侧的第一MOS晶体管22-S和第二MOS晶体管24-S都被控制为导通状态。因此，经由这些晶体管，置位电位Vsetb被快速上拉到高电位Vb。

另一方面，由于复位侧的第一MOS晶体管22-R为断开状态，所以第一MOS晶体管22-R和第二MOS晶体管24-R的串联电阻大，复位电位Vrstb经由并联连接的电阻13-R被上拉到高电位Vb。电阻13-R的电阻值与第一MOS晶体管22和第二MOS晶体管24的各断开电阻的合成电阻相比足够小。但是，电阻13-R的电阻值比置位侧的第一MOS晶体管22-S和第二MOS晶体管24-S的串联连接的导通电阻大，因此，与置位电位Vsetb相比，复位电位Vrstb平缓地波动。

在本例中，将从置位电位Vsetb低于置位侧缓冲器18-S的阈值起到置位电位Vsetb高于该阈值为止的期间设为置位电位Vsetb的脉冲宽度Ws。此外，将从复位电位Vrstb低于复位侧缓冲器18-R的阈值起到复位电位Vrstb高于该阈值为止的期间设为复位电位Vrstb的脉冲宽度Wr。

如图4所示，在锁存电路44输出L逻辑(高侧基准电位Vs)的情况下，置位电位Vsetb的脉冲宽度Ws与复位电位Vrstb的脉冲宽度Wr相比足够小。因此，能够防止在置位电位Vsetb为L逻辑的情况下，复位电位Vrstb成为H逻辑的情况，并能够防止高侧控制电路40的误动作。

此外，置位侧缓冲器18-S在比置位电位Vsetb的脉冲宽度Ws长了维持期间Ds的期间，将对应的第二MOS晶体管24-R维持在导通状态。此外，复位侧缓冲器18-R在比复位电位Vrstb的脉冲宽度Wr长了维持期间Dr的期间，将对应的第二MOS晶体管24-S维持在导通状态。

置位侧缓冲器18-S将第二MOS晶体管24-R从置位电位Vsetb的脉冲结束起持续维持在导通状态的维持期间Ds可以与复位侧缓冲器18-R将第二MOS晶体管24-S从复位电位Vrstb的脉冲结束起持续维持在导通状态的维持期间Dr相等。

这样，各个缓冲器18将第二MOS晶体管24维持在断开状态，由此，即使在长时间施加dV/dt噪声的情况下，也能够防止高侧控制电路40的误动作。应予说明，置位侧缓冲器18-S和复位侧缓冲器18-R的维持期间Ds和Dr可以是能够改变的。

图5是示出驱动电路100的其他动作例的图。在图5的例子中，示出了在高侧驱动部46输出H逻辑的控制信号HO的状态下，在高侧基准电位Vs被施加有浪涌电压的情况。浪涌电压与图2的例子相同。

在本例中，通过反馈部48，置位侧的第一MOS晶体管22-S被控制为断开状态，复位侧的第一MOS晶体管22-R被控制为导通状态。因此，置位电位Vsetb变为与图4的例子中的复位电位Vrstb相同。此外，复位电位Vrstb变为与图4的例子中的置位电位Vsetb相同。

此外，置位侧的第二MOS晶体管24-S的栅极电压成为与图4的例子中的复位侧的第二MOS晶体管24-R的栅极电压相同。此外，复位侧的第二MOS晶体管24-R的栅极电压成为与图4的例子中的置位侧的第二MOS晶体管24-S的栅极电压相同。这样，在锁存电路44输出H逻辑的情况下，也能够防止高侧控制电路40的误动作。

应予说明，优选地，置位侧和复位侧的第一MOS晶体管22的特性彼此相同。此外，优选地，置位侧和复位侧的第二MOS晶体管24的特性彼此相同。此外，优选地，电阻13-S和电阻13-R的特性也彼此相同。即，置位侧电平转换电路10-S和复位侧电平转换电路10-R的各构成要素优选具有彼此相同的特性。由此，能够减少由元件的偏差引起的误动作。

图6是示出缓冲器18的构成例的图。置位侧缓冲器18-S和复位侧缓冲器18-R可以具有相同的构成。本例的缓冲器18具有源极接地放大电路50和输出部60。

源极接地放大电路50具有源极连接到高电位Vb的MOS晶体管52、和连接在MOS晶体管52的漏极与高侧基准电位Vs之间的电阻54。本例的MOS晶体管52为PMOS晶体管，在栅极端子被输入置位电位Vsetb或复位电位Vrstb。

输出部60根据MOS晶体管52的漏极电压而动作。本例的输出部60为根据MOS晶体管52的漏极电压而动作的反相器。反相器具有串联连接的PMOS晶体管62和NMOS晶体管64。

在缓冲器18中，如果输入电位IN因dV/dt噪声而相对下降，则MOS晶体管52成为导通状态，H逻辑(高电位Vb)被输入到反相器。因此，从反相器输出L逻辑(高侧基准电位Vs)。

如果输入电位IN被上拉到高电位Vb，则MOS晶体管52成为断开状态，L逻辑被输入到反相器。因此，从反相器输出H逻辑。但是，在MOS晶体管52成为断开状态之后，由于PMOS晶体管62和NMOS晶体管64的栅极电容与下拉电阻54所构成的RC时间常数电路，使MOS晶体管52的漏极电位的转变时间延迟，因此反相器的输出在一定时间内不转变为H逻辑。

该RC时间常数可通过电阻54来调整。通过调整电阻54的电阻值，能够适当设定图4和图5所示的维持期间Ds和Dr。维持期间Ds和Dr可以是0.1μs～1μs的程度。维持期间Ds和Dr的下限可以是0.2μs的程度，也可以是0.5μs的程度。应予说明，也可以通过将电阻54设为可变电阻，来适当变更维持期间Ds和Dr。驱动电路100在高侧控制电路40中产生了误动作的情况下，可以将维持期间Ds和Dr设定得比现状要长。

图7是示出低侧控制电路110的构成例的图。本例的低侧控制电路110控制低侧的晶体管220，并且生成输入到输入晶体管14-S和输入晶体管14-R的置位信号set和复位信号reset。

低侧控制电路110具有低侧驱动部112、缓冲电路114和脉冲发生器116。此外，低侧控制电路110可以具有电源118，也可以连接到外部的电源118。低侧控制电路110以低侧的高电位和共同基准电位为电源电位而进行动作。在本例中，共同基准电位为接地电位。此外，高电位为对共同基准电位加上电源118的电压而得到的电位。

缓冲电路114从外部的微机等接收指示向负载200施加高电位或者向负载200施加低电位的信号。缓冲电路114基于该信号生成表示高侧驱动部46输出H逻辑的时刻的置位时刻，以及表示高侧驱动部46输出L逻辑的时刻的复位时刻。

脉冲发生器116根据置位时刻生成脉冲状的置位信号set。此外，根据复位时刻生成脉冲状的复位信号reset。此外，缓冲电路114基于从微机等接收到的信号，输出控制低侧驱动部112的信号。低侧驱动部112基于来自缓冲电路114的信号，输出控制晶体管220的控制信号LO。

驱动电路100可以通过一个芯片形成。此外，低侧控制电路100也可以形成在与其他电路要素不同的芯片。此外，低侧驱动部112可以形成在与缓冲电路114和脉冲发生器116不同的芯片。

以上，利用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说显而易见的是，可以对上述实施方式进行各种变更或改进。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。

应注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，就可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行说明，也并不意味着必须以这一顺序来实施。

Claims (13)

1.一种驱动电路，其特征在于，根据被输入的置位信号和复位信号来驱动后级电路，所述驱动电路具备：

置位侧电平转换电路，根据所述置位信号而动作，并生成置位电位；

复位侧电平转换电路，根据所述复位信号而动作，并生成复位电位；以及

控制电路，生成与所述置位电位和所述复位电位对应的控制信号而驱动所述后级电路，

其中，所述置位侧电平转换电路和所述复位侧电平转换电路各自具有：

输入晶体管，设置于高电位与基准电位之间，根据所述置位信号或所述复位信号而动作，将漏极电位作为所述置位电位或所述复位电位输出；以及

串联晶体管部，包括串联连接在所述输入晶体管的漏极端子与所述高电位之间的第一MOS晶体管和第二MOS晶体管，

所述置位侧电平转换电路和所述复位侧电平转换电路中的所述第一MOS晶体管与所述控制电路所输出的所述控制信号的逻辑值对应地彼此互补动作，

所述置位侧电平转换电路还具有置位侧缓冲器，所述置位侧缓冲器将所述置位电位的电平与根据所述高电位确定的阈值进行比较，并基于比较结果来控制所述复位侧电平转换电路的所述第二MOS晶体管，

所述复位侧电平转换电路还具有复位侧缓冲器，所述复位侧缓冲器将所述复位电位的电平与根据所述高电位确定的阈值进行比较，并基于比较结果控制所述置位侧电平转换电路的所述第二MOS晶体管。

2.根据权利要求1所述的驱动电路，其特征在于，

在负电压的浪涌电压被施加到高侧基准电位的情况下，所述置位侧缓冲器和所述复位侧缓冲器将对应的所述第二MOS晶体管控制为断开状态。

3.根据权利要求2所述的驱动电路，其特征在于，

在正电压的浪涌电压被施加到所述高侧基准电位的情况下，所述置位侧缓冲器和所述复位侧缓冲器将对应的所述第二MOS晶体管控制为导通状态。

4.根据权利要求3所述的驱动电路，其特征在于，

所述置位侧缓冲器在比所述置位电位的脉冲宽度长的期间，将对应的所述第二MOS晶体管维持在导通状态，

所述复位侧缓冲器在比所述复位电位的脉冲宽度长的期间，将对应的所述第二MOS晶体管维持在导通状态。

5.根据权利要求4所述的驱动电路，其特征在于，

所述置位侧缓冲器将所述第二MOS晶体管从所述置位电位的脉冲结束起持续维持在导通状态的维持期间与所述复位侧缓冲器将所述第二MOS晶体管从所述复位电位的脉冲结束起持续维持在导通状态的维持期间相等。

6.根据权利要求4所述的驱动电路，其特征在于，

所述置位侧缓冲器和所述复位侧缓冲器将所述第二MOS晶体管维持在导通状态的期间能够改变。

7.根据权利要求1～6中任一项所述的驱动电路，其特征在于，

所述置位侧电平转换电路和所述复位侧电平转换电路各自还具有电阻，所述电阻与所述串联晶体管部并联地设置在所述高电位与所述基准电位之间。

8.根据权利要求1～6中任一项所述的驱动电路，其特征在于，

所述置位侧电平转换电路和所述复位侧电平转换电路中的各个所述第一MOS晶体管的特性相同，

所述置位侧电平转换电路和所述复位侧电平转换电路中的各个所述第二MOS晶体管的特性相同。

9.根据权利要求1～6中任一项所述的驱动电路，其特征在于，

所述置位侧缓冲器和所述复位侧缓冲器各自具有：

MOS晶体管，其源极连接到所述高电位；

电阻，连接到所述MOS晶体管的漏极；以及

输出部，根据所述MOS晶体管的漏极电压而动作。

10.根据权利要求9所述的驱动电路，其特征在于，

所述输出部具有反相器，所述反相器根据所述MOS晶体管的漏极电压而动作。

11.根据权利要求1～6中任一项所述的驱动电路，其特征在于，

所述控制电路具有：

锁存电路，输出与被输入的所述置位电位和所述复位电位对应的控制信号；以及

驱动部，根据所述控制信号来驱动所述后级电路，

所述驱动电路还具备反馈部，所述反馈部基于所述控制信号使所述置位侧电平转换电路和所述复位侧电平转换电路的所述第一MOS晶体管互补动作。

12.根据权利要求11所述的驱动电路，其特征在于，

在所述控制信号为L逻辑的情况下，所述反馈部将所述置位侧电平转换电路的所述第一MOS晶体管控制为导通状态，

在所述控制信号为H逻辑的情况下，所述反馈部将所述复位侧电平转换电路的所述第一MOS晶体管控制为断开状态。

13.根据权利要求1所述的驱动电路，其特征在于，

所述后级电路包括串联连接两个晶体管而成的电路，高侧基准电位为所述两个晶体管的连接点的电位。

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