JP5402852B2 - レベルシフト回路 - Google Patents

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    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Description

本発明は、入力１次側の動作電位とは異なる動作電位で動作する２次側の系に信号を伝達するレベルシフト回路に関する。
スイッチング素子が直列に接続され、高電位系電源で駆動されるハーフブリッジ回路などにおいては、高電位側のスイッチング素子を低電位系の信号により駆動するために、レベルシフト回路が用いられる。
図１９は従来のレベルシフト回路を用いたハーフブリッジ回路の構成例を示す図である。図１９において、１００はスイッチング素子であるＳＷＬ，ＳＷＨが直列に接続された出力回路であり、高電圧の電源Ｅｉｎから電源を供給されている。ＳＷＬは低電位側のスイッチング素子で、例えばＮチャネルＭＯＳトランジスタ，Ｎ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）などであり、ＳＷＨは高電位側のスイッチング素子で、例えばＮチャネルまたはＰチャネルのＭＯＳトランジスタ，Ｐ型またはＮ型のＩＧＢＴなどである。以下では、ＳＷＬとＳＷＨがＮチャネルＭＯＳトランジスタである場合について説明を行う。
１１０は、レベルシフト回路，レベルシフト回路の出力を受けて高電位側のスイッチング素子ＳＷＨをオンオフ制御する駆動素子ＤＲＶＨおよび電源Ｅ１（以下、その出力電圧もＥ１で表す。）からなる高電位側駆動回路である。レベルシフト回路は高電位側駆動回路１１０のうち駆動素子ＤＲＶＨおよび電源Ｅ１を除く部分であり、抵抗Ｒ１（その抵抗値もＲ１で表す。）とＮチャネルＭＯＳトランジスタＭＮ１の直列回路，抵抗Ｒ２（その抵抗値もＲ２で表す。）とＮチャネルＭＯＳトランジスタＭＮ２の直列回路、記憶素子としてのフリップフロップＦＦ、入力が抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点である第１接続点Ｖｓｅｔｂ（以下、その電位もＶｓｅｔｂで表す。）に接続され出力がフリップフロップＦＦのセット入力端子Ｓに接続されたインバータ（反転素子）ＩＮＶ１、入力が抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点である第２接続点Ｖｒｓｔｂ（以下、その電位もＶｒｓｔｂで表す。）に接続され出力がフリップフロップＦＦのリセット入力端子Ｒに接続されたインバータＩＮＶ２、およびダイオードＤ１，Ｄ２より構成され、フリップフロップの出力端子Ｑから出力される信号ＳＨがレベルシフト回路によりレベルシフトされた信号として駆動素子ＤＲＶＨに入力されている。駆動素子ＤＲＶＨの出力はスイッチング素子であるＳＷＨのゲート端子に接続されている。フリップフロップＦＦ、駆動素子ＤＲＶＨおよび電源Ｅ１の低電位側電源端子はスイッチング素子であるＳＷＬ，ＳＷＨの接続点Ｖｓｗ（以下、その電位もＶｓｗで表す。）に接続され、フリップフロップＦＦおよび駆動素子ＤＲＶＨは電源Ｅ１から電源の供給を受けている。また、インバータＩＮＶ１，ＩＮＶ２も同様に電源Ｅ１から電源の供給を受けている。
抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の直列回路、および抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の直列回路の一端はそれぞれ電源Ｅ１の高電位側端子に接続された電源ラインＶｂ（以下、その電位もＶｂで表す。）に接続され、他端はそれぞれ接地電位（ＧＮＤ）に接続されている。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のゲートには、高電位側駆動回路１１０のレベルシフト回路への入力信号であるパルス信号ＰＯＮ，ＰＯＦＦが入力されている。ダイオードＤ１，Ｄ２は、そのアノードがスイッチング素子ＳＷＬとＳＷＨの接続点Ｖｓｗに接続され、カソードがそれぞれ第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂに接続されている。このダイオードＤ１，Ｄ２は、インバータＩＮＶ１，ＩＮＶ２への入力電圧Ｖｓｅｔｂ，Ｖｒｓｔｂが電位Ｖｓｗ以下にならないようクランプし、インバータＩＮＶ１，ＩＮＶ２に過電圧が入力されないよう保護するためのものである。
１２０は低電位側のスイッチング素子ＳＷＬをオンオフ制御する駆動素子ＤＲＶＬおよび電源Ｅ２からなる低電位側駆動回路である。駆動素子ＤＲＶＬは電源Ｅ２から電源の供給を受け、駆動素子ＤＲＶＬに入力される信号ＳＬを増幅してスイッチング素子ＳＷＬのゲート端子に入力する。この構成により、信号ＳＬがＨ（Ｈｉｇｈ）レベルのときスイッチング素子ＳＷＬがオン（導通）し、Ｌ（Ｌｏｗ）レベルのときスイッチング素子ＳＷＬがオフ（遮断）する。すなわち、信号ＳＬはスイッチング素子ＳＷＬのオンオフを直接指示する信号である。
高電位側駆動回路１１０に入力される入力信号ＰＯＮ，ＰＯＦＦは、信号ＳＬと異なり、信号ＰＯＮがスイッチング素子ＳＷＨのオン期間の開始（オフ期間の終了）タイミングを指示する信号であり、ＰＯＦＦがスイッチング素子ＳＷＨのオフ期間の開始（オン期間の終了）タイミングを指示する信号である。図２０にレベルシフト動作を説明するためのタイミングチャートを示す。信号ＰＯＮがＨになるとＮチャネルＭＯＳトランジスタＭＮ１がオンしてＶｓｅｔｂがＬとなり、これがインバータＩＮＶ１に入力されてその出力がＨとなる。これによりフリップフロップＦＦがセットされて信号ＳＨがＨになり、スイッチング素子ＳＷＨがオンとなる。また、信号ＰＯＦＦがＨになると、ＮチャネルＭＯＳトランジスタＭＮ２がオンしてＶｒｓｔｂがＬとなり、これがインバータＩＮＶ２に入力されてその出力がＨとなり、これによりフリップフロップＦＦがリセットされて信号ＳＨがＬになり、スイッチング素子ＳＷＨがオフとなる。
スイッチング素子ＳＷＬ，ＳＷＨは、両者ともオフするデッドタイムを除いて相補的にオンオフし（一方がオンのとき、他方がオフする。）、スイッチング素子ＳＷＬがオンのとき接続点Ｖｓｗの電位Ｖｓｗは接地電位となり、スイッチング素子ＳＷＨがオンのとき接続点Ｖｓｗの電位Ｖｓｗは高電圧電源Ｅｉｎの出力電圧（これもＥｉｎで表す。）となる。
また、ＲＬはハーフブリッジ回路から電力の供給を受ける負荷であり、上記接続点Ｖｓｗと接地電位の間に接続されている。
ここで、スイッチング素子ＳＷＬがオンの状態からスイッチング素子ＳＷＨがオンの状態に切り替わるときについて考える。このとき接続点Ｖｓｗの電位Ｖｓｗは、接地電位から高電圧のＥｉｎに急激に切り替わる。このときＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオフしていると、図２１に示すように、dv/dtノイズと呼ばれる誤信号がＶｓｅｔｂ，Ｖｒｓｔｂに重畳されて両者が共にＬとなってしまうため（なお、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオンしていると、オンしていることにより結局Ｖｓｅｔｂ，ＶｒｓｔｂはＬになる。）、フリップフロップＦＦにセット信号とリセット信号が同時に入力されてフリップフロップＦＦの出力が不定となる不具合、すなわちスイッチング素子ＳＷＨがオンかオフか不定となる不具合が生じてしまう。なお、図２１において、電位Ｖｓｗが立ち上がる前のＶｓｅｔｂとＶｒｓｔｂは、図２０のものと同じ正規の信号である。以下、dv/dtノイズについて説明する。
電源ラインＶｂの電位は電位Ｖｓｗに定電圧Ｅ１を加算したものになるので、電位Ｖｓｗが立ち上がると電位Ｖｂも同様に立ち上がる（両者の微分係数は等しい。）。すなわち、抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の直列回路、および抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の直列回路に印加される電圧Ｖｂが増加することになる。一方、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のソース・ドレイン間に寄生容量Ｃｄｓ１，Ｃｄｓ２が存在するため、電位Ｖｂの変化が急であるとＶｓｅｔｂとＶｒｓｔｂの電位変化がこれに追いつかず、電位Ｖｂと電位Ｖｓｅｔｂ，Ｖｒｓｔｂの差が拡大してしまう。これは、インバータＩＮＶ１，ＩＮＶ２からみれば入力電圧が下がることになる。これがdv/dtノイズである。以下、これに関する理論的な解析を行う。
図２２にdv/dtノイズを解析するためのモデルを示す。このモデルは抵抗Ｒ（その抵抗値もＲで示す。）とコンデンサＣ（その容量値もＣで示す。）の直列回路であり、電位Ｖ（ｔ）と接地電位の間に接続されている。抵抗Ｒが図１９に示す抵抗Ｒ１，Ｒ２に相当し、Ｃが寄生容量Ｃｄｓ１．Ｃｄｓ２に相当する。また、電位Ｖ（ｔ）は電位Ｖｂに相当する。dv/dtノイズはＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオフしているときに問題となるので、このモデルではチャネルＭＯＳトランジスタＭＮ１，ＭＮ１はオフしているものとして無視している。また、図１９のダイオードＤ１，Ｄ２も本モデルでは無視している。抵抗ＲとコンデンサＣの接続点の電位をＶｘ（これは図１９の電位Ｖｓｅtｂ，Ｖｒｓｒｂに相当する。）とし、Ｖ（ｔ）とＶｘの初期値をＶｏとする。この初期値は、図１９の回路において、スイッチング素子ＳＷＬがオン、スイッチング素子ＳＷＨがオフとなっていて、電位Ｖｂ，ＶｘがＶｏで一定の定常状態に相当する。電圧Ｖｏは電位Ｖｓｗ＝０のときの電位Ｖｂであるので、電圧Ｅ１に相当する。この初期値に対し、電位Ｖ（ｔ）が急増するとＶｘがどのように変化するかを解析する。
図２２において、抵抗Ｒに流れる電流がコンデンサＣで積分されて電位Ｖｘが変化する。これを定式化すると次の（１）式となる。
Figure 0005402852
 （１）式を微分すると次の（２）式が得られる。
Figure 0005402852
 急増するＶ（ｔ）を（３）式で表す。ここでｋは定数で、電源ラインＶｂの電位の時間微分値＝電位Ｖｓｗの時間微分値に相当する。
Figure 0005402852
 （３）式を（２）式に代入すると次の（４）式となる。
Figure 0005402852
 （４）式がこのモデルに対する状態方程式となる。この微分方程式の一般解は次の（５）式で与えられる。
Figure 0005402852
 （５）式においてＡ，Ｂは定数である。まず、（５）式を微分し、これにより次の（６）式を得る。
Figure 0005402852
 （５）式と（６）式を（４）式に代入すると次の（７）式が得られる。
Figure 0005402852
 （７）式の中辺と右辺より、定数Ａの値が次の（８）式で与えられる。
Figure 0005402852
 （８）式を（５）式に代入すると、Ｖｘは次の（９）式となる。
Figure 0005402852
 ここで、上述のＶｘの初期値がＶｏという条件を（９）式に代入すると次式が得られる。
Figure 0005402852
 これより、定数Ｂの値が次の（１１）式で与えられる。
Figure 0005402852
 （１１）式を（９）式に代入すると、Ｖｘに対し最終的に次の（１２）式が得られる。
Figure 0005402852
 （３）式と（１２）式より、電圧（Ｖ（ｔ）−Ｖｘ）は次の（１３）式となる。
Figure 0005402852
 （１３）式がdv/dtノイズの大きさを表す式である。（１３）式で得られるdv/dtノイズの値が大きくなると、図１９に示すインバータＩＮＶ１，ＩＮＶ２に対する入力レベルがＬ（Ｌｏｗ）となってインバータＩＮＶ１，ＩＮＶ２の出力が反転する。（１３）式から分かるように、dv/dtノイズは定数ｋが大きいほど、すなわち電位Ｖｓｗの変化が急であるほど大きくなる。従い、定数ｋはdv/dtノイズの大きさを示す定数となる。
なお、電位Ｖｂは（３）式のように、いつまでも上昇を続ける訳ではなく、Ｅｉｎ＋Ｅ１に達するとその値に留まる。この電位Ｖｂの動きを表す電位Ｖ（ｔ）のモデルを図２３に示す。図２３においてＶｍはＥｉｎ＋Ｅ１に相当する値であり、ｔ１は電位Ｖ（ｔ）がＶｍに達する時刻である。電位Ｖ（ｔ）がＶｍで一定となる時刻ｔ１以降の電位Ｖｓｗの挙動に関する解析を以下に示す。
時刻ｔ１におけるＶｘの値をＶ１とすると、（１）式と同様に（１４）式が成り立つ。
Figure 0005402852
 これより（２）式と同様に（１５）式が導かれる。
Figure 0005402852
 （１５）式の一般解は次の（１６）式で与えられる。なお、Ｄは定数である。
Figure 0005402852
 時刻ｔ１でＶｘ＝Ｖ１となる初期条件からＤを求めると、最終的にＶｘは次の（１７）式で表される。
Figure 0005402852
 これよりdv/dtノイズを表すＶ（ｔ）−Ｖｘ＝Ｖｍ−Ｖｘは次の（１８）式となる。
Figure 0005402852
 （１８）式より、Ｖ（ｔ）が一定となると、dv/dtノイズは時定数ＣＲの指数関数で減衰することが分かる。
上述のように。このdv/dtノイズが発生するとフリップフロップＦＦにセット信号とリセット信号が同時入力されてしまうという不具合が生じるので、この不具合を防止するための提案が従来よりなされている（例えば、特許文献１など。）。図２４により、特許文献１に記載されている、dv/dtノイズによる誤動作の防止機能を備えた従来のハーフブリッジ回路について説明する。図１９と同じ部位には同じ符号を付してその説明は省略する。図２４の図１９に対する相違点は、図２４のダイオードＤ１，Ｄ２を廃し、ツェナーダイオードＺＤ１とＰチャネルＭＯＳトランジスタＭＰ１０を抵抗Ｒ１に並列に接続し、ツェナーダイオードＺＤ２とＰチャネルＭＯＳトランジスタＭＰ２０を抵抗Ｒ２に並列に接続するとともに、Ｒ１＞Ｒ２としたことである。なお、ＰチャネルＭＯＳトランジスタＭＰ１０のゲートは第２接続点Ｖｒｓtｂに接続され、ＰチャネルＭＯＳトランジスタＭＰ２０のゲートは第１接続点Ｖｓｅｔｂに接続されている。
ここで、ツェナーダイオードＺＤ１，ＺＤ２はダイオードＤ１，Ｄ２に替りインバータＩＮＶ１，ＩＮＶ２に対する入力電圧を制限するためのものであり、dv/dtノイズによる誤動作防止機能はＲ１＞Ｒ２としたことに拠っている。すなわち、（１３）式に示すようにdv/dtノイズの大きさは抵抗値Ｒ１，Ｒ２にも拠っているので、抵抗値が大きいほどdv/dtノイズが大きくなる。そこで、Ｒ１＞Ｒ２としておくと、図２５に示すように、dv/dtノイズが発生する際には常にＶｓｅｔｂ＜Ｖｒｓｔｂとなり、セット入力が勝ってフリップフロップＦＦをセットされた状態に保つことができるというものである。これは、dv/dtノイズが発生するのは電位Ｖｓｗが急増するとき、すなわちフリップフロップＦＦがセットされて高電位側のスイッチング素子ＳＷＨがオンしているときに限るという前提にたつものであり、セット状態を保とうとするものである。なお、ＰチャネルＭＯＳトランジスタＭＰ１０，ＭＰ２０はＶｓｅｔｂ＜Ｖｒｓｔｂという状態を拡大するためのものである。すなわち、dv/dtノイズが発生したときの電位Ｖｓｅｔｂ，Ｖｒｓｔｂは図２５のようになるので、ＶｒｓｔｂをプルアップするＰチャネルＭＯＳトランジスタＭＰ１０のオン抵抗はＶｓｅｔｂをプルアップするＰチャネルＭＯＳトランジスタＭＰ２０のオン抵抗より小さくなり、Ｖｓｅｔｂ，Ｖｒｓｔｂの電位差が拡大されることになる。
しかしながら、ソフトスイッチングを行う際に生じる共振により、フリップフロップＦＦがリセットされているときにもdv/dtノイズが発生することがあり、上記の従来のハーフブリッジ回路ではこれに対応できない。これに対処できるようにしたのが、特許文献１に示されている別の従来のハーフブリッジ回路である。図２６にその構成を示す。
図２６の回路については、図２４と同じ部位には同じ符号を付してその説明を省略する。図２６の回路の図２４の回路に対する相違点は、ＰチャネルＭＯＳトランジスタＭＰ１０のゲートをフリップフロップＦＦの状態信号の出力端子Ｑに接続し、ＰチャネルＭＯＳトランジスタＭＰ２０のゲートを状態信号の反転出力端子ＱＢに接続したことにある。また、Ｒ１＝Ｒ２としている。この構成により、フリップフロップＦＦがセットされて高電位側のスイッチング素子ＳＷＨがオンしているときはＰチャネルＭＯＳトランジスタＭＰ２０がオン、ＰチャネルＭＯＳトランジスタＭＰ１０がオフとなっていて、dv/dtノイズが発生するとＶｓｅｔｂ＜ＶｒｓｔｂとなってフリップフロップＦＦはセット状態が保たれる。従い、高電位側のスイッチング素子ＳＷＨのオン状態が保たれる。また、フリップフロップＦＦがリセットされて高電位側のスイッチング素子ＳＷＨがオフしているときはＰチャネルＭＯＳトランジスタＭＰ１０がオン、ＰチャネルＭＯＳトランジスタＭＰ２０がオフとなっていて、dv/dtノイズが発生するとＶｓｅｔｂ＞ＶｒｓｔｂとなってフリップフロップＦＦはリセット状態が保たれる。従い、高電位側のスイッチング素子ＳＷＨのオフ状態が保たれる。すなわち、高電位側のスイッチング素子ＳＷＨがオンオフいずれの状態であっても、その状態を保つことができるというものである。
特許第３５５０４５３号明細書（図２３など）
しかしながら、図２６に示す従来のハーフブリッジ回路では、ＰチャネルＭＯＳトランジスタＭＰ１０，ＭＰ２０のいずれかが必ずオンしている。そして、フリップフロップＦＦの状態を反転させるためには、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のうち、オンしているＰチャネルＭＯＳトランジスタに接続されている側のＮチャネルＭＯＳトランジスタをオンさせなければならない。従い、電位Ｖｂと接地電位の間に接続されているＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの両方がオンしてしまうので、貫通電流が流れてしまうという問題がある。また、２つのＭＯＳトランジスタがオンしているときの電位Ｖｓｅｔb，ＶｒｓtｂがインバータＩＮＶ１，ＩＮＶ２に対しＬレベルとなることを保証するためには、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２のオン抵抗をＰチャネルＭＯＳトランジスタＭＰ１０，ＭＰ２０のオン抵抗より小さくしておく必要がある。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２は高耐圧ＭＯＳトランジスタで通常のＭＯＳトランジスタよりオン抵抗が高いため、オン抵抗を下げるためにそのサイズ（ゲート幅）を大きくしなければならない。これにより、貫通電流がさらに大きくなるとともに半導体チップサイズも増大してしまうという問題が生じる。
そこで本発明は、上記の課題を解決し、高電位側のスイッチング素子ＳＷＨがオンオフいずれの状態であっても有効にdv/dtノイズによる誤動作を対策することができるとともに、貫通電流の発生を抑制することのできるレベルシフト回路を提供することを目的とする。
そこで、上記課題を解決するために、請求項１に係る発明は、１次側の電位系からの入力信号を、前記１次側の電位系とは異なる２次側電位系で動作する系に伝達するレベルシフト回路であって、前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に接続された第１の抵抗回路および第１のスイッチ素子を備える第１の直列回路と、前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に接続された第２の抵抗回路および第２のスイッチ素子を備える第２の直列回路と、前記２次側電位系で動作し、前記第１の直列回路の前記第１の抵抗回路と前記第１のスイッチ素子との接続点である第１接続点の電位を第１の入力とし、前記第２の直列回路の前記第２の抵抗回路と前記第２のスイッチ素子との接続点である第２接続点の電位を第２の入力とする伝達回路と、前記２次側電位系で動作し前記伝達回路の出力が入力される記憶素子と、前記記憶素子の出力に応じて、前記第１接続点と前記第２接続点の一方を前記２次側電位系の高電位側電源電位にプルアップするとともに他方を前記２次側電位系の低電位側電源電位にプルダウンするフィードバック回路と、を有し、前記第１および前記第２のスイッチ素子には、前記第１および前記第２のスイッチ素子のオンオフを制御する前記１次側の電位系の信号がそれぞれ入力され、前記第１および前記第２のスイッチのいずれか一方のみがオンすると前記伝達回路は前記第１の入力および前記第２の入力に基づき決定される信号を前記記憶素子に伝達し、前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路は前記第１の入力および第２の入力に基づき決定される信号を前記記憶素子に伝達しないことを特徴とする。
請求項２に係る発明は、請求項１に係る発明において前記第１の抵抗回路は第１の抵抗からなり、前記第２の抵抗回路は第２の抵抗からなり、前記フィードバック回路は、一端が前記第１接続点に接続され他端に前記記憶素子の反転信号が印加される第３の抵抗と、一端が前記第２接続点に接続され他端に前記記憶素子の正転信号が印加される第４の抵抗からなることを特徴とする。
請求項３に係る発明は、請求項２に係る発明において、前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする。
請求項４に係る発明は、請求項３に係る発明において、前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、前記第２接続点が前記反転素子の入力端子に接続され、前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする。
請求項５に係る発明は、請求項４に係る発明において、前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする。
請求項６に係る発明は、請求項５に係る発明において、前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする。
請求項７に係る発明は、請求項２に係る発明において、前記第１の抵抗に並列に接続された第３のＰチャネルＭＯＳトランジスタと、前記第２の抵抗に並列に接続された第４のＰチャネルＭＯＳトランジスタと、をさらに有し、前記第３のＰチャネルＭＯＳトランジスタのゲートが前記第２の抵抗と前記第４の抵抗の接続点に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートが前記第１の抵抗と前記第３の抵抗の接続点に接続されていることを特徴とする。
請求項８に係る発明は、請求項７に係る発明において、前記記憶素子の反転信号が前記２次側電位系の低電位側電源電位であるとともに前記第１のスイッチ素子がオフしているときの前記第１接続点の電位が、前記２次側電位系の高電位側電源電位から前記第４のＰチャネルＭＯＳトランジスタの閾値電圧を差し引いた電位と、前記２次側電位系の低電位側電源電位に前記第１接続点電位に対する前記伝達回路の閾値電圧を加算した電位との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比を定め、前記記憶素子の正転信号が前記２次側電位系の低電位側電源電位であるとともに前記第２のスイッチ素子がオフしているときの前記第２接続点の電位が、前記２次側電位系の高電位側電源電位から前記第３のＰチャネルＭＯＳトランジスタの閾値電圧を差し引いた電位と、前記２次側電位系の低電位側電源電位に前記第２接続点電位に対する前記伝達回路の閾値電圧を加算した電位との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比を定めたことを特徴とする。
請求項９に係る発明は、請求項７に係る発明において、前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする。
請求項１０に係る発明は、請求項９に係る発明において、前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、前記第２接続点が前記反転素子の入力端子に接続され、前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする。
請求項１１に係る発明は、請求項１０に係る発明において、前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする。
請求項１２に係る発明は、請求項１１に係る発明において、前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする。
請求項１３に係る発明は、請求項１に係る発明において、前記第１の抵抗回路は直列接続された第１の抵抗および第５の抵抗からなり、前記第２の抵抗回路は直列接続された第２の抵抗および第６の抵抗からなり、前記フィードバック回路は、前記第１の抵抗に並列に接続された第３のＰチャネルＭＯＳトランジスタと、前記第２の抵抗に並列に接続された第４のＰチャネルＭＯＳトランジスタと、前記２次側電位系の高電位側電源電位と前記第１接続点の間に接続された第５のＰチャネルＭＯＳトランジスタと、前記２次側電位系の高電位側電源電位と前記第２接続点の間に接続された第６のＰチャネルＭＯＳトランジスタと、一端が前記第２接続点および前記第５のＰチャネルＭＯＳトランジスタのゲートに接続され他端が前記第３のＰチャネルＭＯＳトランジスタのゲートに接続される第７の抵抗と、一端が前記第１接続点および前記第６のＰチャネルＭＯＳトランジスタのゲートに接続され他端が前記第４のＰチャネルＭＯＳトランジスタのゲートに接続される第８の抵抗と、を有し、前記第７の抵抗の他端に前記記憶素子の正転信号が印加され、前記第８の抵抗の他端に前記記憶素子の反転信号が印加されることを特徴とする。
請求項１４に係る発明は、請求項１３に係る発明において、前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする。
請求項１５に係る発明は、請求項１４に係る発明において、前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、前記第２接続点が前記反転素子の入力端子に接続され、前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする。
請求項１６に係る発明は、請求項１５に係る発明において、前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする。
請求項１７に係る発明は、請求項１６に係る発明において、前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする。
請求項１８に係る発明は、請求項１に係る発明において、前記第１の抵抗回路は第１の抵抗からなり、前記第２の抵抗回路は第２の抵抗からなり、前記フィードバック回路は、直列接続された第９の抵抗および第１０の抵抗からなる第１の直列抵抗回路と、直列接続された第１１の抵抗および第１２の抵抗からなる第２の直列抵抗回路を有し、前記第１の直列抵抗回路の一端は前記第１接続点に接続され、前記第２の直列抵抗回路の一端は前記第２接続点に接続され、前記第９の抵抗と第１０の抵抗との接続点が前記第４のＰチャネルＭＯＳトランジスタのゲートに接続され、前記第１１の抵抗と第１２の抵抗との接続点が前記第３のＰチャネルＭＯＳトランジスタのゲートに接続され、前記第１の直列抵抗回路の他端に前記記憶素子の反転信号が印加され、前記第２の直列抵抗回路の他端に前記記憶素子の正転信号が印加されることを特徴とする。
請求項１９に係る発明は、請求項１８に係る発明において、前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする。
請求項２０に係る発明は、請求項１９に係る発明において、前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、前記第２接続点が前記反転素子の入力端子に接続され、前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする。
請求項２１に係る発明は、請求項２０に係る発明において、前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする。
請求項２２に係る発明は、請求項２１に係る発明において、前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする。
本発明のレベルシフト回路によれば、１次側の電位系の信号が入力されるとともに第１の抵抗回路および第２の抵抗回路でそれぞれ２次側電位系の高電位側電源電位にプルアップされる第１および第２のスイッチ素子と、第１の抵抗回路と第１のスイッチ素子との接続点である第１接続点の電位を第１の入力とし、第２の抵抗回路と第２のスイッチ素子との接続点である第２接続点の電位を第２の入力とする伝達回路と、伝達回路の出力が入力されてレベルシフトされたデータを記憶する記憶素子を有し、当該記憶素子の出力に応じ、フィードバック回路により第１接続点と前記第２接続点の一方を前記２次側電位系の高電位側電源電位にプルアップするとともに他方を前記２次側電位系の低電位側電源電位にプルダウンすることにより、上記第１および第２のスイッチ素子をプルアップもしくはプルダウンする合成抵抗の抵抗値を上記記憶素子の出力に従い変化させて、貫通電流を発生させることなくdv/dtノイズによる誤動作を対策することができる。
なお、第１および第２のスイッチ素子には、そのオンオフを制御する１次側の電位系の信号がそれぞれ入力され、第１および第２のスイッチのいずれか一方のみがオンすると伝達回路は第１の入力および第２の入力に基づき決定される信号を記憶素子に伝達し、伝達回路の第１の入力および第２の入力が第１および第２のスイッチが同時にオンするときもしくはそれと同等の状態になると、伝達回路は第１の入力および第２の入力に基づき決定される信号を記憶素子に伝達しない
本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第１の実施例（実施例１）を示す図である。 実施例１のＨ接続点に対する解析モデルを示す図である。 実施例１のＬ接続点に対する解析モデルを示す図である。 実施例１においてdv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位の変化の様子を説明するための図である。 実施例１においてdv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位の変化の様子を説明するための別の図である。 実施例１においてdv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位の変化の様子を説明するためのさらに別の図である。 本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第２の実施例（実施例２）を示す図である。 実施例２のＨ接続点に対する解析モデルを示す図である。 実施例２においてdv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位の変化の様子を説明するための図である。 本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第３の実施例（実施例３）を示す図である。 実施例３のレベルシフト回路の動作について説明するための図である。 本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第４の実施例（実施例４）を示す図である。 実施例４において、ラッチ回路３０がリセットされてその出力がＬレベルとなっているときの、第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位を決定する部分の等価回路である。 実施例３，４において、入力信号ＰＯＮ＝ＨもしくはＰＯＦＦ＝Ｈが入力されたときの、接続点Ｖｓｗに対する第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位差（Ｖｓｅｔｂ−Ｖｓｗ），（Ｖｒｓｔｂ−Ｖｓｗ）の応答を示す図である。 本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第５の実施例（実施例５）を示す図である。 実施例５のレベルシフト回路の動作について説明するための図である。 実施例５においてdv/dtノイズが発生したときの過渡応答について説明するための図である。 実施例５において、入力信号ＰＯＮ＝ＨもしくはＰＯＦＦ＝Ｈが入力されたときの、接続点Ｖｓｗに対する第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位差（Ｖｓｅｔ−Ｖｓｗ），（Ｖｒｓｔｂ−Ｖｓｗ）の応答を示す図である。 従来のレベルシフト回路を用いたハーフブリッジ回路の構成例を示す図である。 レベルシフト動作を説明するためのタイミングチャートである。 dv/dtノイズについて説明するためのタイミングチャートである。 dv/dtノイズを解析するためのモデルを示す図である。 電位Ｖｂの動きを表す電位Ｖ（ｔ）のモデルを示す図である。 特許文献１に記載されている、dv/dtノイズによる誤動作防止機能を備えた従来のハーフブリッジ回路について説明するための図である。 dv/dtノイズへの対策について説明するための図である。 特許文献１に示されている別の従来のハーフブリッジ回路について説明するための図である。
以下、図面を用いて本発明のレベルシフト回路について説明する。
図１は本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第１の実施例である。図１９，２４，２６と共通する部位には同じ符号を付し、詳細な説明は省略する。
図１に示すハーフブリッジ回路は、インバータＩＮＶ１を廃し、伝達回路２０（インバータＩＮＶ２はここに組み込まれている。）を新たに設け、フリップフロップＦＦに替えてインバータＩＮＶ３，ＩＮＶ４および抵抗Ｒ３からなるラッチ回路３０を設けるとともに、インバータＩＮＶ５，ＩＮＶ６によりラッチ回路３０の出力ＳＨの反転出力および正転出力を得て、これらの出力を抵抗Ｒ４，Ｒ５を介して第１の抵抗回路を構成する抵抗Ｒ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点である第１接続点Ｖｓｅｔｂ，および第２の抵抗回路を構成する抵抗Ｒ２とＮチャネルＭＯＳトランジスタＭＮ２の接続点である第２接続点Ｖｒｓｔｂに接続したことが、図１９，２４，２６のハーフブリッジ回路に対する主たる相違点となっている。また、インバータＩＮＶ１，ＩＮＶ２に対する入力電圧を制限する素子としては、図１９と同じダイオードＤ１，Ｄ２を適用しているが、これに替えて図２４，２６と同じツェナーダイオードＺＤ１，ＺＤ２を適用してもよい（以下の実施例においても同様である。）。ここでは、インバータＩＮＶ５，ＩＮＶ６および抵抗Ｒ４，Ｒ５がフィードバック回路を構成している。また、抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５の抵抗値については、Ｒ１＝Ｒ２，Ｒ４＝Ｒ５としている。
伝達回路２０は、電源Ｅ１から電源の供給を受けるＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２およびＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ４の直列回路とインバータＩＮＶ２から構成されている。インバータＩＮＶ２の入力端子は第２接続点Ｖｒｓｔｂに接続され、インバータＩＮＶ２の出力端子はＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ４のゲートに接続されている。ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ３の接続点が伝達回路２０の出力端子であり、この出力端子がラッチ回路３０の入力端子に接続されている。また、第１接続点Ｖｓｅｔｂと、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ３のゲートとが接続されている。また、インバータＩＮＶ２も電源Ｅ１から電源の供給を受けている。
ラッチ回路３０は、直列に接続されたインバータＩＮＶ３，ＩＮＶ４、およびインバータＩＮＶ３の入力端子とインバータＩＮＶ４の出力端子間に接続された抵抗Ｒ３から構成されている。また、ラッチ回路３０も電源Ｅ１から電源の供給を受けている。インバータＩＮＶ３への入力がラッチ回路３０の入力となっているとともに、インバータＩＮＶ４の出力がラッチ回路３０の出力となっている。
ラッチ回路３０は、入力がＬまたはＨであればその値を記憶して出力し、入力が高インピーダンスになると、入力が高インピーダンスになる直前に記憶した値を保持・出力する回路である。
伝達回路２０は、dv/dtノイズが発生した場合、すなわち電位Ｖｓｅｔｂ，Ｖｒｓｔｂが共にＬレベルになるとき、出力を高インピーダンスにしてラッチ回路３０に影響を与えないようにする回路である。すなわち、電位Ｖｓｅｔｂ，Ｖｒｓｔｂが共にＬレベルであると、ＮチャネルＭＯＳトランジスタＭＮ３とＰチャネルＭＯＳトランジスタＭＰ２がともにオフするので、伝達回路２０の出力端子であるＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ３の接続点は高インピーダンスになる。入力が高インピーダンスとなるので、ラッチ回路３０は以前の状態を保持し、dv/dtノイズの影響を免れることができる。また、高電位側駆動回路１０に外部から入力信号ＰＯＮ＝ＬかつＰＯＦＦ＝Ｌが入力されているとき、すなわち電位Ｖｓｅｔｂ，Ｖｒｓｔｂが共にＨレベルのときも、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ４がオフすることにより伝達回路２０の出力は高インピーダンスになり、ラッチ回路３０は以前の状態を保持しつづける。
伝達回路２０およびラッチ回路３０に関する状態図を表１に示す。表１において、ラッチ入力、すなわち伝達回路２０の出力のＨｉ−Ｚは高インピーダンスを意味する。表１から分かるように、高電位側駆動回路１０に対する入力信号ＰＯＮ，ＰＯＦＦの一方のみが入力されている状態（一方のみがＨとなっている状態）、すなわち電位Ｖｓｅｔｂ，Ｖｒｓｔｂの一方がＬで他方がＨの場合は、伝達回路２０からラッチ回路３０に入力信号ＰＯＮ，ＰＯＦＦの情報を伝えるようになっている。すなわち、入力信号ＰＯＮのみがＨになっている場合は伝達回路２０の出力（ラッチ入力）がＨとなり、入力信号ＰＯＦＦのみがＨになっている場合は伝達回路２０の出力（ラッチ入力）がＬとなる。
Figure 0005402852
 このように、本実施例においては、dv/dtノイズが発生すると伝達回路２０の出力を高インピーダンスにすることによりdv/dtノイズの影響を除去している。なお、表１において入力信号ＰＯＮ，ＰＯＦＦが共にＨになっている状態は、dv/dtノイズが発生していることを便宜的に示すためのものであり、実際に外部から入力信号ＰＯＮ，ＰＯＦＦ＝Ｈの信号が入力されているわけではない。また、ＰチャネルＭＯＳトランジスタＭＰ１とＭＰ２の接続順序、および／またはＮチャネルＭＯＳトランジスタＭＮ３とＭＮ４の接続順序は入れ替えてもよい。
また、伝達回路２０の構成は図１に示すものに限定されるわけではない。伝達回路への入力ＶｓｅｔｂおよびＶｒｓｔｂが、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２が同時にオンするときもしくはそれと同等の状態になるとその出力を高インピーダンスとし、片方のみオンしているときはそれに対応するレベルの電圧を出力するものであればよい。
図１において、抵抗Ｒ４，Ｒ５の抵抗Ｒ１,Ｒ２と接続されていない側の端子の電位は、一方がＨレベルであれば他方はＬレベルとなっている。また、第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂのうち、当該接続点に接続されている抵抗Ｒ４もしくはＲ５の他端がＨレベルとなっている接続点をＨ接続点とし、他端がＬレベルとなっている接続点をＬ接続点とする。なお、以降の実施例では、直接もしくは抵抗を介してＬレベルに接続されている方をＬ接続点とし、他方をＨ接続点としている。ここで、抵抗Ｒ４の他端がＨレベル、抵抗Ｒ５の他端がＬレベルとなっているとする。電位Ｖｓｗを基準とすると、電位Ｖｓｅｔｂは電圧Ｅ１と等しくなり、Ｈレベルであることは明確である。一方、電位Ｖｒｓｔｂは電圧Ｅ１を抵抗Ｒ２，Ｒ５で分圧した値（＝Ｅ１・Ｒ５／（Ｒ２＋Ｒ５））となる。このとき、この値が伝達回路２０にとってＨレベルであるように、すなわち電位Ｖｒｓｔｂに対する伝達回路２０の閾値電圧となるインバータＩＮＶ２の閾値電圧より高くなるよう抵抗Ｒ２，Ｒ５の分圧比を定めておく。
抵抗Ｒ４の他端がＬレベル、抵抗Ｒ５の他端がＨレベルとなっている場合についても、電圧Ｅ１の抵抗Ｒ１，Ｒ４による分圧電圧が伝達回路２０にとってＨレベルであるよう抵抗Ｒ１，Ｒ４の分圧比を定めておく。すなわち、Ｖｓｅｔb＝Ｅ１・Ｒ４／（Ｒ１＋Ｒ４）が、ＭＯＳトランジスタＭＰ１，ＭＮ３で構成されるインバータの閾値電圧、すなわち電位Ｖｓｅｔｂに対する伝達回路２０の閾値電圧より高くなるようにしておく。抵抗Ｒ１，Ｒ４の分圧比および抵抗Ｒ２，Ｒ５の分圧比をこのように定めておくことにより、上記の「高電位側駆動回路１０に外部から入力信号ＰＯＮ＝ＬかつＰＯＦＦ＝Ｌが入力されているとき、伝達回路２０の出力は高インピーダンスになり、ラッチ回路３０は以前の状態を保持しつづける。」ことが保証される。
次に、dv/dtノイズが発生したときの動作について解析を行う。この場合、第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂに関しては、当該接続点がＨ接続点かＬ接続点であるかによって異なるモデルが適用される。まず、Ｈ接続点の場合を考える。この場合の解析モデルは図２のようになる。
図２において、抵抗Ｒａは抵抗Ｒ１，Ｒ２（のいずれか）に相当し、抵抗Ｒｂは抵抗Ｒ４，Ｒ５（のいずれか）に相当し、その他は図２２に示す解析モデルと同じである。図２２のモデルと同様に、Ｖ（ｔ）とＶｘの初期値をＶｏとして、電位Ｖ（ｔ）が急増するとＶｘがどのように変化するかを解析する。なお、本モデルにおいてもＶ（ｔ）を（３）式で表す。
図２において、抵抗Ｒａ，Ｒｂに流れる電流がコンデンサＣで積分されて電位Ｖｘを変化させる。これは、図２２の抵抗Ｒが、並列接続された抵抗Ｒａ，Ｒｂからなる合成抵抗に置き換わったということである。これより、（１２）式の導出と同様に次の（１９）式を導出することができる。
Figure 0005402852
 ここで、Ｒａｂは次式で与えられる合成抵抗値である。
Figure 0005402852
 これよりdv/dtノイズを表すＶ（ｔ）−Ｖｘは次の（２１）式となる。
Figure 0005402852
 次に、電位ＶｂがＥｉｎ＋Ｅ１に達して一定となった後の動作を解析する。ＶｍをＥｉｎ＋Ｅ１に相当する値とし、ｔ１を電位Ｖ（ｔ）がＶｍに達する時刻とすると、（１７）式と同様に次の（２２）式を導出することができる。
Figure 0005402852
 これよりdv/dtノイズを表すＶ（ｔ）−Ｖｘ＝Ｖｍ−Ｖｘは次の（２３）式となる。
Figure 0005402852
 以上がＨ接続点の場合である。次にＬ接続点について解析する。その場合のモデルは図３のようになる。ここでも、図２２のモデルと同様に、Ｖ（ｔ）とＶｘの初期値をＶｏとして、電位Ｖ（ｔ）が急増するとＶｘがどのように変化するかを解析する。なお、本モデルにおいてもＶ（ｔ）を（３）式で表す。
図３において、電位Ｖ（ｔ）から抵抗Ｒａを介して流れる電流がコンデンサＣを充電し、抵抗Ｒｂを介して電位Ｖｓｗに流れる電流がコンデンサＣを放電させ、その差引の電流が積分されて電位Ｖｘを変化させる。電位Ｖｓｗ＝Ｖｂ−Ｅ１＝Ｖ（ｔ）−Ｖｏであるから、これを定式化すると次の（２４）式となる。
Figure 0005402852
 （２４）式を微分して（３）式を代入し、整理すると次の微分方程式を得ることができる。
Figure 0005402852
 ここでも図２２のモデルと同様に、Ｖ（ｔ）とＶｘの初期値をＶｏとして、電位Ｖ（ｔ）が急増するとＶｘがどのように変化するかを解析するために、Ｖ（ｔ）として（３）式を用いた。（１２）式や（１９）式の導出と同様に、（２５）式より次の（２６）式が導出される。
Figure 0005402852
 これより、dv/dtノイズを表すＶ（ｔ）−Ｖｘは次の（２７）式となる。
Figure 0005402852
 次に、電位ＶｂがＥｉｎ＋Ｅ１に達して一定となった後の動作を解析する。ここでもＶｍをＥｉｎ＋Ｅ１に相当する値とし、ｔ１を電位Ｖ（ｔ）がＶｍに達する時刻とすると、（２４）式と同様に次の（２８）式が成り立つ。
Figure 0005402852
 （２８）式を微分して整理すると次の微分方程式を得ることができる。
Figure 0005402852
 これより、（１７）式や（２２）式の導出と同様に次の（３０）式を導出することができる。
Figure 0005402852
 これより、dv/dtノイズを表すＶ（ｔ）−Ｖｘ＝Ｖｍ−Ｖｘは次の（３１）式となる。
Figure 0005402852
 以上の解析結果を基に、dv/dtノイズが生じたときの電位Ｖｓｅｔｂ，Ｖｒｓｔｂの挙動について説明する。
まず、図２３に示す時刻ｔ＝ｔ０〜ｔ１では、第１接続点Ｖｓｅｔｂ，第２接続点ＶｒｓｔｂのうちのＨ接続点の電位と電位Ｖｂとの差は（２１）式に従って変化する。一方、第１接続点Ｖｓｅｔｂ，第２接続点ＶｒｓｔｂのうちのＬ接続点の電位と電位Ｖｂとの差は（２７）式に従って変化する。（２１）式と（２７）式とを比較すると、両者はＲａＶｏ／（Ｒａ＋Ｒｂ）の差があるので、Ｌ接続点の電位はＨ接続点の電位に対しより低下することが分かる。
また、時刻ｔ１以降では、Ｈ接続点の電位と電位Ｖｂの差は（２３）式に従い変化し、Ｌ接続点の電位と電位Ｖｂの差は（３１）式に従い変化する。（２３）式と（３１）式を見れば分かるように、両者の時定数はどちらも同じＣＲａｂである。
さらに、（２１）式，（２７）式でｔ＝０とした値と、（２３）式と（３１）式でｔ＝∞とした値を計算して第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位と電位Ｖｂの差の初期値と最終値を求めると、Ｈ接続点の電位と電位Ｖｂの差は０から始まって０に終わり、Ｌ接続点の電位と電位Ｖｂの差はＶｏＲａ／（Ｒａ＋Ｒｂ）から始まってＶｏＲａ／（Ｒａ＋Ｒｂ）に終わることが分かる。
以上の結果を踏まえ、dv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位の変化の様子を図４，５，６に示す。図４，５，６はいずれも、上からラッチ回路３０の出力ＳＨの電位と電位Ｖｓｗの差（ＳＨ−Ｖｓｗ）、電位Ｖｓｗ、および電位Ｖｓｗを基準電位としたときの第１接続点Ｖｓｅｔｂと第２接続点Ｖｒｓｔｂの電位である（Ｖｓｅｔｂ−Ｖｓｗ）と（Ｖｒｓｔｂ−Ｖｓｗ）を示すグラフである。なお、横軸は時刻ｔ、図中に示すＶｔｈはインバータ２およびＭＯＳトランジスタＭＰ１，ＭＮ３で構成されるインバータの閾値電圧である（両者の閾値電圧が同一である必要はないが、説明の簡単化のために等しいとした。）。
図４はラッチ回路３０の出力ＳＨがＨレベルであり、dv/dtノイズの大きさを示す定数ｋが小さい場合の第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位変化を示す図である。ＳＨがＨレベルであることから、ＶｓｅｔｂがＬ接続点、ＶｒｓｔｂがＨ接続点となる。定数ｋが小さいことから電位Ｖｒｓｔｂは閾値電圧Ｖｔｈ以下にはならず、電位Ｖｓｅｔｂのみが閾値電圧Ｖｔｈ以下となる。これは、dv/dtノイズが発生してもラッチ回路３０は必ずセットされるので、ＳＨ＝Ｈが保たれることを意味する。
図５は、ラッチ回路３０の出力ＳＨがＬレベルであり、dv/dtノイズの大きさを示す定数ｋが小さい場合の第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位変化を示す図である。ＳＨがＬレベルであることから、第１接続点ＶｓｅｔｂがＨ接続点、第２接続点ＶｒｓｔｂがＬ接続点となる。定数ｋが小さいことから電位Ｖｓｅｔｂは閾値電圧Ｖｔｈ以下にはならず、電位Ｖｒｓｔｂのみが閾値電圧Ｖｔｈ以下となる。これは、dv/dtノイズが発生してもラッチ回路３０は必ずリセットされるので、ＳＨ＝Ｌが保たれることを意味する。
図６はラッチ回路３０の出力ＳＨがＨレベルであり、dv/dtノイズの大きさを示す定数ｋが大きい場合の第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位変化を示す図である。定数ｋが大きい、すなわちdv/dtノイズが大きいため、第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位は両者とも閾値電圧Ｖｔｈ以下になる。なお、（Ｖｒｓｔｂ−Ｖｓｗ）および（Ｖｓｅｔｂ−Ｖｓｗ）がゼロ以下にならないのは、ダイオードＤ１，Ｄ２の働きによるものである（ダイオードＤ１，Ｄ２の順方向電圧は無視している。）。
第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位が両者とも閾値電圧Ｖｔｈ以下になるときは、上述のように伝達回路２０の出力が高インピーダンスとなり、ラッチ回路３０のデータは保護される。また、（２０）式と（２６）式との比較、および（２２）式と（３０）式との比較より、第１接続点Ｖｓｅｔｂの電位は必ず第２接続点Ｖｒｓｔｂの電位より低いので（両者がそれぞれダイオードＤ１，Ｄ２でクランプされて、両者の電位が等しくなっているときを除く。）、第１接続点Ｖｓｅｔｂの電位は第２接続点Ｖｒｓｔｂの電位より先に閾値電圧Ｖｔｈ以下になり、後から閾値電圧Ｖｔｈ以上になる。すなわち、第２接続点Ｖｒｓｔｂの電位だけが閾値電圧Ｖｔｈ以下になることがないので、ラッチ回路３０がリセットされることはなく、逆に第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位が立ち上がるときにラッチ回路３０が再セットされる形になるので、dv/dtノイズが発生してもＳＨ＝Ｈが保たれる。同様に、ラッチ回路３０の出力ＳＨがＬレベルであるときに大きなdv/dtノイズが発生してもＳＨ＝Ｌが保たれる。すなわち、本実施例によれば、dv/dtノイズの大きさによらずラッチ回路３０の状態（データ）を保つことができる。
また、第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂと電位Ｖｂの間には何らかの抵抗（Ｒ１，Ｒ２，Ｒ１とＲ４の合成抵抗，Ｒ２とＲ５の合成抵抗、のいずれかの抵抗。）が接続されるので、電位Ｖｂと接地電位が短絡されて短絡電流が流れることがない。
上述のように、実施例１のレベルシフト回路では、Ｌ接続点の電位がＨ接続点の電位に対し、先に閾値電圧Ｖｔｈ以下になるとともに後から閾値電圧Ｖｔｈ以上になることにより、ラッチ回路３０の状態が保たれる。Ｈ接続点の電位とＬ接続点の電位がそれぞれ閾値電圧Ｖｔｈと等しくなる時間の時間差が大きいほど、dv/dtノイズに対する誤動作防止のマージンが大きくなる。実施例２のレベルシフト回路は、この時間差をより大きくするものであり、以下図面を用いて説明する。
図７に、本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第２の実施例を示す。図１と共通する部位には同じ符号を付し、詳細な説明は省略する。図７に示すハーフブリッジ回路は、第１および第２の抵抗回路を構成する抵抗Ｒ１，Ｒ２にそれぞれＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４を並列に接続し、抵抗Ｒ１とＲ４の接続点をＰチャネルＭＯＳトランジスタＭＰ４のゲートに接続し、抵抗Ｒ２とＲ５の接続点をＰチャネルＭＯＳトランジスタＭＰ３のゲートに接続したことが、図１の構成と異なっている。すなわち、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のゲートはＨ接続点もしくはＬ接続点に接続されている。本実施例では、インバータＩＮＶ５，ＩＮＶ６、抵抗Ｒ４，Ｒ５およびＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がフィードバック回路を構成している。図２，３のモデルに従い、抵抗Ｒ１，Ｒ２の抵抗値に関しＲ１＝Ｒ２＝Ｒｂとし、抵抗Ｒ４，Ｒ５の抵抗値に関しＲ４＝Ｒ５＝Ｒｂとし、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のオン抵抗を一旦無視すると、ゲートがＨ接続点に接続されているＰチャネルＭＯＳトランジスタのゲート・ソース間電圧はゼロであり、ゲートがＬ接続点に接続されているＰチャネルＭＯＳトランジスタのゲート・ソース間電圧はＥ１・Ｒａ／（Ｒａ＋Ｒｂ）となる。この値をＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧よりやや大きい値にしておくと、ゲートがＬ接続点に接続されているＭＯＳトランジスタは有限のオン抵抗Ｒｏｎをもち、このオン抵抗Ｒｏｎが抵抗Ｒ１もしくはＲ２に並列接続される構成となる。例えば、Ｅ１＝１５Ｖ、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧を２．５Ｖ、Ｒ１＝Ｒ２＝Ｒｂ＝１０ｋΩ、Ｒ４＝Ｒ５＝Ｒｂ＝４５ｋΩとすると、Ｅ１・Ｒａ／（Ｒａ＋Ｒｂ）＝２．７Ｖとなり、閾値電圧より０．２Ｖだけ大きくなる。
なお、上記のようにＭＯＳトランジスタのゲート・ソース間電圧となるＥ１・Ｒａ／（Ｒａ＋Ｒｂ）がＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧に近い値となるようにするので、抵抗Ｒｏｎはゼロでない有限の値となり、Ｈ接続点に接続されているＮチャネルＭＯＳトランジスタＭＮ１もしくはＭＮ２がオンしても電位Ｖｂと接地電位の間に貫通電流が流れることはない。
ゲートがＬ接続点に接続されたＭＯＳトランジスタのオン抵抗Ｒｏｎが、抵抗Ｒ１もしくはＲ２に並列接続された場合のモデルは図８のようになる。なお、図８は、抵抗Ｒｏｎが付加された以外は図２と同じであり、抵抗Ｒａに並列接続されたＭＯＳトランジスタのゲートがＬ接続点に接続されていれば抵抗Ｒｂの他端はＨレベルとなり、このモデルがＨ接続点のものであることを示している。一方、Ｌ接続点にドレインが接続されたＭＯＳトランジスタのゲートはＨ接続点に接続され、当該ＭＯＳトランジスタがオフとなって無視できるので、Ｌ接続点のモデルは図３と同じものとなる。
図８からも分かるように、電位ＶｘのＨ接続点とＶ（ｔ）との間に接続される抵抗Ｒａ，Ｒｂに対し、さらに抵抗Ｒｏｎを並列付加するので、Ｈ接続点とＶ（ｔ）の間の合成抵抗値Ｒａｂｏｎ＝ＲａＲｂＲｏｎ／（ＲａＲｂ＋ＲｂＲｏｎ＋ＲｏｎＲａ）は、（２０）式に示す抵抗値Ｒａｂより小さくなる。このモデルの動作を記述する式は、実施例１におけるＨ接続点の電位Ｖｘの動作を記述する（２６），（２７），（３０），（３１）式の抵抗Ｒａｂをより小さい抵抗Ｒａｂｏｎに置換したものになる。
一方、Ｌ接続点には抵抗Ｒｏｎが関係しないので、Ｌ接続点の動作の記述に関しては実施例１で導出した（１９），（２１），（２２），（２３）式がそのまま適用できる。すなわち、これらの式中に出てくる抵抗値は実施例２でもＲａｂのままとなる。すなわち、Ｈ接続点の動作を記述する式における時定数ＣＲａｂｏｎがＬ接続点に対する時定数ＣＲａｂより小さくなるので、Ｈ接続点の電位はＬ接続点の電位より速く変化することになる。その様子を図９に示す。
図９は、図６と同様に、ラッチ回路３０の出力ＳＨがＨレベルであり、dv/dtノイズの大きさを示す定数ｋが大きい場合の、第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位変化を示す図である。定数ｋが大きい、すなわちdv/dtノイズが大きいため、第１接続点Ｖｓｅｔｂ，第２接続点Ｖｒｓｔｂの電位は両者とも閾値電圧Ｖｔｈ以下になる。このとき、上述のように時定数の違いから、Ｈ接続点に対応する（Ｖｓｅｔｂ−Ｖｓｗ）の方がＬ接続点に対応する（Ｖｒｓｔｂ−Ｖｓｗ）より速く変化するため、両者の電位が立ち上がるときにそれぞれ閾値電圧Ｖｔｈと等しくなる時間の時間差が大きくなって最後はラッチ回路３０が元の値を保つようにセットもしくはリセットされるので、dv/dtノイズに対する誤動作防止をより確実にすることができる。なお、ラッチ回路３０の出力ＳＨがＬレベルの場合については、（Ｖｓｅｔｂ−Ｖｓｗ）と（Ｖｒｓｔｂ−Ｖｓｗ）が入れ替わるだけであるので、説明は省略する。
図１，７に示す実施例１，実施例２のレベルシフト回路において、抵抗Ｒ４，Ｒ５のうちＬ接続点に接続されている抵抗は、抵抗Ｒ１もしくはＲ２とともに電源ラインＶｂおよび接続点Ｖｓｗ間に接続される直列回路を構成して、常に電流が流れる状態となる。dv/dtノイズが発生したときには第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位をできるだけ速く元の状態に戻す必要があるが、そのためには抵抗Ｒ１〜４の抵抗値を小さくしておく必要がある。しかしながら、抵抗Ｒ１〜４の抵抗値を小さくすると、これらの抵抗を介して電源ラインＶｂ・接続点Ｖｓｗ間に流れる電流が増加してしまい、消費電流の増加が問題になることがある。実施例３のレベルシフト回路はこの消費電流の増加に対処するものである。
図１０に、本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第３の実施例を示す。図１，７と共通する部位には同じ符号を付し、詳細な説明は省略する。図１０に示すハーフブリッジ回路は、第１の抵抗回路を抵抗Ｒ１とＲ６の直列回路で構成し、第２の抵抗回路を抵抗Ｒ２とＲ７の直列回路で構成している。抵抗Ｒ１，Ｒ２に対しＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がそれぞれ並列に接続され、インバータＩＮＶ６，ＩＮＶ５の出力端子がそれぞれＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のゲート端子に接続されている。ＰチャネルＭＯＳトランジスタＭＰ５は、ソース端子が電源ラインＶｂに接続され、ドレイン端子が第１接続点Ｖｓｅｔｂに接続され、ゲート端子が第２接続点Ｖｒｓｔｂおよび抵抗Ｒ５を介してインバータＩＮＶ６の出力端子に接続されている。ＰチャネルＭＯＳトランジスタＭＰ６は、ソース端子が電源ラインＶｂに接続され、ドレイン端子が第２接続点Ｖｒｓｔｂに接続され、ゲート端子が第１接続点Ｖｓｅｔｂおよび抵抗Ｒ４を介してインバータＩＮＶ５の出力端子に接続されている。本実施例では、実施例２とは異なり、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４のゲートは抵抗を介さずインバータＩＮＶ６，ＩＮＶ５に直接接続されている。本実施例では、インバータＩＮＶ５，ＩＮＶ６、抵抗Ｒ４〜Ｒ７およびＰチャネルＭＯＳトランジスタＭＰ３〜ＭＰ６がフィードバック回路を構成している。 図１１により、本実施例のレベルシフト回路の動作について説明する。図１１は、ラッチ回路３０がリセットされてその出力ＳＨがＬレベルとなっているときの、すなわち、インバータＩＮＶ５の出力がＨレベルで第１接続点ＶｓｅｔｂがＨ接続点であり、インバータＩＮＶ６の出力がＬレベルで第２接続点ＶｒｓｔｂがＬ接続点である場合の、第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位を決定する部分の等価回路である。
図１１において破線で示す抵抗Ｒ１およびＰチャネルＭＯＳトランジスタＭＰ４，ＭＰ６は、無視してよい素子である。すなわち、抵抗Ｒ１については、ＰチャネルＭＯＳトランジスタＭＰ３のゲート電位が電位Ｖｓｗ（Ｌレベル）となっていてＰチャネルＭＯＳトランジスタＭＰ３が完全にオンしているため、抵抗Ｒ１の両端が短絡されている状態となっている。また、ＰチャネルＭＯＳトランジスタＭＰ４，ＭＰ６については、そのゲート電位が電位Ｖｂ（Ｈレベル）になっているため完全にオフしていて、存在しないと同様の状態になっている。
パルス信号ＰＯＮ，ＰＯＦＦがＬレベルでＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフしているものとして（特に断りのない限り、以下同様。）、図１１の回路状態について説明する。第１接続点Ｖｓｅｔｂに接続されている素子は全て電位Ｖｂにプルアップするものであるから、第１接続点Ｖｓｅｔｂの電位はＶｂとなっている。すなわち、第１接続点ＶｓｅｔｂはＨ接続点になっている。第１接続点ＶｓｅｔｂがＨレベルとなっているため、ＰチャネルＭＯＳトランジスタＭＰ６はオフしている。これより、第２接続点Ｖｒｓｔｂと電位Ｖｓｗの電位差は、電位Ｖｂと電位Ｖｓｗの電位差を抵抗Ｒ２とＲ７の直列回路と抵抗Ｒ５とで分圧したものになっている。第２接続点Ｖｒｓｔｂの電位がＰチャネルＭＯＳトランジスタＭＰ５のゲート端子に入力されているため、ＰチャネルＭＯＳトランジスタＭＰ５のソース・ドレイン間は有限の抵抗値のオン抵抗を有することになり、第１接続点Ｖｓｅｔｂはこのオン抵抗と抵抗Ｒ６の並列抵抗により電位Ｖｂにプルアップされている状態となっている。
抵抗を介して電位Ｖｂから電位Ｖｓｗに流れる電流Ｉｌｅａｋの大きさについて、実施例２と実施例３について比較する。まず、実施例２において、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧との兼ね合いでＲ１＝Ｒ２＝１０ｋΩ，Ｒ４＝Ｒ５＝４５ｋΩとする。また、Ｖｂ−Ｖｓｗ＝１０Ｖとする。実施例３に関する上記の説明と同様に、第２接続点ＶｒｓｔｂがＬ接続点であるとすると、電流Ｉｌｅａｋの大きさは、１０／（１０，０００＋４５，０００）＝０．１８１Ａ＝１８１ｍＡとなる。
実施例３において、Ｈ接続点である第１接続点Ｖｓｅｔｂを電位Ｖｂにプルアップするメインの抵抗である抵抗Ｒ６の抵抗値を、実施例２の抵抗Ｒ１（これも第１接続点Ｖｓｅｔｂを電位Ｖｂにプルアップするメインの抵抗であり、過渡特性を支配する。）と同じ１０ｋΩとする。一方、ＰチャネルＭＯＳトランジスタＭＰ５，ＭＰ６の閾値電圧との兼ね合いで決めるべきは、抵抗Ｒ２，Ｒ７の直列抵抗と抵抗Ｒ５の抵抗の比であるので、抵抗Ｒ７の抵抗値が決められていても（パルス信号ＰＯＮ，ＰＯＦＦに対し、両者同じ応答が得られるように、抵抗７の抵抗値は抵抗Ｒ６の抵抗値と同じにする。）、抵抗Ｒ２とＲ５の抵抗値を調整することにより、電流Ｉｌｅａｋを決める抵抗Ｒ２，Ｒ７およびＲ４の直列抵抗の抵抗値を大きくすることができる。（実施例２のＲ２：Ｒ５）＝１０：４５＝（実施例３の（Ｒ２＋Ｒ７）：Ｒ５）とし、電位Ｖｂと電位Ｖｓｗ間の抵抗値を実施例２の１０倍とすると、Ｒ２＝９０ｋΩ，Ｒ５＝４５０ｋΩが得られる。この場合、電流Ｉｌｅａｋ＝１８．１ｍＡとなり、大幅に消費電流を減少させることができる。
この状態で、dv/dtノイズが発生したときの過渡応答について考える。dv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂのモデルは図８と同じであり、その挙動はその図８のモデルに対する解析結果に従う。また、dv/dtノイズが発生したときの第２接続点Ｖｒｓｔｂのモデルは図３と同じであり、その挙動は図３のモデルに対する解析結果に従う。
図３のモデルに対するdv/dtノイズの挙動を示す（２７）式，（３１）式において、合成抵抗Ｒａｂを決める抵抗Ｒａ，Ｒｂの値がそれぞれ実施例２の１０倍となっているから（実施例２におけるＲａはＲ２であり、実施例３におけるＲａはＲ２＋Ｒ７である。また、Ｒｂは実施例２，３ともＲ５である。）、合成抵抗Ｒａｂの値も１０倍となり、時定数も１０倍となる。従い、ラッチ回路３０がリセット状態にあるときにdv/dtノイズが発生すると、実施例３の第２接続点Ｖｒｓｔｂの過渡特性は実施例２の場合よりゆっくりしたものになる。
これに対し、図８のモデルについては、合成抵抗Ｒａｂｏｎを決める抵抗Ｒａ，Ｒｂ，Ｒｏｎの値のうち、Ｒａ（１０ｋΩ），Ｒｏｎ（ＰチャネルＭＯＳトランジスタのオン抵抗）の２つが同じもしくはほぼ同じであり、抵抗Ｒｂはこれらより大きい値なので、３つの抵抗を並列接続した合成抵抗Ｒａｂｏｎの大きさは実施例２，３でほぼ等しい。これより、ラッチ回路３０がリセット状態にあるときにdv/dtノイズが発生するときの第１接続点Ｖｓｅｔｂの過渡特性は、実施例２と実施例３とでほぼ同等となることが分かる。従い、ラッチ回路３０がリセット状態にあるときにdv/dtノイズが発生すると、実施例１，２に比べ、第２接続点Ｖｒｓｔｂの応答がよりゆっくりになる。すなわち第１接続点Ｖｓｅｔｂに対しより長くＬレベルを保つため、実施例１，２よりリセット状態を保持しやすいものにもなっている。
ラッチ回路３０がセットされてその出力ＳＨがＨレベルとなっているときの、すなわち、インバータＩＮＶ５の出力がＬレベルで第１接続点ＶｓｅｔｂがＬ接続点であり、インバータＩＮＶ６の出力がＨレベルで第２接続点ＶｒｓｔｂがＨ接続点である場合の説明も上記と同様であるので、詳細な説明は省略する。この場合、dv/dtノイズが発生すると、第１接続点Ｖｓｅｔｂが、第２接続点Ｖｒｓｔｂに対しより長くＬレベルを保つため、実施例１，２よりセット状態を保持しやすいものにもなっている。
上記より、本実施例３は、消費電流が少なく、ラッチ回路３０の状態を保ちやすいものになっていることがわかる。
図１２に本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第４の実施例を示す。図１２に示す第４の実施例は、図１０に示す実施例３の変形例であり、抵抗Ｒ１およびＰチャネルＭＯＳトランジスタＭＰ３の並列回路と抵抗Ｒ６との接続関係、並びに、抵抗Ｒ２およびＰチャネルＭＯＳトランジスタＭＰ４の並列回路と抵抗Ｒ７との接続関係を逆転させたものである。また、図１３は、ラッチ回路３０がリセットされてその出力ＳＨがＬレベルとなっているときの、第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位を決定する部分の等価回路である。
図１３は図１１と実質等しいものになっていて、これからも分かるように、図１２の回路の機能・動作は図１０のものと同じなので、本実施例４に関する詳細な説明は省略する。
第３，第４の実施例において、入力信号ＰＯＮ＝ＨとＰＯＦＦ＝Ｈが入力されたときの、接続点Ｖｓｗに対する第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位差（Ｖｓｅｔｂ−Ｖｓｗ），（Ｖｒｓｔｂ−Ｖｓｗ）の応答を図１４に示す。dv/dtノイズではないので、入力信号ＰＯＮ，ＰＯＦＦが同時にＨレベルになることはない。入力信号ＰＯＮ＝Ｈが入力されると第１接続点ＶｓｅｔｂがＬ接続点になり、入力信号ＰＯＦＦ＝Ｈが入力されると第２接続点ＶｒｓｔｂがＬ接続点になる。Ｌ接続点の動作モデルは、実施例３におけるdv/dtノイズに関する説明と同様に図３と同じであり、Ｌ接続点の挙動は図３のモデルに対する解析結果に従う。実施例３において説明したように、図３のモデルにおける抵抗Ｒａ，Ｒｂは、Ｒａ＝Ｒ１＋Ｒ６，Ｒｂ＝Ｒ４（第１接続点ＶｓｅｔｂがＬ接続点の場合）もしくはＲａ＝Ｒ２＋Ｒ７，Ｒｂ＝Ｒ５（第２接続点ＶｒｓｔｂがＬ接続点の場合）となる。ここで、抵抗Ｒ１，Ｒ２，Ｒ４〜Ｒ７の抵抗値を実施例３で説明したものと同じとすると、Ｌ接続点の応答を定める時定数は実施例２の１０倍となる。
実施例３，４においては、抵抗値Ｒ５，Ｒ６の抵抗値の大きさを抑えることによりＨ接続点の応答の速さを保ちつつ、抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５の抵抗値を大きくすることにより消費電流を小さくすることができる。しかしながら、抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５の抵抗値を大きくすればするほどＬ接続点の応答が遅くなるので、高速動作が必要な用途には適さなくなってくる。また、図１４にも示すように、Ｌ接続点の電位は、第１接続点Ｖｓｅｔｂもしくは第２接続点Ｖｒｓｔｂが入力される次段回路の電源（Ｖｂ（Ｈ）とＶｓｗ（Ｌ））に対し中間電位となるため、分圧比（Ｒ４／（Ｒ４＋Ｒ１＋Ｒ６）、Ｒ５／（Ｒ５＋Ｒ２＋Ｒ７））の設定によっては、次段回路にリーク電流（貫通電流）が流れる可能性がある。
これらの点を改良したのが、図１５に示す本発明に係るレベルシフト回路を用いたハーフブリッジ回路の第５の実施例である。図１５において、図１，７，１０，１２と共通する部位には同じ符号を付し、詳細な説明は省略する。図１５に示すハーフブリッジ回路は、第１の抵抗回路を抵抗Ｒ１で構成し、第２の抵抗回路を抵抗Ｒ２で構成している。抵抗Ｒ１，Ｒ２に対しＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がそれぞれ並列に接続されている。インバータＩＮＶ５の出力端子は、直列に接続された抵抗Ｒ８，Ｒ９を介して第１接続点Ｖｓｅｔｂに接続されている。インバータＩＮＶ６の出力端子は、直列に接続された抵抗Ｒ１０，Ｒ１１を介して第２接続点Ｖｒｓｔｂに接続されている。また、抵抗Ｒ８，Ｒ９の接続点はＰチャネルＭＯＳトランジスタＭＰ４のゲート端子に接続され、抵抗Ｒ１０，Ｒ１１の接続点はＰチャネルＭＯＳトランジスタＭＰ３のゲート端子に接続されている。本実施例では、インバータＩＮＶ５，ＩＮＶ６、抵抗Ｒ８〜Ｒ１１およびＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４がフィードバック回路を構成している。図１６により、本実施例のレベルシフト回路の動作について説明する。図１６は、ラッチ回路３０がリセットされてその出力ＳＨがＬレベルとなっているときの、すなわち、インバータＩＮＶ５の出力がＨレベルでインバータＩＮＶ６の出力がＬレベルである場合の、第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位を決定する部分の等価回路である。
ここでも入力信号ＰＯＮ，ＰＯＦＦがＬレベルでＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフしているものとして、図１１の回路状態について説明する。まず、第１接続点Ｖｓｅｔｂに接続されている素子は全て電位Ｖｂにプルアップするものであるから、その電位はＶｂとなっている。すなわち、第１接続点ＶｓｅｔｂはＨ接続点になっている。このため、図１６において破線で示すＰチャネルＭＯＳトランジスタＭＰ４は、無視してよい素子である。すなわち、第１接続点Ｖｓｅｔｂの電位がＶｂ（Ｈレベル）となっているから、ＰチャネルＭＯＳトランジスタＭＰ４のゲート電位も電位Ｖｂ（Ｈレベル）になっていて、ＰチャネルＭＯＳトランジスタＭＰ４は完全にオフして存在しないと同様の状態になっているからである。
ＰチャネルＭＯＳトランジスタＭＰ４がオフしているため、第２接続点Ｖｒｓｔｂと電位Ｖｓｗの電位差は、電位Ｖｂと電位Ｖｓｗの電位差を抵抗Ｒ２と抵抗Ｒ１１、Ｒ１０の直列回路とで分圧したものになっている。後述のように、分圧比（Ｒ１１＋Ｒ１０）／（Ｒ２＋Ｒ１１＋Ｒ１０）は１に近い値に設定されるので、第２接続点Ｖｒｓｔｂの電位は電位Ｖｂにほぼ等しくなる。このため、第２接続点Ｖｒｓｔｂの電位が入力される次段回路においてリーク電流が発生する虞がない。なお、第２接続点Ｖｒｓｔｂの電位は電位Ｖｂに近いものの、電位Ｖｂより低いので、第２接続点ＶｒｓｔｂがＬ接続点となる。ＰチャネルＭＯＳトランジスタＭＰ３のゲート電位となる抵抗Ｒ１０とＲ１１との接続点の電位と電位Ｖｓｗとの電位差は、電位Ｖｂと電位Ｖｓｗの電位差を抵抗Ｒ２とＲ１１の直列回路と抵抗Ｒ１０とで分圧したものになっている。そのため、ＰチャネルＭＯＳトランジスタＭＰ３のソース・ドレイン間は有限の抵抗値のオン抵抗を有することになり、第１接続点Ｖｓｅｔｂはこのオン抵抗，抵抗Ｒ１および抵抗Ｒ８，Ｒ９の直列回路からなる並列抵抗により電位Ｖｂにプルアップされている状態となっている。
抵抗を介して電位Ｖｂから電位Ｖｓｗに流れる電流Ｉｌｅａｋの大きさについて、実施例２と実施例５について比較する。まず、実施例２において、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧との兼ね合いでＲ１＝Ｒ２＝１０ｋΩ，Ｒ４＝Ｒ５＝４５ｋΩとする。また、Ｖｂ−Ｖｓｗ＝１０Ｖとする。実施例５に関する上記の説明と同様に、第２接続点ＶｒｓｔｂがＬ接続点であるとすると、電流Ｉｌｅａｋの大きさは、１０／（１０，０００＋４５，０００）＝０．１８１Ａ＝１８１ｍＡとなる。
実施例５において、まず抵抗Ｒ１，Ｒ２の値を実施例２の抵抗Ｒ１，Ｒ２と同じ１０ｋΩとする。一方、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧との兼ね合いで決めるべきは、抵抗Ｒ２，Ｒ１１の直列抵抗と抵抗Ｒ１０の抵抗の比、もしくは抵抗Ｒ１，Ｒ９の直列抵抗と抵抗Ｒ８の抵抗の比であるので、抵抗Ｒ１，Ｒ２の抵抗値が決められていても、抵抗Ｒ８〜Ｒ１１の抵抗値を調整することにより、電流Ｉｌｅａｋを決める抵抗Ｒ２，Ｒ１１およびＲ１０の直列抵抗並びに抵抗Ｒ１，Ｒ７およびＲ８の直列抵抗の抵抗値を大きくすることができる。（実施例２のＲ２：Ｒ５）＝１０：４５＝（実施例５の（Ｒ２＋Ｒ１１）：Ｒ１０）とし、電位Ｖｂと電位Ｖｓｗ間の抵抗値を実施例２の１０倍とすると、Ｒ１１＝９０ｋΩ，Ｒ１０＝４５０ｋΩが得られる。同様に、Ｒ９＝９０ｋΩ，Ｒ８＝４５０ｋΩが得られる。この場合、電流Ｉｌｅａｋ＝１８．１ｍＡとなり、大幅に消費電流を減少させることができる。また、このときの分圧比（Ｒ１１＋Ｒ１０）／（Ｒ２＋Ｒ１１＋Ｒ１０）は０．９８となり、上述のように１に近い値となる。
この状態で、dv/dtノイズが発生したときの過渡応答について図１７により説明する。dv/dtノイズが発生したときの第１接続点Ｖｓｅｔｂのモデルは図８と同じであり、その挙動は図８のモデルに対する解析結果に従う。また、dv/dtノイズが発生したときの第２接続点Ｖｒｓｔｂのモデルは図３と同じであり、その挙動は図３のモデルに対する解析結果に従う。
図３のモデルに対するdv/dtノイズの挙動を示す（２７），（３１）式において、合成抵抗Ｒａｂを決める抵抗Ｒａは実施例２と同じＲ２＝１０ｋΩである。また、ＲｂはＲ１０＋Ｒ１１＝５４０ｋΩとなる。Ｒａ＜＜Ｒｂなので合成抵抗Ｒａｂの値はほぼＲａに等しく（正確には９．８ｋΩ）となり、時定数も実施例２のものにほぼ等しくなる。
これに対し、図８のモデルについては、合成抵抗Ｒａｂｏｎを決める抵抗Ｒａ，Ｒｂ，Ｒｏｎの値のうち、Ｒａ（Ｒ１＝１０ｋΩ），Ｒｏｎ（ＰチャネルＭＯＳトランジスタのオン抵抗）の２つが同じもしくはほぼ同じであり、抵抗Ｒｂはこれらより大きい値（Ｒ８＋Ｒ９＝５４０ｋΩ）なので、３つの抵抗を並列接続した合成抵抗Ｒａｂｏｎの大きさは実施例２，５でほぼ等しい。これより、ラッチ回路３０がリセット状態にあるときにdv/dtノイズが発生するときの、本実施例の第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの過渡特性は実施例２のものに近く、第２接続点Ｖｒｓｔｂの方がより長く低電圧の状態を保つ。このため、ラッチ回路３０がリセット状態にあるときにdv/dtノイズが発生すると、ラッチ回路３０はリセット状態を保つようになる。
ラッチ回路３０がセットされてその出力がＨレベルとなっているときの、すなわち、インバータＩＮＶ５の出力がＬレベルでインバータＩＮＶ６の出力がＨレベルである場合の動作も同様であるので、詳細な説明は省略するが、ラッチ回路３０がセット状態にあるときにdv/dtノイズが発生すると、第１接続点Ｖｓｅｔｂの方がより長く低電圧の状態を保ち、ラッチ回路３０はセット状態を保つようになる。
また、実施例５において、入力信号ＰＯＮ＝ＨとＰＯＦＦ＝Ｈが入力されたときの、接続点Ｖｓｗに対する第１接続点Ｖｓｅｔｂおよび第２接続点Ｖｒｓｔｂの電位差（Ｖｓｅｔｂ−Ｖｓｗ），（Ｖｒｓｔｂ−Ｖｓｗ）の応答を図１８に示す。図１４に示す第３，第４の実施例のものよりはるかに応答性がよくなっていて、高速動作に適したものになっている。
本実施例によれば、dv/dtノイズによる誤動作を実施例２と同様に対策できるとともに、消費電流を実施例２のものより大幅に減少させることができる。また、実施例３，４のように、消費電流を削減するほどＬ接続点の応答が遅くなることもなく、高速動作に適したものになっている。さらに、Ｌ接続点の電位が、第１接続点Ｖｓｅｔｂもしくは第２接続点Ｖｒｓｔｂが入力される次段回路の電源（Ｖｂ（Ｈ）とＶｓｗ（Ｌ））に対し中間電位となって、次段回路にリーク電流（貫通電流）が流れることもない。
表２，３に、電圧（Ｖｂ−Ｖｓｗ）を１０Ｖとしたときの抵抗Ｒ１，Ｒ２，Ｒ８〜Ｒ１１による消費電流、およびdv/dtノイズに対する誤動作耐量を決める抵抗比（（Ｒ１＋Ｒ９）：Ｒ８、および（Ｒ２＋Ｒ１１）：Ｒ１０）に対する要求仕様に対し、算出された各抵抗の抵抗値を示す。表２は抵抗比を１０：４５としたときのものであり、表３は抵抗比を５：５０としたときのものである。
Figure 0005402852
Figure 0005402852
１０，１１０ 高電位側駆動回路
２０ 伝達回路
３０ ラッチ回路
１００ 出力回路
１２０ 低電位側駆動回路
Ｃ コンデンサ
Ｃｄｓ１，Ｃｄｓ２ 寄生容量
Ｄ１，Ｄ２ ダイオード
ＤＲＶＨ，ＤＲＶＬ 駆動素子
Ｅ１ 電源またはその電圧
Ｅ２，Ｅｉｎ 電源
ＦＦ フリップフロップ
ＩＮＶ１〜ＩＮＶ６ インバータ（反転素子）
ＭＮ１〜ＭＮ４ ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ６ ＰチャネルＭＯＳトランジスタ
ＰＯＮ，ＰＯＦＦ レベルシフト回路への入力信号
Ｒ，Ｒ１〜Ｒ１１，Ｒａ，Ｒｂ 抵抗
ＲＬ 負荷
ＳＷＨ，ＳＷＬ スイッチング素子
Ｖｂ 電源ラインもしくはその電位
Ｖｓｗ 接続点もしくはその電位
Ｖｓｅｔｂ 第１接続点もしくはその電位
Ｖｒｓｔｂ 第２接続点もしくはその電位

Claims (22)

  1. １次側の電位系からの入力信号を、前記１次側の電位系とは異なる２次側電位系で動作する系に伝達するレベルシフト回路であって、
    前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に接続された第１の抵抗回路および第１のスイッチ素子を備える第１の直列回路と、
    前記２次側電位系の高電位側電源電位と前記１次側電位系の低電位側電源電位との間に接続された第２の抵抗回路および第２のスイッチ素子を備える第２の直列回路と、
    前記２次側電位系で動作し、前記第１の直列回路の前記第１の抵抗回路と前記第１のスイッチ素子との接続点である第１接続点の電位を第１の入力とし、前記第２の直列回路の前記第２の抵抗回路と前記第２のスイッチ素子との接続点である第２接続点の電位を第２の入力とする伝達回路と、
    前記２次側電位系で動作し前記伝達回路の出力が入力される記憶素子と、
    前記記憶素子の出力に応じて、前記第１接続点と前記第２接続点の一方を前記２次側電位系の高電位側電源電位にプルアップするとともに他方を前記２次側電位系の低電位側電源電位にプルダウンするフィードバック回路と、
    を有し、
    前記第１および前記第２のスイッチ素子には、前記第１および前記第２のスイッチ素子のオンオフを制御する前記１次側の電位系の信号がそれぞれ入力され、前記第１および前記第２のスイッチのいずれか一方のみがオンすると前記伝達回路は前記第１の入力および前記第２の入力に基づき決定される信号を前記記憶素子に伝達し、前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路は前記第１の入力および第２の入力に基づき決定される信号を前記記憶素子に伝達しないことを特徴とするレベルシフト回路。
  2. 前記第１の抵抗回路は第１の抵抗からなり、
    前記第２の抵抗回路は第２の抵抗からなり、
    前記フィードバック回路は、一端が前記第１接続点に接続され他端に前記記憶素子の反転信号が印加される第３の抵抗と、一端が前記第２接続点に接続され他端に前記記憶素子の正転信号が印加される第４の抵抗からなることを特徴とする請求項１に記載のレベルシフト回路。
  3. 前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする請求項２に記載のレベルシフト回路。
  4. 前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、
    前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記第２接続点が前記反転素子の入力端子に接続され、
    前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする請求項３に記載のレベルシフト回路。
  5. 前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする請求項４に記載のレベルシフト回路。
  6. 前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする請求項５に記載のレベルシフト回路。
  7. 前記第１の抵抗に並列に接続された第３のＰチャネルＭＯＳトランジスタと、前記第２の抵抗に並列に接続された第４のＰチャネルＭＯＳトランジスタと、をさらに有し、
    前記第３のＰチャネルＭＯＳトランジスタのゲートが前記第２の抵抗と前記第４の抵抗の接続点に接続され、前記第４のＰチャネルＭＯＳトランジスタのゲートが前記第１の抵抗と前記第３の抵抗の接続点に接続されていることを特徴とする請求項２に記載のレベルシフト回路。
  8. 前記記憶素子の反転信号が前記２次側電位系の低電位側電源電位であるとともに前記第１のスイッチ素子がオフしているときの前記第１接続点の電位が、前記２次側電位系の高電位側電源電位から前記第４のＰチャネルＭＯＳトランジスタの閾値電圧を差し引いた電位と、前記２次側電位系の低電位側電源電位に前記第１接続点電位に対する前記伝達回路の閾値電圧を加算した電位との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比を定め、
    前記記憶素子の正転信号が前記２次側電位系の低電位側電源電位であるとともに前記第２のスイッチ素子がオフしているときの前記第２接続点の電位が、前記２次側電位系の高電位側電源電位から前記第３のＰチャネルＭＯＳトランジスタの閾値電圧を差し引いた電位と、前記２次側電位系の低電位側電源電位に前記第２接続点電位に対する前記伝達回路の閾値電圧を加算した電位との間にあるよう、前記第１の抵抗と前記第３の抵抗の分圧比を定めたことを特徴とする請求項７に記載のレベルシフト回路。
  9. 前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする請求項７に記載のレベルシフト回路。
  10. 前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、
    前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記第２接続点が前記反転素子の入力端子に接続され、
    前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする請求項９に記載のレベルシフト回路。
  11. 前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする請求項１０に記載のレベルシフト回路。
  12. 前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする請求項１１に記載のレベルシフト回路。
  13. 前記第１の抵抗回路は直列接続された第１の抵抗および第５の抵抗からなり、
    前記第２の抵抗回路は直列接続された第２の抵抗および第６の抵抗からなり、
    前記フィードバック回路は、前記第１の抵抗に並列に接続された第３のＰチャネルＭＯＳトランジスタと、前記第２の抵抗に並列に接続された第４のＰチャネルＭＯＳトランジスタと、前記２次側電位系の高電位側電源電位と前記第１接続点の間に接続された第５のＰチャネルＭＯＳトランジスタと、前記２次側電位系の高電位側電源電位と前記第２接続点の間に接続された第６のＰチャネルＭＯＳトランジスタと、一端が前記第２接続点および前記第５のＰチャネルＭＯＳトランジスタのゲートに接続され他端が前記第３のＰチャネルＭＯＳトランジスタのゲートに接続される第７の抵抗と、一端が前記第１接続点および前記第６のＰチャネルＭＯＳトランジスタのゲートに接続され他端が前記第４のＰチャネルＭＯＳトランジスタのゲートに接続される第８の抵抗と、を有し、
    前記第７の抵抗の他端に前記記憶素子の正転信号が印加され、
    前記第８の抵抗の他端に前記記憶素子の反転信号が印加されることを特徴とする請求項１に記載のレベルシフト回路。
  14. 前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする請求項１３に記載のレベルシフト回路。
  15. 前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、
    前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記第２接続点が前記反転素子の入力端子に接続され、
    前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする請求項１４に記載のレベルシフト回路。
  16. 前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする請求項１５に記載のレベルシフト回路。
  17. 前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする請求項１６に記載のレベルシフト回路。
  18. 前記第１の抵抗回路は第１の抵抗からなり、
    前記第２の抵抗回路は第２の抵抗からなり、
    前記フィードバック回路は、直列接続された第９の抵抗および第１０の抵抗からなる第１の直列抵抗回路と、直列接続された第１１の抵抗および第１２の抵抗からなる第２の直列抵抗回路を有し、
    前記第１の直列抵抗回路の一端は前記第１接続点に接続され、
    前記第２の直列抵抗回路の一端は前記第２接続点に接続され、
    前記第９の抵抗と第１０の抵抗との接続点が前記第４のＰチャネルＭＯＳトランジスタのゲートに接続され、
    前記第１１の抵抗と第１２の抵抗との接続点が前記第３のＰチャネルＭＯＳトランジスタのゲートに接続され、
    前記第１の直列抵抗回路の他端に前記記憶素子の反転信号が印加され、
    前記第２の直列抵抗回路の他端に前記記憶素子の正転信号が印加されることを特徴とする請求項１に記載のレベルシフト回路。
  19. 前記伝達回路の前記第１の入力および前記第２の入力が前記第１および前記第２のスイッチが同時にオンするときもしくはそれと同等の状態になると前記伝達回路はその出力を高インピーダンスとすることを特徴とする請求項１８に記載のレベルシフト回路。
  20. 前記伝達回路は、反転素子と、第１および第２のＰチャネルＭＯＳトランジスタが直列に接続されたＰチャネルＭＯＳトランジスタ直列回路と、第１および第２のＮチャネルＭＯＳトランジスタが直列に接続されたＮチャネルＭＯＳトランジスタ直列回路と、を有し、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路は前記２次側電位系の高電位側電源電位と低電位側電源電位の間に直列に接続されていて、
    前記第１接続点が前記第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記第２接続点が前記反転素子の入力端子に接続され、
    前記反転素子の出力端子が前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのゲートに接続され、
    前記ＰチャネルＭＯＳトランジスタ直列回路と前記ＮチャネルＭＯＳトランジスタ直列回路の接続点が前記記憶素子のデータ入力端子に接続されていることを特徴とする請求項１９に記載のレベルシフト回路。
  21. 前記記憶素子は、入出力間に抵抗が接続されたバッファ回路からなることを特徴とする請求項２０に記載のレベルシフト回路。
  22. 前記バッファ回路は直列に接続された２つの反転素子からなることを特徴とする請求項２１に記載のレベルシフト回路。
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