JP7295787B2 - ゲート駆動回路用電源回路 - Google Patents

Description

本発明は、ゲート駆動回路用電源回路に係り、特に、スイッチングレギュレータ等におけるスイッチングトランジスタのゲート駆動回路の電源供給を行う電源回路の動作効率、動作特性の向上等を図ったものに関する。

自動車のバッテリーを電源として駆動されるスイッチング電源ＩＣ等のＩＣ製品は、一般に５Ｖ～４０Ｖ程度の電源電圧下で動作することが求められる。
このため、この種の製品におけるゲート駆動回路は、その内部に、５～１０Ｖの電圧を出力する内部電源回路を設け、この電圧を、外付け又は内蔵される素子サイズの大きなトランジスタのゲート駆動を行うインバータの電源として供給する構成が採られることが多い。

図５には、従来のゲート駆動回路とその電源回路の構成例が示されており、以下、同図を参照しつつ、この従来回路について概説する。なお、この種の従来回路としては、例えば、特許文献１等に開示されたものなどが知られている。
外付けのＮチャンネルＭＯＳ電界効果トランジスタ（以下、「ＮｃｈＭＯＳＦＥＴ」と称する）であるスイッチングトランジスタＭＮ_ＥＸＴは、インバータ部第１及び第２のトランジスタＩＮＶＭＰ１，ＩＮＶＭＮ１を用いたインバータ回路を中心に構成されたゲート駆動回路１０１Ａにより、ゲート駆動されるものとなっている。

インバータ部第１のトランジスタＩＮＶＭＰ１には、ＰチャンネルＭＯＳ電界効果トランジスタ（以下、「ＰｃｈＭＯＳＦＥＴ」と称する）が、インバータ部第２のトランジスタＩＮＶＭＮ１には、ＮｃｈＭＯＳＦＥＴが、それぞれ用いられており、ＮＯＴ回路ＩＮＶ１を介して入力された制御信号に応じて、オン、オフされることで、スイッチングトランジスタＭＮ_ＥＸＴのゲート駆動が行われる。

また、電源回路用第１のトランジスタＭＰ１、電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２を中心にした内部電源回路１０２Ａが構成されており、ゲート駆動回路１０１Ａへ電源電圧を供給するものとなっている。
この従来回路においては、電源回路用第１のトランジスタＭＰ１にはＰｃｈＭＯＳＦＥＴが、電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２にはＮｃｈＭＯＳＦＥＴが、それぞれ用いられている。

この内部電源回路１０２Ａにおいては、ソースフォロアの電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２のソース間に抵抗器Ｒが接続されており、その各々の接続点であるノードＲｅｇ１，Ｒｅｇ２が内部電源回路１０２Ａの電圧を出力する出力端子に相当するものとなっている。
電源回路用第２のトランジスタＭＮ１、電源回路用第３のトランジスタＭＮ２によってそれぞれ生成され、ノードＲｅｇ１，Ｒｅｇ２にそれぞれ得られ出力される電圧は同一である。

内部電源回路１０２Ａがこのような構成を採るのは、外付けのスイッチングトランジスタＭＮ_ＥＸＴをオンさせる際に、そのゲート容量をチャージするために瞬間的に数Ａ程度の電流が流れ、ノードＲｅｇ２の電圧が瞬間的に大きく低下するためである。
ノードＲｅｇ１とノードＲｅｇ２が短絡されている場合、インバータ部第１及び第２のトランジスタＩＮＶＭＰ１，ＩＮＶＭＮ１のゲートを駆動する前段のＮＯＴ回路ＩＮＶ１の電圧も低下して、その出力電圧が不安定となる。

これに対して、図５に示されたように抵抗器Ｒによって２つのノードＲｅｇ１，Ｒｅｇ２を分離することによって、ＮＯＴ回路ＩＮＶ１の電源電圧の低下を抑え、その出力電圧を安定させることとなる。
また、定電圧源ＶＲＥＦは、一般には、例えば、図７に一例が示されたように、定電流源Ｉ３とツェナーダイオードＤｚ１とを用いて構成される場合があるが、このように構成された電圧源から電流をシンク又はソースすると、定電圧源ＶＲＥＦの出力電圧も変化し易くなる。

この為、定電圧源ＶＲＥＦには、電源回路用第１のトランジスタＭＰ１のゲートが接続され、そのソースは電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２のゲートに接続された構成となっている。
例えば、電源電圧ＶＤＤが急激に増加した場合、電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２のドレイン・ゲート間の寄生容量を介して、電流がドレインからゲートに流れ、ゲート電圧を引き上げようとする。

ところが、電源回路用第１のトランジスタＭＰ１があることで、この素子のゲート・ソース間電圧Ｖｇｓが増加して、寄生容量からの電流をグランドに流すことになるため、電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２のゲート電圧変動が抑圧されることとなる。

この場合、ノードＲｅｇ１の出力電圧ＶReg１は、下記する式１の如くとなる。

ＶReg１＝ＶＲＥＦ＋｜Ｖgsmp１｜－｜Ｖgsmn１｜・・・式１

ここで、ＶＲＥＦは定電圧源ＶＲＥＦの出力電圧、Ｖgsmp１は電源回路用第１のトランジスタＭＰ１のゲート・ソース間電圧、Ｖgsmn１は電源回路用第２のトランジスタＭＮ１のゲート・ソース間電圧であるとする。

なお、電源回路用第２のトランジスタＭＮ１及び電源回路用第３のトランジスタＭＮ２が同一の閾値電圧Ｖｔｈを有する素子を用いた場合、ノードＲｅｇ２の電圧ＶReg２もほぼ同一の電圧となる。
このような従来回路において、外付けのスイッチングトランジスタのゲート容量が大きい場合、このスイッチングトランジスタをオンさせる際に、インバータ部第１のトランジスタＩＮＶＭＰ１と電源回路用第３のトランジスタＭＮ２により大きな電流を流す必要がある。

そのためには、これらの素子のゲート幅を大きくする必要があり、それに伴い電源回路用第３のトランジスタＭＮ２のゲート・ソース間の寄生容量Ｃgsは数１０ｐＦ以上になる場合がある（図５参照）。

図６には、上述した従来回路において、ＩＣの外部に接続されたスイッチングトランジスタＭＮ_ＥＸＴをオフからオンに切り替えた際の各ノードの電圧及び出力端子ＯＵＴのソース電流ＩＯＵＴの状態が模式的に表された模式図が示されており、以下、同図について説明する。

まず、図６において、”ＩＮ”は、ゲート駆動回路１０１Ａに入力されるゲート駆動のための制御信号、”ＶＲＥＦ_ＧＡＴＥ”は、電源回路用第３のトランジスタＭＮ２のゲート電圧を意味する（図５参照）。
インバータ部第１のトランジスタＩＮＶＭＰ１がオフからオンに切り替わる際に（図６（Ａ）参照）、ノードＲｅｇ２の電圧ＶReg２が低下すると（図６（Ｃ）参照）、寄生容量Ｃgsを介して電源回路用第３のトランジスタＭＮ２のゲートからソースに電流が流れて、ＭＮ２のゲートのノードの電圧が引き下げられることとなる（図６（Ｂ）参照）。

このため、ノードＲｅｇ２の電圧ＶReg２はさらに低下し、インバータ部第１のトランジスタＩＮＶＭＰ１のゲート・ソース間電圧も減少するため、ＩＮＶＭＰ１を十分にオン状態とすることができず、出力端子ＯＵＴのソース電流ＩＯＵＴが減少することとなる（図６（Ｅ）参照）。

そして、時間の経過と共に定電流源Ｉ１（図５参照）の電流によりトランジスタＭＮ２の寄生容量Ｃgsが充電されてゆくに従い、ＭＮ２のゲート電圧は回復するが（図６（Ｂ）参照）、その分、ソース電流ＩＯＵＴの立ち上がりが遅れ（図６（Ｅ）参照）、結果としてスイッチングトランジスタＭＮ_ＥＸＴがターンオンするまでの遷移時間が延長され（図６（Ｄ）参照）、ターンオン時の電力損失が増加する。

上述のような従来回路における問題を解決する方策としては、例えば、コンデンサＣ１（図５参照）の容量を増やすことでソース電流ＩＯＵＴの増加を図る方法や、定電流源Ｉ１の出力電流値を増やすことで、一度低下した電源回路用第３のトランジスタＭＮ２のゲート電圧を早期に回復させる方法等が考えられる。

特開２０１７－２０１４５１号公報

しかしながら、上述のいずれの方策も回路の消費電流の増加を伴うため、必ずしも総合的に好ましい効果が期待できるとは限らないという問題がある。

本発明は、上記実状に鑑みてなされたもので、ゲート駆動回路の消費電流の増加を抑圧しつつ、ゲート駆動回路の駆動対象となるスイッチングトランジスタのオン時間の短縮を図り、ターンオン時の電力損失を抑圧可能とするゲート駆動回路用電源回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るゲート駆動回路用電源回路は、
スイッチングトランジスタのゲート駆動を行うゲート駆動回路に電源電圧を供給するゲート駆動回路用電源回路であって、
定電圧源にゲートが接続される一方、ソースが第１の定電流源を介して電源に接続された電源回路用第１のＭＯＳトランジスタと、前記電源回路用第１のＭＯＳトランジスタのソースにゲートが接続された電源回路用第３及び第５のＭＯＳトランジスタとを具備し、前記電源回路用第３及び第５のＭＯＳトランジスタのソースから一定の電圧を前記ゲート駆動回路の終段に供給可能に構成されてなるゲート駆動回路用電源回路において、
ゲートが前記定電圧源に、ソースが第２の定電流源を介して前記電源に接続された電源回路用第２のＭＯＳトランジスタが設けられ、
前記電源回路用第４のＭＯＳトランジスタのゲートが前記電源回路用第１のトランジスタのソースに接続されることに代えて、前記電源回路用第２のＭＯＳトランジスタのソースに接続され、
前記電源回路用第１のＭＯＳトランジスタのソースに電源回路用第５のＭＯＳトランジスタのゲートが接続される一方、当該電源回路用第５のＭＯＳトランジスタのソースが第２の抵抗器を介して前記電源回路用第４のＭＯＳトランジスタのソースに接続され、
前記電源回路用第５のＭＯＳトランジスタのドレインがカレントミラー回路の入力段に接続され、前記カレントミラー回路の出力段が前記電源回路用第４のＭＯＳトランジスタのゲートに接続され、前記電源回路用第５のＭＯＳトランジスタのドレイン電流を前記カレントミラー回路を介して折り返させて、前記電源回路用第４のＭＯＳトランジスタのゲートへの電流供給を可能とし、
前記電源回路用第１及び第２のＭＯＳトランジスタにＰチャンネルＭＯＳＦＥＴを、前記電源回路用第３乃至第５のＭＯＳトランジスタ及び前記スイッチングトランジスタにＮチャンネルＭＯＳＦＥＴを、前記電源回路用第６及び第７のＭＯＳトランジスタにＰチャンネルＭＯＳＦＥＴを、それぞれ用いてなるものである。

本発明によれば、スイッチングトランジスタをオフからオンへ切り替える際に、ゲート駆動回路の終段に接続されるゲート駆動回路用電源回路の出力用のトランジスタのゲート電圧を引き上げるように構成したので、従来と異なり、スイッチングトランジスタのターンオン時間の短縮を図ることができると共に、ターンオン時の電力損失の抑圧に寄与するという効果を奏するものである。

本発明の実施の形態におけるゲート駆動回路用電源回路の第１の回路構成例を示す回路図である。 本発明の実施の形態におけるゲート駆動回路用電源回路の第２の回路構成例を示す回路図である。 本発明の実施の形態におけるゲート駆動回路用電源回路の第３の回路構成例を示す回路図である。 本発明の実施の形態におけるゲート駆動回路用電源回路の主要部における波形を模式的に示した模式図であって、図４（Ａ）は駆動制御信号を模式的に示す模式図、図４（Ｂ）は電源回路用第４のＭＯＳトランジスタのゲート電圧の変化を模式的に示す模式図、図４（Ｃ）はノードＲｅｇ２の電圧変化を模式的に示す模式図、図４（Ｄ）はゲート駆動回路の出力端子の電圧変化を模式的に示す模式図、図４（Ｅ）はゲート駆動回路の出力端子の電流変化を模式的に示す模式図である。 従来回路の一構成例を示す回路図である。 図５に示された従来回路の主要部における波形を模式的に示した模式図であって、図６（Ａ）は駆動制御信号を模式的に示す模式図、図６（Ｂ）は電源回路用第３のＭＯＳトランジスタのゲート電圧の変化を模式的に示す模式図、図６（Ｃ）はノードＲｅｇ２の電圧変化を模式的に示す模式図、図６（Ｄ）はゲート駆動回路の出力端子の電圧変化を模式的に示す模式図、図６（Ｅ）はゲート駆動回路の出力端子の電流変化を模式的に示す模式図である。 定電圧源の一構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるゲート駆動回路用電源回路は、例えば、従来同様、スイッチング電源ＩＣにおいて用いられるスイッチングトランジスタのゲート駆動を行うゲート駆動回路の内部回路として設けられるものである。
図１には、ゲート駆動回路１０１と、このゲート駆動回路１０１と共に設けられたゲート駆動回路用電源回路１０２の第１の回路構成例が示されている。

ゲート駆動回路１０１は、外付けのスイッチングトランジスタ（図１においては「ＭＮ_ＥＸＴ」と表記）１６のゲート駆動を行うものである。
本発明の実施の形態においては、スイッチングトランジスタ１６にＮチャンネルＭＯＳ電界効果トランジスタ（以下、「ＮｃｈＭＯＳＦＥＴ」と称する）が用いられている。
ゲート駆動回路用電源回路１０２は、ゲート駆動回路１０１への電源供給、特に、インバータ部１０３に対する電源供給を担っている（詳細は後述）。

本発明の実施の形態におけるゲート駆動回路１０１は、ＮＯＴ回路（図１においては「ＩＮＶ１」と表記）２０と、インバータ部１０３とに大別されて構成されたものとなっている。
以下、かかるゲート駆動回路１０１の具体的な回路構成について説明する。
ＮＯＴ回路２０は、ゲート駆動回路１０１へ外部から入力されるゲート駆動用の制御信号ＩＮを論理反転するための回路である。
ＮＯＴ回路２０の出力端子はインバータ部１０３の入力段に接続されている。

インバータ部１０３は、ゲート駆動回路１０１の終段をなし、インバータ用第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「ＩＮＶＭＰ１」、「ＩＮＶＭＮ１」と表記）７，１５を用いて構成されている。本発明の実施の形態において、インバータ用第１のＭＯＳトランジスタ７にはＰｃｈＭＯＳＦＥＴが、インバータ用第２のＭＯＳトランジスタ１５にはＮｃｈＭＯＳＦＥＴが、それぞれ用いられている。

インバータ用第１及び第２のＭＯＳトランジスタ７，１５のゲートは相互に接続されてＮＯＴ回路２０の出力端子に接続される一方、各々のドレインは相互に接続されると共に出力端子４２に接続されている。
また、インバータ用第１のＭＯＳトランジスタ７のソースは、後述するゲート駆動回路用電源回路１０２に接続されている。
さらに、インバータ用第２のＭＯＳトランジスタ１５のソースはグランドに接続されている。

本発明の実施の形態におけるゲート駆動回路用電源回路１０２は、ＰｃｈＭＯＳＦＥＴを用いた電源用第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「ＭＰ１」、「ＭＰ２」と表記）１，２と、ＮｃｈＭＯＳＦＥＴを用いた電源用第３乃至第５のＭＯＳトランジスタ（図１においては、それぞれ「ＭＮ１」、「ＭＮ２」、「ＭＮ３」と表記）１１～１３と、ＰｃｈＭＯＳＦＥＴを用いた電源用第６及び第７のＭＯＳトランジスタ（図１においては、それぞれ「ＭＰ６」、「ＭＰ７」と表記）３，４と、第１及び第２の定電流源２１，２２と、第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）３１，３２と、定電圧源２４を具備して構成されたものとなっている。

以下、かかるゲート駆動回路用電源回路１０２の具体的な回路構成について説明する。
まず、電源用第１のＭＯＳトランジスタ１のゲートは、定電圧源２４の正極に接続され、定電圧源２４の負極はグランドンに接続されている。

また、電源用第１のＭＯＳトランジスタ１のソースと電源端子４１との間には、第１の定電流源２１が直列接続されて設けられると共に、電源用第１のＭＯＳトランジスタ１のソースは、電源用第３及び第５のＭＯＳトランジスタ１１，１３のゲートと接続されている。
一方、電源用第１のＭＯＳトランジスタ１のドレインはグランドに接続されている。

電源用第２のＭＯＳトランジスタ２は、ゲートが定電圧源２４の正極に接続されている。
また、電源用第２のＭＯＳトランジスタ２のソースと電源端子４１との間には、第２の定電流源２２が直列接続されて設けられると共に、電源用第２のＭＯＳトランジスタ２のソースは、電源用第４のＭＯＳトランジスタ１２のゲート及び後述のカレントミラー回路の終段をなす電源用第７のＭＯＳトランジスタ４のドレインと相互に接続されている。
一方、電源用第２のＭＯＳトランジスタ２のドレインはグランドに接続されている。

電源用第３のＭＯＳトランジスタ１１は、ドレインが電源端子４１に接続される一方、ソースが、ＮＯＴ回路２０の正極電源端子と共に第１の抵抗器３１を介してインバータ用第１のＭＯＳトランジスタ７のソース及び電源用第４のＭＯＳトランジスタ１２のソースに接続されている。
ＮＯＴ回路２０の負極電源端子はグランドに接続されている。
なお、説明の便宜上、電源用第３のＭＯＳトランジスタ１１のソースと、ＮＯＴ回路２０の正極電源端子と、第１の抵抗器３１の一端との相互の接続点を”ノードＲｅｇ１”と、インバータ用第１のＭＯＳトランジスタ７のソースと、電源用第４のＭＯＳトランジスタ１２のソースと、第１の抵抗器３１の他端との相互の接続点を”ノードＲｅｇ２”と、それぞれ称することとする。

電源用第６及び第７のＭＯＳトランジスタ３，４は、次述するように接続されてカレントミラー回路を構成している。
すなわち、電源用第６及び第７のＭＯＳトランジスタ３，４のソースは、共に電源端子４１に接続される一方、各々のゲートは相互に接続されると共に、電源用第６のＭＯＳトランジスタ３のドレインに接続されている。これにより、電源用第６のＭＯＳトランジスタ３は、いわゆるダイオード接続状態で設けられている。

そして、カレントミラー回路の入力段をなす電源用第６のＭＯＳトランジスタ３のドレインは、電源用第５のＭＯＳトランジスタ１３のドレインに接続されており、電源用第５のＭＯＳトランジスタ１３のソースは、第２の抵抗器３２を介して電源用第４のＭＯＳトランジスタ１２のソースに接続されている。
また、電源用第４のＭＯＳトランジスタ１２のドレインは電源端子４１に接続されている。

次に、かかる構成における回路動作について、図４を参照しつつ説明する。
図４は、ゲート駆動回路１０１及びゲート駆動回路用電源回路１０２が設けられたＩＣの外部に設けられて接続されたスイッチングトランジスタ１６をオフからオンに切り替えた際の主要部の波形を模式的に示した模式図である。
まず、スイッチングトランジスタ１６がオフからオンに切り替わる際には、インバータ部第１のトランジスタ７がオフからオンに切り替わり（図４（Ａ）参照）、出力端子４２の電圧を引き上げようとする。ところが、スイッチングトランジスタ１６のゲート容量が大きいため、出力端子４２の電圧が上昇するまで時間がかかるため、オンしているインバータ部第１のトランジスタ７のドレイン・ソース間の抵抗を介してノードＲｅｇ２の電圧ＶReg２が出力端子４２の電圧まで一時的に引き下げられることとなる（図４（Ｃ）参照）。このため、寄生容量Ｃgsを介して電源回路用第４のＭＯＳトランジスタ１２のゲート・ソース間に電流が流れて、ゲートのノードの電圧が引き下げられることとなる（図４（Ｂ）参照）。

一方、電源回路用第５のＭＯＳトランジスタ１３のゲート電圧は、電源回路用第３のＭＯＳトランジスタ１１のゲートと接続されているため、大きく変化することはない。
その結果、電源回路用第５のＭＯＳトランジスタ１３のゲート・ソース間の電位差が増加して、電源回路用第５のＭＯＳトランジスタ１３のドレイン電流が増加することとなる。

この電源回路用第５のＭＯＳトランジスタ１３のドレイン電流は、電源回路用第６及び第７のＭＯＳトランジスタ３，４で構成されるカレントミラー回路で折り返され、電源回路用第４のＭＯＳトランジスタ１２のゲート電圧が引き上げられることとなる。
そのため、電源回路用第４のＭＯＳトランジスタ１２及びインバータ用第１のＭＯＳトランジスタ７のゲート・ソース間の電位差は素早く回復して（図４（Ｂ）及び図４（Ｃ）参照）、結果として、出力電流ＩＯＵＴの立ち上がり時間が短縮されることとなる（図４（Ｄ）及び図４（Ｅ）参照）。

スイッチングトランジスタ１６のターンオン後、一定時間が経過すると、スイッチングトランジスタ１６のゲート電圧は上昇し（図４（Ｄ）参照）、その一方、電源回路用第５のＭＯＳトランジスタ１３のゲート・ソース間電位差は減少する。そのため、電源回路用第５のＭＯＳトランジスタ１３のドレイン電流は減少し、電源回路用第７のＭＯＳトランジスタ４の電流が減少するまたはカレントミラー動作が停止することとなる。

第２の抵抗器３２は、電源回路用第５のＭＯＳトランジスタ１３のドレイン電流を制限するためのものである。
すなわち、例えば、出力端子４２がグランドに短絡された場合、電源回路用第４のＭＯＳトランジスタ１２のゲート電圧が回復しても電源回路用第５のＭＯＳトランジスタ１３のドレイン電流が流れ続け、電源回路用第２のＭＯＳトランジスタ２に過剰な電流を流すこととなる。このような場合、第２の抵抗器３２が無いとすると、電源回路用第２のＭＯＳトランジスタ２に過剰な電流が流れ続けて、同トランジスタ２の破壊、或いは、電源用第４のＭＯＳトランジスタ１２のゲート・ソース間の電位差が素子の耐圧を越えることによる同トランジスタ１２の破壊を招く畏れがある。

これに対して、本発明の実施の形態のように第２の抵抗器３２を設けることで電源回路用第５のＭＯＳトランジスタ１３のドレイン電流が一定値以下に制限されるため、上述のようなトランジスタ破壊に至る事態が確実に防止される。

次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１の回路構成例において、出力端子４２がグランドに短絡された場合、電源回路用第７のＭＯＳトランジスタ４のドレイン電流が流れつづけ、電源回路用第２のＭＯＳトランジスタ２のゲート電圧が素子の耐圧以上となる事態を防止する観点から以下に説明する電流抑圧回路が図１に示された第１の回路構成例に付加されたものである。

すなわち、電流抑圧回路１０４は、ＰｃｈＭＯＳＦＥＴを用いた抑圧回路用第１及び第２のＭＯＳトランジスタ（図２においては、それぞれ「ＭＰ５」、「ＭＰ６」と表記）５，６と、ＮｃｈＭＯＳＦＥＴを用いた抑圧回路用第３のＭＯＳトランジスタ（図２においては「ＭＮ４」と表記）１４と、第３の定電流源２３を主たる構成要素として構成されたものとなっている。
以下、具体的な回路構成について説明する。
まず、抑圧回路用第１及び第２のＭＯＳトランジスタ５，６は、次述するようにカレントミラー回路を構成している。

すなわち、抑圧回路用第１及び第２のＭＯＳトランジスタ５，６は、各々のゲートが相互に接続されると共に、抑圧回路用第１のＭＯＳトランジスタ５のドレインと接続されている。かかる抑圧回路用第１のＭＯＳトランジスタ５は、いわゆるダイオード接続されたものとなっている。
そして、抑圧回路用第１のＭＯＳトランジスタ５のドレインとグランドとの間には、第３の定電流源２３が直列接続されて設けられている。
抑圧回路用第２のＭＯＳトランジスタ６のドレインは、グランドに接続されている。

また、抑圧回路用第１のＭＯＳトランジスタ５のソースは、抑圧回路用第３のＭＯＳトランジスタ１４のソースに接続される一方、抑圧回路用第２のＭＯＳトランジスタ６のソースは、電源回路用第５のＭＯＳトランジスタ１３のソースに接続されている。
さらに、抑圧回路用第３のＭＯＳトランジスタ１４のドレインは電源端子４１に接続される一方、ゲートは電源回路用第２のＭＯＳトランジスタ２のソースと電源回路用第４のＭＯＳトランジスタ１２のゲートの相互の接続点に接続されている。

かかる構成においては、例えば、出力端子４２がグランドに短絡され、ノードＲｅｇ２の電圧ＶReg２が低下すると、電源回路用第４のＭＯＳトランジスタ１２の寄生容量Ｃgsにより電源回路用第４のＭＯＳトランジスタ１２のゲートのノード電圧が引き下げられる。同時に抑圧回路用第３のＭＯＳトランジスタ１４のゲートのノードの電圧が引き下げられるため、抑圧回路用第２のＭＯＳトランジスタ６のソース電圧が引き下げられ、電源回路用第５のＭＯＳトランジスタ１３のゲート・ソース間電差が増加して、電源回路用第５のＭＯＳトランジスタ１３のドレイン電流が増加し、電源回路用第４のＭＯＳトランジスタ１２のゲート電圧が引き上げられる。電源回路用第４のＭＯＳトランジスタ１２のゲート電圧が上昇するに従い、電源回路用第５のＭＯＳトランジスタ１３のゲート・ソース間電位差が減少して、電源回路用第５のＭＯＳトランジスタ１３のドレイン電流は減少する。このため、電源回路用第４のＭＯＳトランジスタ１２のゲート電圧が上がり過ぎることはなく、素子耐圧を越えることによる素子破壊が防止されるものとなっている。

また、かかる構成においては、図１に示された第１の回路構成例における第２の抵抗器３２を不要とするため、通常動作において、電源回路用第２のＭＯＳトランジスタ２のゲート電圧が一時的に低下した際に、抵抗器を用いる場合に比して、より多くのプルアップ電流を流すことができ、より短い時間で出力電流ＩＯＵＴを立ち上げることが可能となる。

なお、上述の実施の形態においては、スイッチングトランジスタ１６にＮｃｈＭＯＳＦＥＴを用いた場合の回路構成を説明したが、図３に示されたように、図１に示された回路におけるＮｃｈＭＯＳＦＥＴをＰｃｈＭＯＳＦＥＴに変え、ＰｃｈＭＯＳＦＥＴをＮｃｈＭＯＳＦＥＴに変え、さらに、図１の回路構成とは逆に定電圧源２４の正極を電源電圧ＶＤＤ側に接続することで、ＰｃｈＭＯＳＦＥＴを用いたスイッチングトランジスタを駆動可能とする構成にすることができる。

なお、図３においては、図１に示された構成要素に対応する構成要素について、図１におけるその構成要素の符号の後に”Ａ”を接尾辞として付加して、図１との対応を理解容易としている。
また、図３において、”ＰＷ１”は、電源回路用第１のＭＯＳトランジスタ１Ａを、”ＰＷ２”は、電源回路用第２のＭＯＳトランジスタ２Ａを、”ＰＷ３”は、電源回路用第３のＭＯＳトランジスタ１１Ａを、”ＰＷ４”は、電源回路用第４のＭＯＳトランジスタ１２Ａを、”ＰＷ５”は、電源回路用第５のＭＯＳトランジスタ１３Ａを、”ＰＷ６”は、電源回路用第６のＭＯＳトランジスタ３Ａを、”ＰＷ７”は、電源回路用第７のＭＯＳトランジスタ４Ａを、”ＭＰ_ＥＸＴ”は、スイッチングトランジスタ１６Ａを、それぞれ表している。

なお、具体的な回路接続は、図１に示された第１の回路構成例においてトランジスタの種類を変えたことに対応する変更がある点を除けば、基本的には第１の回路構成例と同一で、本質的な変更は無いので、ここでの詳細な説明は省略することとする。

ゲート駆動回路の消費電流の増加を抑圧しつつ、ゲート駆動回路の駆動対象となるスイッチングトランジスタのオン時間の短縮とターンオン時の電力損失抑圧が所望されるゲート駆動回路用電源回路に適用できる。

１０１…ゲート駆動回路
１０２…ゲート駆動回路用電源回路
１０３…インバータ部
１０４…電流抑圧回路

Claims (3)

1. スイッチングトランジスタのゲート駆動を行うゲート駆動回路に電源電圧を供給するゲート駆動回路用電源回路であって、
   定電圧源にゲートが接続される一方、ソースが第１の定電流源を介して電源に接続された電源回路用第１のＭＯＳトランジスタと、前記電源回路用第１のＭＯＳトランジスタのソースにゲートが接続された電源回路用第３及び第５のＭＯＳトランジスタとを具備し、前記電源回路用第３及び第５のＭＯＳトランジスタのソースから一定の電圧を前記ゲート駆動回路の終段に供給可能に構成されてなるゲート駆動回路用電源回路において、
   ゲートが前記定電圧源に、ソースが第２の定電流源を介して前記電源に接続された電源回路用第２のＭＯＳトランジスタが設けられ、
   前記電源回路用第４のＭＯＳトランジスタのゲートが前記電源回路用第１のトランジスタのソースに接続されることに代えて、前記電源回路用第２のＭＯＳトランジスタのソースに接続され、
   前記電源回路用第１のＭＯＳトランジスタのソースに電源回路用第５のＭＯＳトランジスタのゲートが接続される一方、当該電源回路用第５のＭＯＳトランジスタのソースが第２の抵抗器を介して前記電源回路用第４のＭＯＳトランジスタのソースに接続され、
   前記電源回路用第５のＭＯＳトランジスタのドレインがカレントミラー回路の入力段に接続され、前記カレントミラー回路の出力段が前記電源回路用第４のＭＯＳトランジスタのゲートに接続され、前記電源回路用第５のＭＯＳトランジスタのドレイン電流を前記カレントミラー回路を介して折り返させて、前記電源回路用第４のＭＯＳトランジスタのゲートへの電流供給を可能とし、
   前記電源回路用第１及び第２のＭＯＳトランジスタにＰチャンネルＭＯＳＦＥＴを、前記電源回路用第３乃至第５のＭＯＳトランジスタ及び前記スイッチングトランジスタにＮチャンネルＭＯＳＦＥＴを、前記電源回路用第６及び第７のＭＯＳトランジスタにＰチャンネルＭＯＳＦＥＴを、それぞれ用いてなることを特徴とするゲート駆動回路用電源回路。
2. 前記電源回路用第４のＭＯＳトランジスタのゲート電圧の上昇に応じて前記電源回路用第５のＭＯＳトランジスタのドレイン電流を減少せしめる電流抑圧回路を設け、
   前記電流抑圧回路は、抑圧回路用第１乃至第３のＭＯＳトランジスタを具備し、
   前記抑圧回路用第２のＭＯＳトランジスタは、前記第２の抵抗器に代えて、そのソースが前記電源回路用第５のＭＯＳトランジスタのソースに、ドレインがグランドに接続されて設けられる一方、
   前記抑圧回路用第３のＭＯＳトランジスタは、ドレインが前記電源に、ゲートが前記電源回路用第４のＭＯＳトランジスタのゲートに、ソースが前記抑圧回路用第１のＭＯＳトランジスタのソースに、それぞれ接続され、
   前記抑圧回路用第１のＭＯＳトランジスタは、ゲートがドレイン及び前記抑圧回路用第２のＭＯＳトランジスタのゲートと接続されると共に、ドレインとグランドとの間に第３の定電流源が直列接続されて設けられ、
   前記抑圧回路用第１及び第２のＭＯＳトランジスタにＰチャンネルＭＯＳＦＥＴが、前記抑圧回路用第３のＭＯＳトランジスタにＮチャンネルＭＯＳＦＥＴが、それぞれ用いられてなることを特徴とする請求項１記載のゲート駆動回路用電源回路。
3. 前記スイッチングトランジスタのソースが前記電源に接続される一方、
   前記定電圧源が前記電源側に接続され、ＰチャンネルＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタに、ＮチャンネルＭＯＳトランジスタがＰチャンネルＭＯＳトランジスタに置き換えられてなることを特徴とする請求項１記載のゲート駆動回路用電源回路

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