JP2017201451A - 安定化電源回路 - Google Patents
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Abstract
Description
また、図5には、図4に示された回路の動作特性の改善を図った従来回路の一例である特許文献2に開示された回路例の主要部を示した回路図が示されている。
このため、図4や図5に示された回路の出力電圧を直接に基準電圧とする製品構成は、所望される精度によっては難しい場合もある。
ゲートが相互に接続された第1及び第2のデプレッション型NMOSFETを有し、前記第1のデプレッション型NMOSFETのドレインと電源との間には、前記第1のデプレッション型NMOSFETのドレインに流れる電流を検出する電流検出回路が設けられる一方、前記第1のデプレッション型NMOSFETのソースには、ツェナーダイオードのカソードが接続され、前記ツェナーダイオードのアノードは接地電位に接続され、
前記第1及び第2のデプレッション型NMOSFETのゲートと電源との間には電流源が設けられる一方、ゲートと接地電位との間には、前記電流検出回路の電流検出結果に応じてインピーダンスが制御可能に構成された可変抵抗器が設けられ、
前記第2のデプレッション型NMOSFETは、ドレインに電源電圧が印加される一方、ソースに安定化された電圧が出力可能に設けられてなる安定化電源回路であって、
前記電流検出回路は、電源電圧が前記ツェナーダイオードに電流を流すに満たない状態にあることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも大となるよう前記可変抵抗器を制御し、前記第2のデプレッション型NMOSFETのソースから電源電圧にほぼ等しい電圧の出力を可能とする一方、電源電圧が前記ツェナーダイオードに電流を流すに足りる電圧以上であることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも低くなるよう前記可変抵抗器を制御し、前記第2のデプレッション型NMOSFETのソースから前記ツェナーダイオードの電圧にほぼ等しい電圧の出力を可能に構成されてなるものである。
また、電源電圧がツェナーダイオードに電流を流すに足りる電圧以上の場合には、回路動作は、デプレッション型NMOSFETのスレッショルド電圧を打ち消すようになるため、内部電源に用いられているデプレッション型NMOSFETのスレッショルド電圧がばらついたとしても、ツェナーダイオードの電圧にほぼ等しい電圧を出力することができる。
さらに、電源電圧が急上昇した場合にあっても、出力電圧としての安定化電源電圧の上昇を抑えることができ、従来に比して、安定性、信頼性の高い安定化電源回路を提供することができるという効果を奏するものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における安定化電源回路の基本回路構成例について、図1を参照しつつ説明する。
まず、本発明の実施の形態における安定化電源回路は、第1及び第2のNMOSFET(NチャンネルMOS電界効果トランジスタ)1,2と、ツェナーダイオード21と、電流検出回路(図1においては「I−DET」と表記)50と、バイアス電圧生成用電流源22と、バイアス電圧生成用可変抵抗器23を主たる構成要素として構成されたものとなっている。
第1のNMOSFET1は、そのドレインと電源との間に電流検出回路50が設けられる一方、そのソースには、ツェナーダイオード21のカソードが接続され、ツェナーダイオード21のアノードは接地電位に接続されたものとなっている。
そして、第2のNMOSFET2のドレインには電源電圧が印加されるようになっている一方、ソースには、出力端子41が接続されて、安定化された電圧(以下、説明の便宜上、「安定化電源出力電圧」と称する)が出力されるようになっている。
まず、第1のNMOSFET1と第2のNMOSFET2は、そのスレッショルド電圧が等しいものが用いられている。
デプレッション型NMOSFETのスレッショルド電圧は、負の値を採るため、ドレイン電圧がゲート電圧よりも高い場合、最大でゲート電圧よりもスレッショルド電圧の絶対値分、出力電圧である安定化電源出力電圧を高くすることができる。
また、ドレイン電圧がゲート電圧以下の場合、安定化電源出力電圧は、ドレイン電圧とほぼ等しくなる。
図2に示された回路構成例において、電流検出回路50は、第1及び第2のPMOSFET(PチャンネルMOSFET)11,12と、制御用抵抗器30とを主たる構成要素として構成されたものとなっている。
また、バイアス電圧生成用可変抵抗器23は、第3のNMOSFET3を用いて構成されたものとなっている。
また、第2のPMOSFET12のドレインは、制御用抵抗器30を介して接地電位に接続されると共に、ドレインと制御用抵抗器30の接続点は第3のNMOSFET3のゲートに接続されている。
次に、かかる構成における動作について説明する。
第1及び第2のPMOSFET11,12のゲート・ソース間電圧は等しいため、それぞれのドレイン電流は等しく、制御用抵抗器30にはツェナーダイオード21に流れる電流と等しい電流が流れる。
このように、この図2に示された回路構成例においては、電流検出回路50は、第1及び第2のPMOSFET11,12を用いたカレントミラー回路により構成され、カレントミラー回路の入力段において第1のNMOSFET1のドレイン電流の検出、換言すれば、ツェナーダイオード21に流れる電流の検出を行う一方、出力段の第2のPMOSFET12のドレイン出力によりバイアス電圧生成用可変抵抗器23として機能する第3のNMOSFET3の動作が制御されるようになっている。
なお、図2に示されたような回路は、一般的な2つの極性のウェル構造を有するCMOSプロセスによって1チップ半導体集積回路として実現可能である。
この第2の具体回路構成例において、電流検出回路50は、第1及び第2のPMOSFET11,12によるゲート接地型コンパレータ回路と、第4乃至第6のNMOSFET4〜6によるバイアス回路とを有して構成されたものとなっている。
第4乃至第6のNMOSFET4〜6、及び、バイアス回路用電流源24は、第1及び第2のPMOSFET11,12によるゲート接地型コンパレータ回路に対するバイアス回路を構成するものとなっている。
そして、第5及び第6のNMOSFET5,6のソースは、共に接地電位に接続されている。
まず、電源電圧が低い場合、第2のソース抵抗器32は、第1のソース抵抗器31よりも高い抵抗値が設定されているため、第2のPMOSFET12のドレイン電流は第1のPMOSFET11のドレイン電流よりも小さいものとなる。そのため、第3のNMOSFET3のゲート電圧は、第3のNMOSFET3のスレッショルド電圧を下回り、第3のNMOSFET3のインピーダンスは大きくなるため第2のNMOSFET2のゲート電圧は電源電圧にほぼ等しくなり、出力端子41に得られる安定化電源出力電圧は電源電圧とほぼ等しくなる。
これにより、出力端子41にはツェナーダイオード21の電圧にほぼ等しい安定化電源電圧が出力されることとなる。
この図3に示されたような回路は、一般的な2つの極性のウェル構造を有するCMOSプロセスによって1チップ半導体集積回路として実現可能である。
また、電流検出回路50は、図2に例示したカレントミラー回路を用いた構成としても、又は、図3に例示したように、電流検出用の抵抗器である第1のソース抵抗器31に発生する電圧をコンパレータ回路で検出するような構成としても、いずれでも良い。
さらに、バイアス電圧生成用電流源22は、電流源回路を用いて実現しても良く、また、高耐圧デプレッション型NMOSFETのドレイン飽和電流IDSSを出力する構成としても良い。
またさらに、バイアス電圧生成用可変抵抗器23は、バイポーラトランジスタやMOSFETを用いて構成するのが好適である。
22…バイアス電圧生成用電流源
23…バイアス電圧生成用可変抵抗器
50…電流検出回路
Claims (3)
- ゲートが相互に接続された第1及び第2のデプレッション型NMOSFETを有し、前記第1のデプレッション型NMOSFETのドレインと電源との間には、前記第1のデプレッション型NMOSFETのドレインに流れる電流を検出する電流検出回路が設けられる一方、前記第1のデプレッション型NMOSFETのソースには、ツェナーダイオードのカソードが接続され、前記ツェナーダイオードのアノードは接地電位に接続され、
前記第1及び第2のデプレッション型NMOSFETのゲートと電源との間には電流源が設けられる一方、ゲートと接地電位との間には、前記電流検出回路の電流検出結果に応じてインピーダンスが制御可能に構成された可変抵抗器が設けられ、
前記第2のデプレッション型NMOSFETは、ドレインに電源電圧が印加される一方、ソースに安定化された電圧が出力可能に設けられてなる安定化電源回路であって、
前記電流検出回路は、電源電圧が前記ツェナーダイオードに電流を流すに満たない状態にあることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも大となるよう前記可変抵抗器を制御し、前記第2のデプレッション型NMOSFETのソースから電源電圧にほぼ等しい電圧の出力を可能とする一方、電源電圧が前記ツェナーダイオードに電流を流すに足りる電圧以上であることに対応する電流検出結果が得られた際には、前記可変抵抗器のインピーダンスが前記電流源のインピーダンスよりも低くなるよう前記可変抵抗器を制御し、前記第2のデプレッション型NMOSFETのソースから前記ツェナーダイオードの電圧にほぼ等しい電圧の出力を可能に構成されてなることを特徴とする安定化電源回路。 - 前記電流検出回路は、カレントミラー回路を用いて構成され、前記カレントミラー回路は、その入力段において前記第1のデプレッション型NMOSFETのドレイン電流の検出を行う一方、出力段の出力により前記可変抵抗器の制御が可能に設けられ、
前記可変抵抗器は、トランジスタを用いてなり、当該トランジスタは、前記カレントミラー回路の出力段の出力信号によりその動作が制御されるよう設けられてなることを特徴とする請求項1記載の安定化電源回路。 - 前記電流検出回路は、前記カレントミラー回路に代えて、ゲート接地型、又は、ベース接地型のアンプを用いたコンパレータ回路で構成され、前記コンパレータ回路は、前記第1のデプレッション型NMOSFETのドレイン電圧が前記ツェナーダイオードに電流を流すに足りる電圧を越えたか否かを比較し、その比較結果に応じて前記可変抵抗器の制御が可能に設けられてなることを特徴とする請求項2記載の安定化電源回路。
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