JP2012113503A - 定電流回路及び基準電圧回路 - Google Patents

Abstract

【課題】スタートアップ回路を必要とせず、入力安定度の良い定電流回路及び基準電圧回路を提供する。
【解決手段】定電流回路は、定電流生成ブロック回路１１２と、差動増幅回路１１１と、デプレッション型ＮＭＯＳトランジスタ１３及び１４で構成され、差動増幅回路１１１は、出力端子をデプレッション型ＮＭＯＳトランジスタ１３及び１４のゲート端子に接続され、反転入力端子をデプレッション型ＮＭＯＳトランジスタ１３のソース端子と定電流生成ブロック回路１１２に接続され、非反転入力端子をデプレッション型ＮＭＯＳトランジスタ１４のソース端子と定電流生成ブロック回路１１２に接続される。定電流源ブロック回路１１２は、ゲート端子同士を接続したエンハンスメント型ＮＭＯＳトランジスタ１１及び１２と、抵抗１５を備えている。デプレッション型ＮＭＯＳトランジスタ１４のソース端子が定電流回路の定電流出力端子１０２に接続される。
【選択図】図２

Description

本発明は、定電流回路及びそれを用いた基準電圧回路に関し、より詳しくは定電流回路の安定動作に関する。

従来の定電流回路について説明する。図９は、従来のＫ値（駆動能力）の差を用いた定電流回路を示す回路図である。Ｋ値は、Ｋ＝Ｗ／Ｌ・（μＣｏｘ／２）で求められる。ここで、Ｗはゲート幅、Ｌはゲート長、μはキャリアの移動度、Ｃｏｘは単位面積あたりのゲート端子酸化膜容量を示す。

従来の定電流回路は、Ｋ値の異なるエンハンスメント型ＮＭＯＳトランジスタのトランジスタ９１及び９２と、エンハンスメント型ＰＭＯＳトランジスタのトランジスタ９３及び９４と、抵抗９５とからなる。

エンハンスメント型ＮＭＯＳトランジスタ９１は、ソース端子が最低電位の接地端子１００に接続され、ドレイン端子とゲート端子がともにエンハンスメント型ＮＭＯＳトランジスタ９２のゲート端子とエンハンスメント型ＰＭＯＳトランジスタ９３のドレイン端子に接続されている。エンハンスメント型ＮＭＯＳトランジスタ９２は、ソース端子が抵抗９５を介して接地端子１００と接続され、ドレイン端子はエンハンスメント型ＰＭＯＳトランジスタ９４のゲート端子及びドレイン端子とエンハンスメント型ＰＭＯＳトランジスタ９３のゲート端子に接続されている。エンハンスメント型ＰＭＯＳトランジスタ９３及び９４のソース端子は、ともに最高電位の電源端子１０１と接続されている。

次に従来の定電流回路の動作について説明する。エンハンスメント型ＮＭＯＳトランジスタ９１のＫ値は、エンハンスメント型ＮＭＯＳトランジスタ９２のＫ値よりも小さい。エンハンスメント型ＮＭＯＳトランジスタ９１とエンハンスメント型ＮＭＯＳトランジスタ９２とのゲート端子ソース端子間電圧差が抵抗９５に発生し、抵抗９５に流れる電流をエンハンスメント型ＰＭＯＳトランジスタ９３及び９４でカレントミラーし、バイアス電流を生成する。

特開平３−２３８５１３号公報

しかしながら、従来の定電流回路は動作点が２つある。一方はバイアス電流が流れる通常の動作点、他方はバイアス電流が０になる動作点である。接続点２９１の電位が電源端子１０１になり、接続点２９０の電位が接地端子１００の最低電位になると、バイアス電流が０になる動作点で固定され、定電流回路は動作しなくなる。従って、従来の定電流回路は起動時にスタートアップ回路が別途必要となる、という課題がある。

また、電源端子１０１の上昇に伴い、接続点２９１の電位が上昇すると、エンハンスメント型ＮＭＯＳトランジスタ９２のチャネル長変調効果の影響で、エンハンスメント型ＮＭＯＳトランジスタ９１及び９２の特性が変わり、バイアス電流が変動してしまう。即ち、従来の定電流回路は入力安定度が悪いという課題がある。

本発明は、上記の課題に鑑みてなされ、スタートアップ回路を必要とせず、入力安定度の良い定電流回路を提供する。

本発明の定電流回路は、上記の課題を解決するために、ＮＭＯＳトランジスタと抵抗を備えた定電流生成回路と、前記定電流生成回路の電流を流す、互いのゲート端子が接続された、一対のデプレッションＮＭＯＳトランジスタで構成されたカレントミラー回路と、前記一対のデプレッションＮＭＯＳトランジスタのソース端子の電圧を一定に保持する帰還回路と、を備えた構成とした。

本発明の定電流回路によれば、カレントミラー回路にデプレッション型ＮＭＯＳトランジスタを用いることで、チャネルが形成されている状態で起動するので、バイアス電流が０になる動作点で安定することなく確実に起動する。従って、定電流回路はスタートアップ回路を必要としない。また、差動増幅回路を設けたことで、エンハンスメント型ＮＭＯＳトランジスタのドレイン電圧の変化の帰還が等しく掛かるようになるため、デプレッション型ＮＭＯＳトランジスタのドレイン電流がＷ／Ｌの比のみで決まる様になる。従って、帰還ループのゲイン特性を上げることで、更に入力安定度が改善することが出来る。

本発明の定電流回路を示すブロック図である。 定電流源ブロック回路の具体例を示した定電流回路の回路図である。 定電流源ブロック回路の他の具体例を示した定電流回路の回路図である。 差動増幅回路の具体的な構成例を示した定電流回路の回路図である。 差動増幅回路の他の構成例を示した定電流回路の回路図である。 差動増幅回路の他の構成例を示した定電流回路の回路図である。 差動増幅回路の他の構成例を示した定電流回路の回路図である。 本発明の定電流回路を用いた基準電圧回の一例を示す回路図である。 従来の定電流回路の構成例を示す回路図である。

図１は、本発明の定電流回路を示すブロック図である。
本発明の定電流回路は、定電流生成ブロック回路１１２と、差動増幅回路１１１と、デプレッション型ＮＭＯＳトランジスタ１３及び１４で構成される。

差動増幅回路１１１は、出力端子をデプレッション型ＮＭＯＳトランジスタ１３及び１４のゲート端子に接続され、反転入力端子をデプレッション型ＮＭＯＳトランジスタ１３のソース端子と定電流生成ブロック回路１１２に接続され、非反転入力端子をデプレッション型ＮＭＯＳトランジスタ１４のソース端子と定電流生成ブロック回路１１２に接続される。定電流生成ブロック回路１１２は、デプレッション型ＮＭＯＳトランジスタ１３及び１４のソース端子と接地端子１００の間に接続される。デプレッション型ＮＭＯＳトランジスタ１３及び１４は、ドレイン端子と基板を電源端子１０１に接続される。デプレッション型ＮＭＯＳトランジスタ１４のソース端子が定電流回路の定電流出力端子１０２に接続される。

定電流生成ブロック回路１１２は、エンハンスメント型ＮＭＯＳトランジスタと抵抗で構成される定電流回路である。例えば、図２や図３のような回路で構成される。

図２の定電流源ブロック回路１１２は、ゲート端子同士を接続したエンハンスメント型ＮＭＯＳトランジスタ１１及び１２と、抵抗１５を備えている。エンハンスメント型ＮＭＯＳトランジスタ１１は、ドレイン端子が第一のデプレッション型ＮＭＯＳトランジスタ１３のソース端子に接続され、ソース端子が抵抗１５を介して接地端子１００に接続される。エンハンスメント型ＮＭＯＳトランジスタ１２は、ゲート端子とドレイン端子が第二のデプレッション型ＮＭＯＳトランジスタ１４のソース端子に接続され、ソース端子が接地端子１００に接続される。

エンハンスメント型ＮＭＯＳトランジスタ１１に流れる電流は、デプレッション型ＮＭＯＳトランジスタ１３に流れる電流と等しい。エンハンスメント型ＮＭＯＳトランジスタ１２に流れる電流は、デプレッション型ＮＭＯＳトランジスタ１４に流れる電流と等しい。また、エンハンスメント型ＮＭＯＳトランジスタ１１のＫ値とエンハンスメント型ＮＭＯＳトランジスタ１２のＫ値の比は、デプレッション型ＮＭＯＳトランジスタ１３のＫ値とデプレッション型ＮＭＯＳトランジスタ１４のＫ値との比と異なる。従って、エンハンスメント型ＮＭＯＳトランジスタ１１のゲート端子ソース端子間電圧とエンハンスメント型ＮＭＯＳトランジスタ１２のゲート端子ソース端子間電圧の差電圧を抵抗に印加することでバイアス電流を生成する。

図３の定電流源ブロック回路１１２は、エンハンスメント型ＮＭＯＳトランジスタ１１及び１２と、抵抗１８を備えている。エンハンスメント型ＮＭＯＳトランジスタ１１は、ゲート端子がエンハンスメント型ＮＭＯＳトランジスタ１２のドレイン端子に接続され、ドレイン端子が第一のデプレッション型ＮＭＯＳトランジスタ１３のソース端子に接続され、ソース端子が接地端子１００に接続される。エンハンスメント型ＮＭＯＳトランジスタ１２は、ゲート端子が第二のデプレッション型ＮＭＯＳトランジスタ１４のソース端子に接続され、ドレイン端子が抵抗１８を介して第二のデプレッション型ＮＭＯＳトランジスタ１４のソース端子に接続され、ソース端子が接地端子１００に接続される。

図２の定電流源ブロック回路１１２との違いは、エンハンスメント型ＮＭＯＳトランジスタ１１とエンハンスメント型ＮＭＯＳトランジスタ１２のゲート・ドレイン間電圧差が抵抗１８に発生し、バイアス電流を生成する回路構成になった点である。

ここで、エンハンスメント型ＮＭＯＳトランジスタ１１及び１２は、複数のトランジスタを並列に接続して構成されてもよい。

次に、本実施形態の定電流回路の動作について説明する。
デプレッション型ＮＭＯＳトランジスタ１３及び１４は、カレントミラー回路を構成する。デプレッショントランジスタ１３とデプレッショントランジスタ１４は、ゲート端子ソース端子間に閾値電圧以上の電圧が掛かると、定電流生成ブロック回路１１２にドレイン電流を流す。カレントミラー回路に、デプレッション型ＮＭＯＳトランジスタを用いることで、チャネルが形成されている状態で起動するため、バイアス電流が０になる動作点で安定することがなくなる。

また、差動増幅回路１１１は、バイアス電流を流すデプレッション型ＮＭＯＳトランジスタ１３及び１４のソース電圧が等しくなるようにデプレッション型ＮＭＯＳトランジスタ１３のゲート端子に負帰還をかけている。従って、電源端子の電圧変化に伴い、デプレッション型ＮＭＯＳトランジスタ１３のソース電圧が上昇しバイアス電流が増加すると、差動増幅回路１１１によって負帰還が掛かり、デプレッション型ＮＭＯＳトランジスタ１３のゲート電圧を下げ、バイアス電流が減少する。つまり、差動増幅回路を用いたことにより、入力安定度を高く保つことができる。

上述したように、本発明の定電流回路は、カレントミラー回路にデプレッション型ＮＭＯＳトランジスタを用いたことで、バイアス電流が０になる動作点で安定することなく、確実に起動することが可能になる。従って、スタートアップ回路を必要としない。また、差動増幅回路１１１を用いたことにより、接続点２１１と接続点２１２の電位は同電位となるので、入力安定度を高く保つことができる。

図４は、差動増幅回路１１１の具体的な構成例を示した定電流回路の回路図である。
図４の定電流回路は、定電流源ブロック回路１１２を構成するエンハンスメント型ＮＭＯＳトランジスタ１１、１２及び抵抗１５と、デプレッション型ＮＭＯＳトランジスタ１３及び１４と、差動増幅回路１１１を構成するエンハンスメント型ＮＭＯＳトランジスタ２０及び２１と、エンハンスメント型ＰＭＯＳトランジスタ２２及び２３と、を備えている。

定電流源ブロック回路１１２は、図２と同じ構成である。差動増幅回路１１１は、以下のように構成される。

エンハンスメント型ＰＭＯＳトランジスタ２２は、ゲート端子がエンハンスメント型ＰＭＯＳトランジスタ２３のゲート端子に接続され、ドレイン端子がエンハンスメント型ＮＭＯＳトランジスタ２０のドレイン端子に接続される。エンハンスメント型ＰＭＯＳトランジスタ２３は、ドレイン端子とゲート端子がエンハンスメント型ＮＭＯＳトランジスタ２１のドレイン端子に接続される。エンハンスメント型ＮＭＯＳトランジスタ２０は、ゲート端子が接続点２４２に接続される。エンハンスメント型ＮＭＯＳトランジスタ２１は、ゲート端子が接続点２４３に接続される。エンハンスメント型ＮＭＯＳトランジスタ２０及び２１は、ソース端子と基板が接地端子１００に接続される。エンハンスメント型ＰＭＯＳトランジスタ２２及び２３は、ソース端子と基板が電源端子１０１に接続される。

接続点２４１は、差動増幅回路１１１の出力端子に対応している。接続点２４２は、差動増幅回路１１１の反転入力端子に対応している。接続点２４３は、差動増幅回路１１１の非反転入力端子２１２に対応している。エンハンスメント型ＮＭＯＳトランジスタ２０は非反転入力端子段トランジスタ、エンハンスメント型ＮＭＯＳトランジスタ２１は反転入力段トランジスタ、エンハンスメント型ＰＭＯＳトランジスタ２２及び２３はカレントミラー回路である。

次に、図４の定電流回路の動作について説明する。
電源端子１０１の電位変動により、反転入力端子の接続点２４２の電位が上昇すると、エンハンスメント型ＮＭＯＳトランジスタ２０は、ゲート端子ソース端子間電圧が上昇し、ドレイン電流が増加する。これにより、エンハンスメント型ＮＭＯＳトランジスタ２０のドレイン端子と差動増幅回路の出力端子にあたる接続点２４１の電位が下がり、デプレッション型ＮＭＯＳトランジスタ１３及び１４のゲート電圧を下げる。つまり、デプレッション型ＮＭＯＳトランジスタ１３及び１４に負帰還がかかり、接続点２４３と接続点２４２の電位を同電位に保つことができる。

以上により、図４に示した差動増幅回路を備えたことにより、接続点２４２と接続点２４３の電位は同電位となり、入力安定度を高く保つことができる。また、デプレッション型ＮＭＯＳトランジスタをカレントミラー回路として用いたため、スタートアップ回路が無くとも、確実に起動することが可能となる。

図５は、差動増幅回路１１１の他の構成例を示した定電流回路の回路図である。
図５の定電流回路は、定電流源ブロック回路１１２を構成するエンハンスメント型ＮＭＯＳトランジスタ１１、１２及び抵抗１５と、デプレッション型ＮＭＯＳトランジスタ１３及び１４と、差動増幅回路１１１を構成するエンハンスメント型ＮＭＯＳトランジスタ２０、２１及び３１と、エンハンスメント型ＰＭＯＳトランジスタ２２、２３及び３２と、を備えている。

定電流源ブロック回路１１２は、図２と同じ構成である。差動増幅回路１１１は、図４の差動増幅回路１１１にエンハンスメント型ＮＭＯＳトランジスタ３１とエンハンスメント型ＰＭＯＳトランジスタ３２のカスコード回路が追加されている。

エンハンスメント型ＰＭＯＳトランジスタ３２は、エンハンスメント型ＰＭＯＳトランジスタ２２のドレイン端子とエンハンスメント型ＮＭＯＳトランジスタ２０のドレイン端子の間に設けられ、ゲート端子はＰｃｈカスコード端子１０３に接続されている。エンハンスメント型ＮＭＯＳトランジスタ３１は、エンハンスメント型ＰＭＯＳトランジスタ２３のドレイン端子とエンハンスメント型ＮＭＯＳトランジスタ２１ドレイン端子の間に設けられ、ゲート端子はＮチャネルカスコード端子１０４に接続されている。Ｐｃｈカスコード端子１０３には電源電位基準で一定電圧を印加され、Ｎチャネルカスコード端子１０４には接地電位基準で一定電圧を印加される。

次に、図５の定電流回路の動作について説明する。
電源端子１０１の電位変動により、反転入力端子の接続点２４２の電位が上昇すると図４の定電流回路と同様の動作をするが、エンハンスメント型ＰＭＯＳトランジスタ３２のカスコード回路によりエンハンスメント型ＰＭＯＳトランジスタ２２のチャネル変調効果が抑えられ、エンハンスメント型ＮＭＯＳトランジスタ３１のカスコード回路によりエンハンスメント型ＮＭＯＳトランジスタ２１のチャネル変調効果が抑えられる。従って、差動増幅回路１１１のゲイン特性が向上され、図４の定電流回路よりも、入力安定度が改善される。

図６は、差動増幅回路１１１の他の構成例を示した定電流回路の回路図である。
図６の定電流回路は、定電流源ブロック回路１１２を構成するエンハンスメント型ＮＭＯＳトランジスタ１１、１２及び抵抗１５と、デプレッション型ＮＭＯＳトランジスタ１３及び１４と、差動増幅回路１１１を構成するエンハンスメント型ＮＭＯＳトランジスタ２０及び２１と、エンハンスメント型ＰＭＯＳトランジスタ２２及び２３と、定電流源１１３を備えている。

図４の定電流回路との違いは、差動増幅回路１１１の入力段のエンハンスメント型ＮＭＯＳトランジスタ２０及び２１のソース端子が定電流源１１３に接続された点である。定電流源１１３を用いたことにより、差動増幅回路１１１の消費電流値を制御させることが可能となる。

図７は、差動増幅回路１１１の他の構成例を示した定電流回路の回路図である。
図７の定電流回路は、デプレッション型ＮＭＯＳトランジスタ１３及び１４のドレイン端子が電源端子１０１と接続され、エンハンスメント型ＰＭＯＳトランジスタ２２及び２３のソース端子が第二電源端子１０５に接続されている。

差動増幅回路１１１の電源とバイアス電流を生成する回路は、デプレッション型ＮＭＯＳトランジスタ１３及び１４のゲート端子ソース端子間電圧にデプレッション型ＮＭＯＳトランジスタ１３及び１４の閾値電圧未満の電位が掛からない限り、電源を分けることも可能である。

図７のように構成した定電流回路は、電源端子１０１に対して、第二電源端子１０５の電位を定電圧化することにより、入力安定度を向上することが可能となる。

図８は、本発明の定電流回路を用いた基準電圧回路の一例を示す回路図である。図８の基準電圧回路は、図４の定電流回路を用いた回路を例に示している。なお、定電圧回路は他の例に示した回路であってもよい。

図８の基準電圧回路は、定電流源ブロック回路１１２を構成するエンハンスメント型ＮＭＯＳトランジスタ１１、１２及び抵抗１５と、デプレッション型ＮＭＯＳトランジスタ１３及び１４と、差動増幅回路１１１を構成するエンハンスメント型ＮＭＯＳトランジスタ２０及び２１と、エンハンスメント型ＰＭＯＳトランジスタ２２及び２３と、エンハンスメント型ＰＭＯＳトランジスタ２４と、抵抗１６とダイオード４０を備えている。エンハンスメント型ＰＭＯＳトランジスタ２４と、抵抗１６及びダイオード４０は、電圧発生回路を構成している。

定電流源ブロック回路１１２は、図２と同じ構成である。差動増幅回路１１１は、図４と同じ構成である。

エンハンスメント型ＰＭＯＳトランジスタ２３は、ゲート端子を接続点２４４に接続され、ドレイン端子は基準電圧出力端子１０６に接続され、ソース端子と基板は電源端子１０１に接続される。抵抗１６は、一方の端子を基準電圧出力端子１０６に接続され、他方の端子をダイオード４０のアノードに接続される。ダイオード４０は、カソードは接地端子１００に接続される。

次に、図８の基準電圧回路の動作について説明する。
定電流回路の動作は、図４の説明と同様である。従って、差動増幅回路１１１により、接続点２４２と接続点２４３の電位は同電位となり、入力変動に対する安定性を高く保つことができる。また、カレントミラー回路にデプレッション型ＮＭＯＳトランジスタ１３及び１４を用いたため、スタートアップ回路が無くとも、確実に起動することが可能となる。

定電流回路のバイアス電流は、エンハンスメント型ＰＭＯＳトランジスタ２４を介して、抵抗１６とダイオード４０に流れる。ここで、抵抗１５を抵抗１６と同種の抵抗で構成すると、抵抗の温度係数はキャンセルされる。従って、抵抗１６の両端には、ｎｋＴ／ｑに比例した正の温度係数を有する電圧が発生する。ｑは電子の電荷量、ｋはボルツマン定数、Ｔは温度、ｎはプロセスによって定まる定数である。

一方で、ダイオード４０の両端の電圧は概ね−２ｍＶ程度の負の温度係数を有する。ここで、抵抗１６の両端の電圧の温度係数とダイオード４０の両端の電圧の温度係数が相殺されるように、抵抗１５及び抵抗１６の抵抗比を設定することで、基準電圧出力端子１０６と接地端子１００の両端からは、温度に依存しない基準電圧を得ることが可能である。

１００ 接地端子
１０１ 電源端子
１０２ 定電流出力端子
１０３ Ｐチャネルカスコード端子
１０４ Ｎチャネルカスコード端子
１０５ 第二電源端子
１０６ 基準電圧出力端子
１１１ 差動増幅回路
１１２ 定電流生成ブロック回路
１１３ 定電流源

Claims (6)

1. ＮＭＯＳトランジスタと抵抗を備えた定電流生成回路と、
   前記定電流生成回路の電流を流す、互いのゲート端子が接続された、一対のデプレッションＮＭＯＳトランジスタで構成されたカレントミラー回路と、
   前記一対のデプレッションＮＭＯＳトランジスタのソース端子の電圧を一定に保持する帰還回路と、を備えた定電流回路。
2. 前記帰還回路は、前記一対のデプレッションＮＭＯＳトランジスタのソース端子が入力端子に接続され、前記一対のデプレッションＮＭＯＳトランジスタのゲート端子に出力端子が接続された差動増幅回路である、ことを特徴とする請求項１に記載の定電流回路。
3. 前記定電流生成回路は、
   ドレイン端子が前記差動増幅回路の反転入力端子に接続され、ソース端子が抵抗を介して接地端子に接続された第１のＮＭＯＳトランジスタと、
   ゲート端子とドレイン端子が前記差動増幅回路の非反転入力端子及び前記第１のＮＭＯＳトランジスタのゲート端子に接続され、ソース端子が接地端子に接続された第２のＮＭＯＳトランジスタと、
   を備えた請求項２に記載の定電流回路。
4. 前記定電流生成回路は、
   ドレイン端子が前記差動増幅回路の反転入力端子に接続され、ソース端子が接地端子に接続された第１のＮＭＯＳトランジスタと、
   ゲート端子が前記差動増幅回路の非反転入力端子に接続され、ドレイン端子が前記第１のＮＭＯＳトランジスタのゲート端子に接続された第２のＮＭＯＳトランジスタと、
   一方の端子が前記第２のＮＭＯＳトランジスタのドレイン端子に接続され、他方の端子が前記差動増幅回路の非反転入力端子に接続された抵抗と、
   を備えた請求項２に記載の定電流回路。
5. 請求項１から４のいずれかに記載の定電流回路と、
   定電流回路の出力端子に設けられた電圧発生回路と、
   を備えた基準電圧回路。
6. 前記電圧発生回路は、直列に接続されたＰＭＯＳトランジスタと、抵抗及びダイオードを備え、
   前記電圧発生回路の抵抗と前記定電流生成回路の抵抗は、温度係数が等しいことを特徴とする請求項５に記載の基準電圧回路。

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