JPH05204480A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH05204480A JPH05204480A JP1205992A JP1205992A JPH05204480A JP H05204480 A JPH05204480 A JP H05204480A JP 1205992 A JP1205992 A JP 1205992A JP 1205992 A JP1205992 A JP 1205992A JP H05204480 A JPH05204480 A JP H05204480A
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Abstract
(57)【要約】
【目的】ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とダイオード及び抵抗を組み合わせて構成されるバンド
ギャップ定電圧回路において、電源投入後、所定の出力
電圧が得られるまでの時間を短縮する。 【構成】ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮＭ
ＯＳトランジスタＮ１，Ｎ２及びダイオードＤ１，Ｄ
２，Ｄ３と抵抗Ｒ，ｘＲから構成されるバンドギャップ
基準電圧回路において、電源投入時に各ＭＯＳトランジ
スタＰ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２のゲート端子に、比
較回路Ｃとインバータ回路Ｈの出力により、ダイオード
Ｄ４，Ｄ５を介して所定の電圧を供給するように構成し
た。 【効果】電源投入された初期状態から、各ＭＯＳトラン
ジスタのゲート電位が確定し、速やかに安定した出力電
圧Ｖｏが得られる。
とダイオード及び抵抗を組み合わせて構成されるバンド
ギャップ定電圧回路において、電源投入後、所定の出力
電圧が得られるまでの時間を短縮する。 【構成】ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮＭ
ＯＳトランジスタＮ１，Ｎ２及びダイオードＤ１，Ｄ
２，Ｄ３と抵抗Ｒ，ｘＲから構成されるバンドギャップ
基準電圧回路において、電源投入時に各ＭＯＳトランジ
スタＰ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２のゲート端子に、比
較回路Ｃとインバータ回路Ｈの出力により、ダイオード
Ｄ４，Ｄ５を介して所定の電圧を供給するように構成し
た。 【効果】電源投入された初期状態から、各ＭＯＳトラン
ジスタのゲート電位が確定し、速やかに安定した出力電
圧Ｖｏが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとダイオード及び抵抗を組み合
わせて構成される定電圧回路に関するものであり、例え
ば、集積回路等の基準電圧回路として利用されるもので
ある。
とＮＭＯＳトランジスタとダイオード及び抵抗を組み合
わせて構成される定電圧回路に関するものであり、例え
ば、集積回路等の基準電圧回路として利用されるもので
ある。
【０００２】
【従来の技術】図２は従来のバンドギャップ基準電圧回
路の回路図である。この電圧源は、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジスタＮ１，Ｎ２
及びダイオードＤ１，Ｄ２，Ｄ３と抵抗Ｒ，ｘＲから構
成されている。図２において、第１のダイオードＤ１と
第２のダイオードＤ２の接合面積比を１：Ｎに、また、
第１の抵抗Ｒと第２の抵抗ｘＲの抵抗比を１：ｘに設定
すると、安定状態においては、Ｖｏ＝Ｖｆ＋ｘＶｔｌｎ
Ｎなる出力電圧が出力端子より得られる。ここで、Ｖｆ
はダイオードの順方向電圧、Ｖｔはｋをボルツマン定
数、Ｔを絶対温度、ｑを電子電荷として、Ｖｔ＝ｋＴ／
ｑで与えられる。
路の回路図である。この電圧源は、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジスタＮ１，Ｎ２
及びダイオードＤ１，Ｄ２，Ｄ３と抵抗Ｒ，ｘＲから構
成されている。図２において、第１のダイオードＤ１と
第２のダイオードＤ２の接合面積比を１：Ｎに、また、
第１の抵抗Ｒと第２の抵抗ｘＲの抵抗比を１：ｘに設定
すると、安定状態においては、Ｖｏ＝Ｖｆ＋ｘＶｔｌｎ
Ｎなる出力電圧が出力端子より得られる。ここで、Ｖｆ
はダイオードの順方向電圧、Ｖｔはｋをボルツマン定
数、Ｔを絶対温度、ｑを電子電荷として、Ｖｔ＝ｋＴ／
ｑで与えられる。
【０００３】
【発明が解決しようとする課題】上述の図２に示した従
来例では、高電位の電源端子Ｖｄｄと低電位の電源端子
Ｖｓｓの間に電源電圧を印加することにより、安定状態
では、所定の出力電圧Ｖｏが出力端子から得られるよう
に構成されている。ところが、この従来例にあっては、
電源投入直後の初期状態において、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３やＮＭＯＳトランジスタＮ１，Ｎ２
のゲート電位が確定せず、速やかに出力電圧Ｖｏが得ら
れないという欠点があった。
来例では、高電位の電源端子Ｖｄｄと低電位の電源端子
Ｖｓｓの間に電源電圧を印加することにより、安定状態
では、所定の出力電圧Ｖｏが出力端子から得られるよう
に構成されている。ところが、この従来例にあっては、
電源投入直後の初期状態において、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３やＮＭＯＳトランジスタＮ１，Ｎ２
のゲート電位が確定せず、速やかに出力電圧Ｖｏが得ら
れないという欠点があった。
【０００４】本発明は上述のような点に鑑みてなされた
ものであり、その目的とするところは、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとダイオード及び抵抗を
組み合わせて構成されるバンドギャップ定電圧回路にお
いて、電源投入後、所定の出力電圧が得られるまでの時
間を短縮することにある。
ものであり、その目的とするところは、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとダイオード及び抵抗を
組み合わせて構成されるバンドギャップ定電圧回路にお
いて、電源投入後、所定の出力電圧が得られるまでの時
間を短縮することにある。
【０００５】
【課題を解決するための手段】本発明の定電圧回路で
は、上記の課題を解決するために、図１に示すように、
高電位の電源端子Ｖｄｄに接続された第１及び第２のＰ
ＭＯＳトランジスタＰ１，Ｐ２による第１のカレントミ
ラー回路と、第１のカレントミラー回路に直列に接続さ
れた第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２に
よる第２のカレントミラー回路を備え、第１のＮＭＯＳ
トランジスタＮ１のソース端子が第１のダイオードＤ１
のアノード・カソード間を介して低電位の電源端子Ｖｓ
ｓに接続され、第２のＮＭＯＳトランジスタＮ２のソー
ス端子が第１の抵抗Ｒと第２のダイオードＤ２のアノー
ド・カソード間を介して低電位の電源端子Ｖｓｓに接続
されて定電流回路を構成し、第１及び第２のＰＭＯＳト
ランジスタＰ１，Ｐ２とゲート端子が共通で、前記定電
流回路に比例した電流を流し、ドレイン端子が第３のダ
イオードＤ３のアノード端子に接続され、第３のダイオ
ードＤ３のカソード端子が第２の抵抗ｘＲを介して低電
位の電源端子Ｖｓｓに接続され、第３のＰＭＯＳトラン
ジスタＰ３のドレイン端子を出力端子とするバンドギャ
ップ基準電圧回路において、第２の抵抗ｘＲの両端電圧
と基準電圧Ｖａを比較して、高電位の電源端子Ｖｄｄの
電圧が上昇すると共に出力が低電位から高電位へと変化
する比較回路Ｃと、比較回路Ｃの出力端子にカソード端
子が接続され、アノード端子が前記各ＰＭＯＳトランジ
スタＰ１，Ｐ２，Ｐ３のゲート端子に接続された第４の
ダイオードＤ４と、入力端子が前記比較回路Ｃの出力に
接続されたインバータ回路Ｈと、インバータ回路Ｈの出
力端子にアノード端子が接続され、カソード端子が前記
各ＮＭＯＳトランジスタＮ１，Ｎ２のゲート端子に接続
された第５のダイオードＤ５とを設けたことを特徴とす
るものである。
は、上記の課題を解決するために、図１に示すように、
高電位の電源端子Ｖｄｄに接続された第１及び第２のＰ
ＭＯＳトランジスタＰ１，Ｐ２による第１のカレントミ
ラー回路と、第１のカレントミラー回路に直列に接続さ
れた第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２に
よる第２のカレントミラー回路を備え、第１のＮＭＯＳ
トランジスタＮ１のソース端子が第１のダイオードＤ１
のアノード・カソード間を介して低電位の電源端子Ｖｓ
ｓに接続され、第２のＮＭＯＳトランジスタＮ２のソー
ス端子が第１の抵抗Ｒと第２のダイオードＤ２のアノー
ド・カソード間を介して低電位の電源端子Ｖｓｓに接続
されて定電流回路を構成し、第１及び第２のＰＭＯＳト
ランジスタＰ１，Ｐ２とゲート端子が共通で、前記定電
流回路に比例した電流を流し、ドレイン端子が第３のダ
イオードＤ３のアノード端子に接続され、第３のダイオ
ードＤ３のカソード端子が第２の抵抗ｘＲを介して低電
位の電源端子Ｖｓｓに接続され、第３のＰＭＯＳトラン
ジスタＰ３のドレイン端子を出力端子とするバンドギャ
ップ基準電圧回路において、第２の抵抗ｘＲの両端電圧
と基準電圧Ｖａを比較して、高電位の電源端子Ｖｄｄの
電圧が上昇すると共に出力が低電位から高電位へと変化
する比較回路Ｃと、比較回路Ｃの出力端子にカソード端
子が接続され、アノード端子が前記各ＰＭＯＳトランジ
スタＰ１，Ｐ２，Ｐ３のゲート端子に接続された第４の
ダイオードＤ４と、入力端子が前記比較回路Ｃの出力に
接続されたインバータ回路Ｈと、インバータ回路Ｈの出
力端子にアノード端子が接続され、カソード端子が前記
各ＮＭＯＳトランジスタＮ１，Ｎ２のゲート端子に接続
された第５のダイオードＤ５とを設けたことを特徴とす
るものである。
【０００６】
【作用】本発明の定電圧回路では、上記のように、ＰＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジ
スタＮ１，Ｎ２及びダイオードＤ１，Ｄ２，Ｄ３と抵抗
Ｒ，ｘＲから構成されるバンドギャップ基準電圧回路に
おいて、電源投入時に各ＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３，Ｎ１，Ｎ２のゲート端子にダイオードＤ４，
Ｄ５を介して所定の電圧を供給するようにしたので、電
源投入された初期状態から、速やかに安定した出力電圧
Ｖｏが得られるものである。また、第２の抵抗ｘＲの両
端電圧を比較回路Ｃの入力電圧としたので、起動回路の
構成を簡略化できるものである。
ＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジ
スタＮ１，Ｎ２及びダイオードＤ１，Ｄ２，Ｄ３と抵抗
Ｒ，ｘＲから構成されるバンドギャップ基準電圧回路に
おいて、電源投入時に各ＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３，Ｎ１，Ｎ２のゲート端子にダイオードＤ４，
Ｄ５を介して所定の電圧を供給するようにしたので、電
源投入された初期状態から、速やかに安定した出力電圧
Ｖｏが得られるものである。また、第２の抵抗ｘＲの両
端電圧を比較回路Ｃの入力電圧としたので、起動回路の
構成を簡略化できるものである。
【０００７】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。高電位の電源端子
Ｖｄｄには、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の
各ソース端子が接続されている。各ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３のゲート端子は共通接続されてい
る。第１のＰＭＯＳトランジスタＰ１のドレイン端子
は、第１のＮＭＯＳトランジスタＮ１のドレイン端子に
接続されている。第２のＰＭＯＳトランジスタＰ２のド
レイン端子は、第２のＮＭＯＳトランジスタＮ２のドレ
イン端子に接続されている。各ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子は、第１のＰＭＯＳトランジスタ
Ｐ１のドレイン端子に接続されており、各ＰＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ３のゲート端子は、第２のＮＭ
ＯＳトランジスタＮ２のドレイン端子に接続されてい
る。第１のＮＭＯＳトランジスタＮ１のソース端子は、
第１のダイオードＤ１のアノード端子に接続されてお
り、第２のＮＭＯＳトランジスタＮ２のソース端子は、
第１の抵抗Ｒを介して第２のダイオードＤ２のアノード
端子に接続されている。第１のダイオードＤ１と第２の
ダイオードＤ２の接合面積比は１：Ｎに設定されてい
る。第１のダイオードＤ１と第２のダイオードＤ２の各
カソード端子は、低電位の電源端子Ｖｓｓに接続されて
いる。第３のＰＭＯＳトランジスタＰ３のドレイン端子
は、ダイオードＤ３のアノード端子に接続されており、
ダイオードＤ３のカソード端子は、第２の抵抗ｘＲを介
して低電位の電源端子Ｖｓｓに接続されている。出力端
子には、第３のＰＭＯＳトランジスタＰ３のドレイン端
子と第３のダイオードＤ３のアノード端子の接続点の電
圧Ｖｏが出力電圧として出力される。第３のダイオード
Ｄ３のカソード端子と第２の抵抗ｘＲの接続点の電圧
は、比較回路Ｃの非反転入力端子に印加されている。比
較回路Ｃの反転入力端子には、基準電圧Ｖａが印加され
ている。比較回路Ｃの出力には、第４のダイオードＤ４
のカソード端子が接続されている。第４のダイオードＤ
４のアノード端子は、各ＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３のゲート端子に接続されている。比較回路Ｃの
出力には、インバータ回路Ｈの入力端子が接続されてい
る。インバータ回路Ｈの出力端子には、第５のダイオー
ドＤ５のアノード端子が接続されている。第５のダイオ
ードＤ５のカソード端子は、各ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子に接続されている。
下、その回路構成について説明する。高電位の電源端子
Ｖｄｄには、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の
各ソース端子が接続されている。各ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３のゲート端子は共通接続されてい
る。第１のＰＭＯＳトランジスタＰ１のドレイン端子
は、第１のＮＭＯＳトランジスタＮ１のドレイン端子に
接続されている。第２のＰＭＯＳトランジスタＰ２のド
レイン端子は、第２のＮＭＯＳトランジスタＮ２のドレ
イン端子に接続されている。各ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子は、第１のＰＭＯＳトランジスタ
Ｐ１のドレイン端子に接続されており、各ＰＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ３のゲート端子は、第２のＮＭ
ＯＳトランジスタＮ２のドレイン端子に接続されてい
る。第１のＮＭＯＳトランジスタＮ１のソース端子は、
第１のダイオードＤ１のアノード端子に接続されてお
り、第２のＮＭＯＳトランジスタＮ２のソース端子は、
第１の抵抗Ｒを介して第２のダイオードＤ２のアノード
端子に接続されている。第１のダイオードＤ１と第２の
ダイオードＤ２の接合面積比は１：Ｎに設定されてい
る。第１のダイオードＤ１と第２のダイオードＤ２の各
カソード端子は、低電位の電源端子Ｖｓｓに接続されて
いる。第３のＰＭＯＳトランジスタＰ３のドレイン端子
は、ダイオードＤ３のアノード端子に接続されており、
ダイオードＤ３のカソード端子は、第２の抵抗ｘＲを介
して低電位の電源端子Ｖｓｓに接続されている。出力端
子には、第３のＰＭＯＳトランジスタＰ３のドレイン端
子と第３のダイオードＤ３のアノード端子の接続点の電
圧Ｖｏが出力電圧として出力される。第３のダイオード
Ｄ３のカソード端子と第２の抵抗ｘＲの接続点の電圧
は、比較回路Ｃの非反転入力端子に印加されている。比
較回路Ｃの反転入力端子には、基準電圧Ｖａが印加され
ている。比較回路Ｃの出力には、第４のダイオードＤ４
のカソード端子が接続されている。第４のダイオードＤ
４のアノード端子は、各ＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３のゲート端子に接続されている。比較回路Ｃの
出力には、インバータ回路Ｈの入力端子が接続されてい
る。インバータ回路Ｈの出力端子には、第５のダイオー
ドＤ５のアノード端子が接続されている。第５のダイオ
ードＤ５のカソード端子は、各ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子に接続されている。
【０００８】以下、本実施例の動作について説明する。
図１に示す基準電圧Ｖａは、安定時の出力電圧Ｖｏの供
給時に第３のＰＭＯＳトランジスタＰ３に流れる電流Ｉ
と、第２の抵抗ｘＲにより得られる電圧Ｉ・ｘＲよりも
低い電圧に設定してある。電源投入時、比較回路Ｃの出
力電圧はＶｓｓとなり、インバータ回路Ｈと第５のダイ
オードＤ５を介してＮＭＯＳトランジスタＮ１，Ｎ２の
ゲート端子には電圧Ｖｄｄが印加され、ＰＭＯＳトラン
ジスタＰ１，Ｐ２，Ｐ３のゲート端子には、第４のダイ
オードＤ４を介して電圧Ｖｓｓが印加され、それぞれの
ＭＯＳトランジスタのゲート電位が確定する。これによ
り、バンドギャップ基準電圧回路は、速やかに起動し、
所定の出力電圧Ｖｏが得られる。その後、Ｉ・ｘＲ＞Ｖ
ａとなると、比較回路Ｃの出力はＶｄｄとなり、第４及
び第５のダイオードＤ４，Ｄ５を介してのＰＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ３、ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子への電圧印加は停止されるため、
バンドギャップ基準電圧回路への影響は無くなり、定電
圧回路として安定な動作が得られる。
図１に示す基準電圧Ｖａは、安定時の出力電圧Ｖｏの供
給時に第３のＰＭＯＳトランジスタＰ３に流れる電流Ｉ
と、第２の抵抗ｘＲにより得られる電圧Ｉ・ｘＲよりも
低い電圧に設定してある。電源投入時、比較回路Ｃの出
力電圧はＶｓｓとなり、インバータ回路Ｈと第５のダイ
オードＤ５を介してＮＭＯＳトランジスタＮ１，Ｎ２の
ゲート端子には電圧Ｖｄｄが印加され、ＰＭＯＳトラン
ジスタＰ１，Ｐ２，Ｐ３のゲート端子には、第４のダイ
オードＤ４を介して電圧Ｖｓｓが印加され、それぞれの
ＭＯＳトランジスタのゲート電位が確定する。これによ
り、バンドギャップ基準電圧回路は、速やかに起動し、
所定の出力電圧Ｖｏが得られる。その後、Ｉ・ｘＲ＞Ｖ
ａとなると、比較回路Ｃの出力はＶｄｄとなり、第４及
び第５のダイオードＤ４，Ｄ５を介してのＰＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ３、ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子への電圧印加は停止されるため、
バンドギャップ基準電圧回路への影響は無くなり、定電
圧回路として安定な動作が得られる。
【０００９】
【発明の効果】本発明によれば、電源投入時、バンドギ
ャップ基準電圧回路のＭＯＳトランジスタのゲート端子
に電圧を印加し、所定の出力電圧が得られた安定動作後
は、基準電圧回路への影響の無くなるような起動回路を
付加することで、電源投入後、速やかに所定の出力電圧
が得られる定電圧回路を実現できるという効果がある。
また、バンドギャップ基準電圧回路から比較回路の入力
電圧を得ているので、起動回路の構成を簡略化できると
いう効果がある。
ャップ基準電圧回路のＭＯＳトランジスタのゲート端子
に電圧を印加し、所定の出力電圧が得られた安定動作後
は、基準電圧回路への影響の無くなるような起動回路を
付加することで、電源投入後、速やかに所定の出力電圧
が得られる定電圧回路を実現できるという効果がある。
また、バンドギャップ基準電圧回路から比較回路の入力
電圧を得ているので、起動回路の構成を簡略化できると
いう効果がある。
【図１】本発明の一実施例の回路図である。
【図２】従来例の回路図である。
Ｐ１ ＰＭＯＳトランジスタ Ｐ２ ＰＭＯＳトランジスタ Ｐ３ ＰＭＯＳトランジスタ Ｎ１ ＮＭＯＳトランジスタ Ｎ２ ＮＭＯＳトランジスタ Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード Ｄ３ 第３のダイオード Ｄ４ 第４のダイオード Ｄ５ 第５のダイオード Ｃ 比較回路 Ｈ インバータ回路 Ｖａ 基準電圧 Ｒ 第１の抵抗 ｘＲ 第２の抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 雅則 大阪府門真市大字門真1048番地 松下電工 株式会社内
Claims (1)
- 【請求項１】 高電位の電源端子に接続された第１及
び第２のＰＭＯＳトランジスタによる第１のカレントミ
ラー回路と、第１のカレントミラー回路に直列に接続さ
れた第１及び第２のＮＭＯＳトランジスタによる第２の
カレントミラー回路を備え、第１のＮＭＯＳトランジス
タのソース端子が第１のダイオードのアノード・カソー
ド間を介して低電位の電源端子に接続され、第２のＮＭ
ＯＳトランジスタのソース端子が第１の抵抗と第２のダ
イオードのアノード・カソード間を介して低電位の電源
端子に接続されて定電流回路を構成し、第１及び第２の
ＰＭＯＳトランジスタとゲート端子が共通で、前記定電
流回路に比例した電流を流し、ドレイン端子が第３のダ
イオードのアノード端子に接続され、第３のダイオード
のカソード端子が第２の抵抗を介して低電位側の電源端
子に接続され、第３のＰＭＯＳトランジスタのドレイン
端子を出力端子とするバンドギャップ基準電圧回路にお
いて、第２の抵抗の両端電圧と基準電圧を比較して、高
電位の電源端子の電圧が上昇すると共に出力が低電位か
ら高電位へと変化する比較回路と、比較回路の出力端子
にカソード端子が接続され、アノード端子が前記各ＰＭ
ＯＳトランジスタのゲート端子に接続された第４のダイ
オードと、入力端子が前記比較回路の出力に接続された
インバータ回路と、インバータ回路の出力端子にアノー
ド端子が接続され、カソード端子が前記各ＮＭＯＳトラ
ンジスタのゲート端子に接続された第５のダイオードと
を設けたことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04012059A JP3118929B2 (ja) | 1992-01-27 | 1992-01-27 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04012059A JP3118929B2 (ja) | 1992-01-27 | 1992-01-27 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204480A true JPH05204480A (ja) | 1993-08-13 |
| JP3118929B2 JP3118929B2 (ja) | 2000-12-18 |
Family
ID=11795033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04012059A Expired - Fee Related JP3118929B2 (ja) | 1992-01-27 | 1992-01-27 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3118929B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084391A (en) * | 1998-06-05 | 2000-07-04 | Nec Corporation | Bandgap reference voltage generating circuit |
| KR100328452B1 (ko) * | 1999-04-20 | 2002-03-16 | 박종섭 | 밴드-갭 레퍼런스 회로 및 그의 레퍼런스 전압 최적화 방법 |
| DE102006031549A1 (de) * | 2006-07-07 | 2008-01-31 | Infineon Technologies Ag | Bandabstandsreferenzschaltung mit einer Hochfahrschaltung und Verfahren zum Hochfahren einer Bandabstandsreferenzschaltung |
| US7560980B2 (en) | 2004-09-30 | 2009-07-14 | Citizen Holdings Co., Ltd. | Constant voltage generating circuit |
| JP2010092394A (ja) * | 2008-10-10 | 2010-04-22 | Renesas Technology Corp | 半導体装置及びｒｆｉｄタグチップ |
| JP2012113503A (ja) * | 2010-11-24 | 2012-06-14 | Seiko Instruments Inc | 定電流回路及び基準電圧回路 |
-
1992
- 1992-01-27 JP JP04012059A patent/JP3118929B2/ja not_active Expired - Fee Related
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