JP3263434B2 - 定電圧回路 - Google Patents
定電圧回路Info
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- JP3263434B2 JP3263434B2 JP15414592A JP15414592A JP3263434B2 JP 3263434 B2 JP3263434 B2 JP 3263434B2 JP 15414592 A JP15414592 A JP 15414592A JP 15414592 A JP15414592 A JP 15414592A JP 3263434 B2 JP3263434 B2 JP 3263434B2
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- parasitic pnp
- voltage
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳプロセスにお
いて形成される寄生ＰＮＰトランジスタのバンドギャプ
電圧を利用した定電圧回路に関するものである。
いて形成される寄生ＰＮＰトランジスタのバンドギャプ
電圧を利用した定電圧回路に関するものである。
【０００２】
【従来の技術】図２は従来のこの種の定電圧回路を示す
図である。Ｑ１〜Ｑ３はＣＭＯＳプロセスで形成される
寄生ＰＮＰトランジスタである。Ｑ４〜Ｑ６はＰＭＯＳ
トランジスタ、Ｑ７、Ｑ８はＮＭＯＳトランジスタであ
り、これらＱ４〜Ｑ８はカレントミラー回路を構成して
いる。Ｑ９は出力用のＮＭＯＳトランジスタで、ＯＰは
出力電圧調整用のオペアンプである。また、Ｒ１〜Ｒ４
は抵抗である。
図である。Ｑ１〜Ｑ３はＣＭＯＳプロセスで形成される
寄生ＰＮＰトランジスタである。Ｑ４〜Ｑ６はＰＭＯＳ
トランジスタ、Ｑ７、Ｑ８はＮＭＯＳトランジスタであ
り、これらＱ４〜Ｑ８はカレントミラー回路を構成して
いる。Ｑ９は出力用のＮＭＯＳトランジスタで、ＯＰは
出力電圧調整用のオペアンプである。また、Ｒ１〜Ｒ４
は抵抗である。
【０００３】この回路では、寄生ＰＮＰトランジスタＱ
１、Ｑ２の面積比を、Ｑ１：Ｑ２＝Ｎ：１に設定する
と、抵抗Ｒ１に流れる電流Ｉ1 が、 Ｉ1 ＝ＶT ｌｎＮ／Ｒ１ となって、この電流Ｉ1 がカレントミラーによってトラ
ンジスタＱ３に流れる。ＶT はサーマル電圧である。こ
のため、Ａ点には、 ＶA ＝ＶB E＋（Ｒ２／Ｒ１）ＶT ｌｎＮ なる電圧が得られる。ＶBEはトランジスタＱ３のベース
・エミッタ間電圧であり、負の温度係数を持つ。またサ
ーマル電圧ＶT は正の温度係数を持つ。従って、Ｒ２／
Ｒ１を適切に設定することによって、電圧ＶA を温度係
数の保障された電圧に保持できる。
１、Ｑ２の面積比を、Ｑ１：Ｑ２＝Ｎ：１に設定する
と、抵抗Ｒ１に流れる電流Ｉ1 が、 Ｉ1 ＝ＶT ｌｎＮ／Ｒ１ となって、この電流Ｉ1 がカレントミラーによってトラ
ンジスタＱ３に流れる。ＶT はサーマル電圧である。こ
のため、Ａ点には、 ＶA ＝ＶB E＋（Ｒ２／Ｒ１）ＶT ｌｎＮ なる電圧が得られる。ＶBEはトランジスタＱ３のベース
・エミッタ間電圧であり、負の温度係数を持つ。またサ
ーマル電圧ＶT は正の温度係数を持つ。従って、Ｒ２／
Ｒ１を適切に設定することによって、電圧ＶA を温度係
数の保障された電圧に保持できる。
【０００４】また、ここではこの電圧ＶA をオペアンプ
ＯＰとトランジスタＱ９を介して出力している。出力電
圧が変動するときは、出力設定抵抗Ｒ３とＲ４の共通接
続点の電圧がオペアンプＯＰに負帰還され、出力電圧が
一定となるような制御が行われる。
ＯＰとトランジスタＱ９を介して出力している。出力電
圧が変動するときは、出力設定抵抗Ｒ３とＲ４の共通接
続点の電圧がオペアンプＯＰに負帰還され、出力電圧が
一定となるような制御が行われる。
【０００５】
【発明が解決しようとする課題】しかし、図２の回路で
は、Ａ点のインピーダンスが高くそこが定電圧源にはな
らないので、図示のようにオペアンプＯＰを付加する必
要があった。
は、Ａ点のインピーダンスが高くそこが定電圧源にはな
らないので、図示のようにオペアンプＯＰを付加する必
要があった。
【０００６】本発明の目的は、オペアンプを使用せずと
も所定の定電圧を出力でき、且つ電圧制御ができるよう
にした定電圧回路を提供することである。
も所定の定電圧を出力でき、且つ電圧制御ができるよう
にした定電圧回路を提供することである。
【０００７】
【課題を解決するための手段】このために本発明は、エ
ミッタ面積比が１：Ｎで且つカレントミラーにより共通
電流が供給される第１、第２の寄生ＰＮＰトランジスタ
を設け、Ｎ倍側の第１の寄生ＰＮＰトランジスタに第１
の直列抵抗を接続し、上記第１の寄生ＰＮＰトランジス
タのベースと１倍側の上記第２の寄生ＰＮＰトランジス
タのベースを共通接続し、該共通接続点を上記カレント
ミラーにより上記共通電流が供給される第３の寄生ＰＮ
Ｐトランジスタのエミッタに第２の抵抗を介して接続
し、上記第１の寄生ＰＮＰトランジスタのエミッタに上
記第１の抵抗を介して第１のＭＯＳトランジスタを直列
接続すると共に、上記第２の寄生ＰＮＰトランジスタの
エミッタに第２のＭＯＳトランジスタを直列接続し、上
記第１、第２のＭＯＳトランジスタのゲートを共通接続
して、該共通接続点を上記カレントミラーにより上記共
通電流が供給されるダイオード接続の第３のＭＯＳトラ
ンジスタに接続し、該第３のＭＯＳトランジスタを第４
の寄生ＰＮＰトランジスタのエミッタに接続すると共
に、該第４の寄生ＰＮＰトランジスタのベースを出力電
圧設定抵抗に接続し、上記出力抵抗に直列接続される出
力用の第４のＭＯＳトランジスタのゲートを上記第２の
ＭＯＳトランジスタのドレインに接続して構成した。
ミッタ面積比が１：Ｎで且つカレントミラーにより共通
電流が供給される第１、第２の寄生ＰＮＰトランジスタ
を設け、Ｎ倍側の第１の寄生ＰＮＰトランジスタに第１
の直列抵抗を接続し、上記第１の寄生ＰＮＰトランジス
タのベースと１倍側の上記第２の寄生ＰＮＰトランジス
タのベースを共通接続し、該共通接続点を上記カレント
ミラーにより上記共通電流が供給される第３の寄生ＰＮ
Ｐトランジスタのエミッタに第２の抵抗を介して接続
し、上記第１の寄生ＰＮＰトランジスタのエミッタに上
記第１の抵抗を介して第１のＭＯＳトランジスタを直列
接続すると共に、上記第２の寄生ＰＮＰトランジスタの
エミッタに第２のＭＯＳトランジスタを直列接続し、上
記第１、第２のＭＯＳトランジスタのゲートを共通接続
して、該共通接続点を上記カレントミラーにより上記共
通電流が供給されるダイオード接続の第３のＭＯＳトラ
ンジスタに接続し、該第３のＭＯＳトランジスタを第４
の寄生ＰＮＰトランジスタのエミッタに接続すると共
に、該第４の寄生ＰＮＰトランジスタのベースを出力電
圧設定抵抗に接続し、上記出力抵抗に直列接続される出
力用の第４のＭＯＳトランジスタのゲートを上記第２の
ＭＯＳトランジスタのドレインに接続して構成した。
【０００８】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の定電圧回路の回路図である。図２に
おけるものと同一のものには同一の符号を付した。この
回路は、寄生ＰＮＰトランジスタＱ１、Ｑ２のベースを
抵抗Ｒ２とＰＭＯＳトランジスタＱ６のドレインとの間
に接続している。また、トランジスタＱ４〜８からなる
カレントミラー回路と共通電流を流すためのＰＭＯＳト
ランジスタＱ１０を設け、このトランジスタＱ１０にダ
イオード接続のＮＭＯＳトランジスタＱ１１を直列接続
し、このトランジスタＱ１１と負電源側との間に更に別
の寄生ＰＮＰトランジスタＱ１２を接続している。出力
トランジスタＱ９のゲートはトランジスタＱ８のドレイ
ンに接続し、出力検出電圧はトランジスタＱ１２のベー
スに帰還させている。
１はその一実施例の定電圧回路の回路図である。図２に
おけるものと同一のものには同一の符号を付した。この
回路は、寄生ＰＮＰトランジスタＱ１、Ｑ２のベースを
抵抗Ｒ２とＰＭＯＳトランジスタＱ６のドレインとの間
に接続している。また、トランジスタＱ４〜８からなる
カレントミラー回路と共通電流を流すためのＰＭＯＳト
ランジスタＱ１０を設け、このトランジスタＱ１０にダ
イオード接続のＮＭＯＳトランジスタＱ１１を直列接続
し、このトランジスタＱ１１と負電源側との間に更に別
の寄生ＰＮＰトランジスタＱ１２を接続している。出力
トランジスタＱ９のゲートはトランジスタＱ８のドレイ
ンに接続し、出力検出電圧はトランジスタＱ１２のベー
スに帰還させている。
【０００９】この回路では、Ａ点の電圧ＶA は、図２の
場合と全く同様に、 ＶA ＝ＶBE＋（Ｒ２／Ｒ１）ＶT ｌｎＮ となる。この電圧ＶA はトランジスタＱ２のベース電圧
である。一方、トランジスタＱ１２はトランジスタＱ１
〜Ｑ３と同一特性に、またトランジスタＱ７〜Ｑ１１は
相互に同一特性に設定される。そして、トランジスタＱ
２、Ｑ１２にはカレントミラー回路によって同一の電流
Ｉ1 が流れる。
場合と全く同様に、 ＶA ＝ＶBE＋（Ｒ２／Ｒ１）ＶT ｌｎＮ となる。この電圧ＶA はトランジスタＱ２のベース電圧
である。一方、トランジスタＱ１２はトランジスタＱ１
〜Ｑ３と同一特性に、またトランジスタＱ７〜Ｑ１１は
相互に同一特性に設定される。そして、トランジスタＱ
２、Ｑ１２にはカレントミラー回路によって同一の電流
Ｉ1 が流れる。
【００１０】従って、トランジスタＱ２のベースとトラ
ンジスタＱ８のゲートとの間の電圧Ｖ1 と、トランジス
タＱ１２のベースとトランジスタＱ１１のゲートとの間
の電圧Ｖ2 とは、「Ｖ1 ＝Ｖ2 」となる。このため、出
力設定抵抗Ｒ３とＲ４の共通接続点Ｂ点の電圧ＶB は、
「ＶB ＝ＶA 」となる。そして、この電圧ＶB が出力設
定抵抗Ｒ３、Ｒ４の比で増大され、出力電圧Ｖｏとして
出力される。
ンジスタＱ８のゲートとの間の電圧Ｖ1 と、トランジス
タＱ１２のベースとトランジスタＱ１１のゲートとの間
の電圧Ｖ2 とは、「Ｖ1 ＝Ｖ2 」となる。このため、出
力設定抵抗Ｒ３とＲ４の共通接続点Ｂ点の電圧ＶB は、
「ＶB ＝ＶA 」となる。そして、この電圧ＶB が出力設
定抵抗Ｒ３、Ｒ４の比で増大され、出力電圧Ｖｏとして
出力される。
【００１１】この出力電圧Ｖｏが変動して高くなると、
Ｂ点の電圧ＶB が高くなるので、トランジスタＱ１２の
エミッタ電圧が高くなり、トランジスタＱ７、Ｑ８のゲ
ート電圧が高くなる。このとき、トランジスタＱ７のソ
ースには抵抗Ｒ１が接続されているので、そのトランジ
スタＱ７よりもトランジスタＱ８の方のドレイン電流が
設定値より大きくなり、そのトランジスタＱ８のドレイ
ン電圧が低下し、トランジスタＱ９のドレイン電流が減
少して、出力電圧Ｖｏが低下し、所定値に落ち着く。逆
に出力電圧Ｖｏが低くなると、上記と逆の動作が行われ
る。
Ｂ点の電圧ＶB が高くなるので、トランジスタＱ１２の
エミッタ電圧が高くなり、トランジスタＱ７、Ｑ８のゲ
ート電圧が高くなる。このとき、トランジスタＱ７のソ
ースには抵抗Ｒ１が接続されているので、そのトランジ
スタＱ７よりもトランジスタＱ８の方のドレイン電流が
設定値より大きくなり、そのトランジスタＱ８のドレイ
ン電圧が低下し、トランジスタＱ９のドレイン電流が減
少して、出力電圧Ｖｏが低下し、所定値に落ち着く。逆
に出力電圧Ｖｏが低くなると、上記と逆の動作が行われ
る。
【００１２】
【発明の効果】以上から本発明によれば、オペアンプを
使用せず、２個のＭＯＳトランジスタと１個の寄生ＰＮ
Ｐトランジスタを使用するので、全体の必要素子数が少
なくなるという利点がある。
使用せず、２個のＭＯＳトランジスタと１個の寄生ＰＮ
Ｐトランジスタを使用するので、全体の必要素子数が少
なくなるという利点がある。
【図１】 本発明の一実施例の定電圧回路である。
【図２】 従来の定電圧回路の回路図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445,1/56,1/613 G05F 1/618,3/24,3/30
Claims (1)
- 【請求項１】 エミッタ面積比が１：Ｎで且つカレン
トミラーにより共通電流が供給される第１、第２の寄生
ＰＮＰトランジスタを設け、Ｎ倍側の第１の寄生ＰＮＰ
トランジスタに第１の直列抵抗を接続し、 上記第１の寄生ＰＮＰトランジスタのベースと１倍側の
上記第２の寄生ＰＮＰトランジスタのベースを共通接続
し、該共通接続点を上記カレントミラーにより上記共通
電流が供給される第３の寄生ＰＮＰトランジスタのエミ
ッタに第２の抵抗を介して接続し、 上記第１の寄生ＰＮＰトランジスタのエミッタに上記第
１の抵抗を介して第１のＭＯＳトランジスタを直列接続
すると共に、上記第２の寄生ＰＮＰトランジスタのエミ
ッタに第２のＭＯＳトランジスタを直列接続し、 上記第１、第２のＭＯＳトランジスタのゲートを共通接
続して、該共通接続点を上記カレントミラーにより上記
共通電流が供給されるダイオード接続の第３のＭＯＳト
ランジスタに接続し、 該第３のＭＯＳトランジスタを第４の寄生ＰＮＰトラン
ジスタのエミッタに接続すると共に、該第４の寄生ＰＮ
Ｐトランジスタのベースを出力電圧設定抵抗に接続し、 上記出力抵抗に直列接続される出力用の第４のＭＯＳト
ランジスタのゲートを上記第２のＭＯＳトランジスタの
ドレインに接続したことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15414592A JP3263434B2 (ja) | 1992-05-22 | 1992-05-22 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15414592A JP3263434B2 (ja) | 1992-05-22 | 1992-05-22 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324104A JPH05324104A (ja) | 1993-12-07 |
| JP3263434B2 true JP3263434B2 (ja) | 2002-03-04 |
Family
ID=15577860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15414592A Expired - Fee Related JP3263434B2 (ja) | 1992-05-22 | 1992-05-22 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263434B2 (ja) |
-
1992
- 1992-05-22 JP JP15414592A patent/JP3263434B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05324104A (ja) | 1993-12-07 |
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