JP4179776B2

JP4179776B2 - 電圧発生回路および電圧発生方法

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Publication number: JP4179776B2
Application number: JP2001369975A
Authority: JP
Inventors: 光俊菅原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-12-08
Filing date: 2001-12-04
Publication date: 2008-11-12
Anticipated expiration: 2021-12-04
Also published as: JP2002304224A; US6384586B1

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路の設計方法および構造に関し、特に、温度係数を任意に設定可能な電圧発生回路の設計方法に関する。
【０００２】
【従来の技術】
従来からバンドギャップリファレンス回路が集積回路を設計する際に用いられている。バンドギャップリファレンス回路の利点の多くは、温度特性が安定したリファレンス電圧を供給できることに由来する。実際に、リファレンス電圧の温度特性は理想的にはゼロに近づく。バンドギャップリファレンス回路の幾つかの実例の解析結果を、"Analog Integrated Circuit Design", David A. Jones and Ken Martin (John Wiley & Sons), PP.353-364に見ることができる。
【０００３】
図５はバンドギャップリファレンス回路の従来例の構成を示す回路図である。図示されるように、図５に示されるバンドギャップリファレンス回路はバイポーラトランジスタにより構成されているが、ＭＯＳトランジスタを含む他の半導体素子を用いてもよい。ＭＯＳトランジスタを用いた本願発明の具体例は、以下の記述に詳細に述べられている。
【０００４】
図５を参照すると、バンドギャップリファレンス回路のバイポーラ手段は、電源Ｖ_SとpnpトランジスタQ44のエミッタとの間に設けられて組み合わされる電流源Ｉ₀を含む。トランジスタQ44は電流源Ｉ₀とGNDとの間にコレクタ接地にて配置されている。バンドギャップリファレンス回路は、npnトランジスタQ41,Q42,Q43をも含み、これらのコレクタは、それぞれ抵抗R42,R43,R4４を介してトランジスタQ44のエミッタおよび電流源Ｉ₀と共通とされている。トランジスタQ41とQ43のエミッタは、直接GNDに接続され、トランジスタQ42のエミッタは抵抗R41を介してGNDと共通とされている。トランジスタQ41とQ42のベース電極は、共通にトランジスタQ41のコレクタに接続されている。トランジスタQ42のコレクタはトランジスタQ43のベースに接続され、トランジスタQ43のコレクタはトランジスタQ44のベースに接続されている。バンドギャップリファレンス回路の出力電圧V_outは、電流源Ｉ₀とトランジスタQ44との間に発生する。
【０００５】
図５に示されるバンドギャップリファレンス回路の動作を理解するために、一例として、トランジスタQ42のエミッタ領域がトランジスタQ41のエミッタ領域よりも大きい（10倍）と仮定する。この仮定に基づいて、バンドギャップリファレンス回路の動作を以下のように解析できる。
【０００６】
トランジスタQ41のコレクタの電位はＱ４１のベース・エミッタ間電圧（以下、VBE（Ｑ４１）と略す)であり、３００°Kで近似される常温で概略700ｍVである。付け加えると、図５から明らかなように、トランジスタQ42のコレクタの電位はQ43のVBE（Ｑ４３）と等しい。従って、抵抗R42とR43の両端の電圧もほぼ等しく、抵抗R42の抵抗値が抵抗R43の抵抗値と同じに設計されている場合には、それぞれを等しい電流が流れることとなる。この結果、トランジスタQ41とQ42もほぼ同じ電流が流れている。以上、および、トランジスタQ42のエミッタ領域がトランジスタQ41のエミッタ領域よりも大きなことから、以下が導出される。
【０００７】
I(Q41)=I_S＊exp[(q＊VBE(Q41)／(k＊T)]=I(Q42)=10I_S＊exp[(q＊VBE(Q42)／(k＊T)]
＊はかけ算、／は割り算を示す。
【０００８】
ここで、Ｉ（Q41）はトランジスタQ41における電流、Ｉ（Q42）はトランジスタQ42における電流である。
【０００９】
上式において、I_Sは指定された温度における逆飽和電流と理解される。バイポーラトランジスタの逆飽和電流はそのベース・エミッタ間の接合領域に比例することが知られている。トランジスタQ41とQ42は同じチップ上に作られるので、同じプロセスで製造され、トランジスタQ42のベース・エミッタ間の接合領域はトランジスタQ41の１０倍となるようにで製造されているので、トランジスタQ42の逆飽和電流はトランジスタQ41の逆飽和電流より１０倍程度大きい。上式の中で、
kはボルツマン定数、
qは電子の電荷、
Tは絶対温度、
であり、この結果、ΔVBE=VBE(Q41)-VBE(Q42)=(k＊T／q)＊ln10となる。
【００１０】
ΔVBEは、常温では約60ｍVとなり、温度係数は0.2mV／℃である。しかしながら、図５を精査すると、ΔVBEは抵抗R4１にかかる電圧である。抵抗R43をR41の10倍の値とすれば、R43の両端には600mVの電圧がかかり、温度係数は2ｍV／℃となる。
【００１１】
一方、トランジスタQ43のVBEを700mVとし、温度係数は-2mV程度とすると、リファレンス電圧Voutは1300mVで、温度係数が相殺されてゼロとなる。
【００１２】
【発明が解決しようとする課題】
シリコンを使った半導体の場合、温度係数が０となる電圧である1300ｍVはバンドギャップで決まるものであり（上記文献参照）、設計による自由度は無い。
【００１３】
実際的には、電流源Ｉ_Oによる電圧降下を考えると、Ｖ_Sは少なくとも1500ｍV程度は必要である。
【００１４】
一方、現在の半導体LSIの動向として、微細化を低消費電力の要求から、1.2Vや1.0Vの低い電源での動作が好まれるようになってきた。
このことは、1.2V程度の低い電圧源で動作させるために、バンドギャップリファレンス回路を典型的な発生電圧である1300ｍVよりも低いリファレンス電圧を発生するように設計しなければならないことは明らかである。
【００１５】
本発明は上記の課題を達成するためになされたものであって、従来よりも低いリファレンス電圧を発生することのできる低電圧発生回路および低電圧発生方法を実現することを目的とする。
【００１６】
【課題を解決するための手段】
上記およびその他の目的に対して、シリコンのバンドギャップエネルギー（約１．３eV)よりも小さなリファレンス電圧を発生する本発明の１つの態様としての回路は利点および能力を有する。本発明の回路は、第１および第２の差動入力を備える増幅器を含む。３個の電流源は増幅器出力と接続される制御端子を備え、等しい大きさの電流を供給する。第１の電流源出力は増幅器の第１の入力に接続されるとともに第１の接合素子を介して接地されている。第２の電流源出力は増幅器の第２の入力に接続されるとともに第２の接合素子および抵抗を介して接地されている。第３の接合素子はバイアス素子と接地との間に設けられている。電圧分割器は第３の接合素子にかかり、その出力が第３の電流源の出力と接続される。
【００１７】
本発明の他の態様では、半導体のバンドギャップ電圧よりも明らかに小さな電圧を発生する。回路は、差動電圧手段と、帰還増幅器と、第１および第２の電流源と、リファレンス電圧源と、抵抗素子とから構成されている。差動電圧手段は、第１の導電型における温度係数による差動電圧を発生する。第１の電流源は帰還増幅器の出力が供給される制御端子を具備し、出力は差動電圧手段に入力される。リファレンス電圧源によるリファレンス電圧は、第１の導電型とは逆特性の第２の導電型における温度係数による電圧を発生する。第２の電流源は、差動電圧に比例する電流を供給する。抵抗素子は、第２の電流源出力とリファレンス電圧源の間に設けられ、第２の電流源により供給される電流に比例して抵抗素子に加えられる電圧を発生する。電圧発生回路が発生する電圧は、抵抗素子に加えられる合計の電圧を表す。
【００１８】
本発明の他の態様によれば、非反転入力と反転入力とから出力する差動増幅器を具備する電圧発生回路が出力する電圧は、半導体のバンドギャップ電圧よりも小さい。第１の半導体接合素子は差動増幅器の反転入力と接地との間に設けられ、第１の電流源の出力は、差動増幅器の反転入力および第１の半導体接合素子に接続される。直列に接続される第２の半導体接合素子と第１の抵抗器は非反転入力と接地との間に設けられている。第２の電流源は、非反転入力に供給される出力を具備し、第２の半導体接合素子と第１の抵抗素子と接地とに直列に接続されている。リファレンス電圧回路は、直列抵抗値に等しいリファレンス電圧を定める。リファレンス電圧回路は、第３の半導体接合素子とこれと並列に組み合わされる分岐抵抗を具備する。第３の電流源は分岐抵抗と組み合わされ、これにより、電圧発生回路の出力は、実質的なリファレンス電圧が加算され、直列抵抗にかかる実質的な電圧となる。
【００１９】
加えて、本発明は、おおよそ１３００ｍVとして知られている名目上のバンドギャップ電圧よりも低いことが容易に判断できる出力電圧の発生方法を含む。方法によると、第１の電流は第１の半導体接合素子に供給され、第１の電流と実質上等しい大きさの第２の電流は直列に接続された第２の半導体接合素子と第１の抵抗に供給される。第２の半導体接合素子は、第１の半導体接合素子よりも大きな（実施例でにおけるおおよその大きさ）接合領域を備え、これにより、第１の接合部を通る電流の密度は第２の接合部を通る電流の密度に比例して大きなものとなる。第１の半導体接合素子は、帰還型差動増幅器の反転入力に接続され、直列に接続された第２の半導体接合素子と抵抗は帰還型差動増幅回路の非反転入力に接続されている。この結果、第１の半導体接合素子を介することによる電圧降下量は、第２の半導体接合素子を介することによる電圧降下量よりも大きく、電圧差は第１の抵抗に表れる。第２の電流の大きさは電圧差に比例し、第１の極性による温度係数を示す。リファレンス電圧は、並列に設けられた等しい抵抗素子からなる抵抗と直列に設けられた電流源と等しい。第２の電流と等しい大きさの第３の電流は、等しい抵抗を通るものとされ、これにより、等しい抵抗を通った電圧はリファレンス電圧に加えられ、出力電圧とされる。なぜならば、リファレンス電圧の温度係数は、第２の電流についての温度係数の特性と逆の特性を有し、適当な抵抗素子を選ぶことにより出力電圧の温度係数を簡単に正、負、もしくは、ゼロのいずれかとすることができる。
【００２０】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。
【００２１】
図1は本発明の第１の実施例の回路図である。図示されるように、本実施例はそれぞれ等しい電流値を供給する電流源Ｉ１，Ｉ２およびＩ３の端子を含む。電流源Ｉ１は帰還増幅器Ａ１の反転入力に接続されるとともにダイオードＤ１を介して接地されている。電流源Ｉ２は帰還増幅器Ａ１の非反転入力に接続されるとともに抵抗Ｒ１およびダイオードＤ２を介して接地されている。電流源Ｉ３は抵抗Ｒ３を介して接地され、また、抵抗Ｒ２を介して第４の電流源Ｉ４と接続されている。図１に示されるバンドギャップリファレンス回路の動作は以下の条件を前提とすることで理解できる。
【００２２】
（１）電流源Ｉ１，Ｉ２およびＩ３は等しい値の電流を供給する。
【００２３】
（２）抵抗Ｒ２とＲ３の値は等しく、その大きさは、１ｋΩの抵抗Ｒ１よりも大きい。
【００２４】
（３）ダイオードＤ２の接合領域はダイオードＤ１の接合領域よりも大きい。
【００２５】
これらの条件の下で、現在知られているバンドギャップリファレンス回路を考慮し、適用して解析すると、
ΔＶｆ＝Ｖｆ（Ｄ１）−Ｖｆ（Ｄ２）＝ｋ＊Ｔ／ｑ＊ｌｎ１０
ここで、Ｖｆ（Ｄ１），Ｖｆ（Ｄ２）のそれぞれは、ダイオードＤ１，Ｄ２による電圧降下である。さらにいうと、３００°Ｋで近似される室温において、ΔＶｆは６０ｍＶであり、０．２ｍＶ／℃の温度係数を有する。
【００２６】
図１を精査すると、抵抗Ｒ１による電圧降下はΔＶｆに近似すると推論される。帰還増幅器Ａ１の特性を、開ループ利得および入力インピーダンスが無限大である理想的な帰還増幅器に近いものとすれば、抵抗Ｒ１にかかる電圧はΔＶｆとなる。この結果は、帰還増幅器Ａ１の反転入力と非反転入力間の電圧は理想的にはゼロとなる事実に由来する。上記のように電流源Ｉ１，Ｉ２およびＩ３は等しい値の電流を供給するとすれば、電流源Ｉ２は以下に等しいことが必要となる。
【００２７】
Ｉ２＝ΔＶｆ／Ｒ１＝〔ｋ＊Ｔ／ｑ〕＊〔ｌｎ１０／Ｒ１〕
ダイオードＤ３による電圧降下Ｖｆ（Ｄ３）のすくなくとも一部は、電流源Ｉ４から供給される電流により決定される。電流源Ｉ４が供給する電流の大きさは重要ではないが、所定の電圧降下Ｖｆ（Ｄ３）が発生するように与えられる。電圧降下Ｖｆ（Ｄ３）は室温では７００ｍＶであり、温度係数は−２ｍＶ／℃である。
【００２８】
ダイオードD３と抵抗Ｒ２，R３からなる回路にテブナンの定理を適用すると、これらの回路はＶｆ（Ｄ３）＊Ｒ３／（Ｒ２＋Ｒ３）の電圧と、Ｒ２とＲ３の並列抵抗を持つ回路と等価である。かりにＲ２＝Ｒ３＝１０ＫΩとすれば、３５０mVの電圧と−１mV／℃の温度係数を持ち５ＫΩの抵抗の回路と等価ということになる。ここに、前述のＩ３が流れ込んで所望の電圧を発生する。例えば、Ｒ１＝１ＫΩとすれば、Ｒ１の両端の電圧に対して５ＫΩ／１ＫΩ＝５倍の増幅度となるため、Ｉ３により３００mVで温度係数＋１mVの電圧が上記テブナンの定理で算出された３５０mVの電圧と−１mV／℃の温度係数の電圧に加算される。つまり、６５０mVで温度係数０の電圧となる。
これは、標準的なバンドギャップリファレンス電圧の半分に等しく、そしてこの電圧は、十分に低く、上記のバンドギャップリファレンス回路は、１．０Ｖ程度の低い電圧源として主要電圧源と共用できる。
【００２９】
詳述した例と図１に示したバンドギャップリファレンス回路についての上記の解析は、リファレンス電圧を希望するレベルとし、および、指定された温度係数（正、負、もしくはゼロ）にしたがって設計する指針を述べたものである。
【００３０】
特に、Ｉ２＝Ｎ＊Ｉ１とし、Ｉ３＝Ｐ＊Ｉ２の状態で、ダイオードＤ２の接合領域をダイオードＤ１の接合領域のＭ倍とすると、以下の関係が容易に明示される。
【００３１】
Ｉ１＝Ｉｓ＊ｅｘｐ［ｑ＊Ｖｆ（Ｄ１）／（ｋ＊Ｔ）］
Ｉ２＝Ｍ＊Ｉｓ＊ｅｘｐ［ｑ＊Ｖｆ（Ｄ２）／（ｋ＊Ｔ）］
したがって、
ΔＶｆ＝Ｖｆ（Ｄ１）−Ｖｆ（Ｄ２）＝（ｋ＊Ｔ／ｑ）＊（ｌｎ（Ｍ＊Ｎ））
また、帰還増幅器Ａ１の特性を再度理想的なものとすると、
ΔＶｆ＝Ｉ２＊Ｒ１
Ｉ３はＩ２に比例し、その比例関係は以下とみなすことができる。
【００３２】
Ｉ３＝Ｐ＊Ｉ２＝（P＊ｋ＊Ｔ／ｑ）［（ｌｎ（Ｍ＊Ｎ））／Ｒ１］
他方で、基本的な回路理論を適用し、ダイオードＤ３による電圧源の減衰は、直列に設けられた等しい抵抗Ｒ２＊Ｒ３／（Ｒ２＋Ｒ３）とすると、テブナンによれば、［Ｖｆ＊Ｒ３］／（Ｒ２＋Ｒ３）の大きさとなる。これは、電流源Ｉ３により供給される電流はこれらの等しい大きさの抵抗を通るからであり、リファレンス電圧Ｖｏｕｔは一般的に以下により表される。
【００３３】
Ｖｏｕｔ＝［Ｖｆ＊Ｒ３／（Ｒ２＋Ｒ３）］＋［（ｋ＊Ｔ／ｑ）＊Ｐ＊Ｒ２＊Ｒ３／（Ｒ２＋Ｒ３）／Ｒ１＊ｌｎ（Ｍ＊Ｎ）］
第１項は、−２Ｒ３／（Ｒ２＋Ｒ３）ｍＶ／℃の負の温度係数を有し、第２項は正の温度係数を有するので、これらの統合によりリファレンス電圧の温度係数を正、負、もしくはゼロのいずれかとできる。
【００３４】
上記の検討内容は、本発明の記載および分析から明確に引き出される。バンドギャップリファレンス回路は、古典的なシリコン半導体素子のバンドギャップ電圧よりも低いことが重要となるリファレンス電圧を、調整可能な温度係数にて供給する。この記述から、これらの技術を知らせることにより、本発明のさまざまな具体例を思いつくと思われる。この点について、本発明の特定の実現例として、詳細が図２に示される回路が実施例となる。すなわち、バンドギャップリファレンス電圧がバイポーラトランジスタ技術によって実現されている。
【００３５】
図２を参照すると、図１に示した回路の実施例であることがすぐに理解できる。帰還増幅器Ａ１は、ｎｐｎトランジスタＱ１，Ｑ２の対からなる差動入力段を含む。帰還増幅器Ａ１はトランジスタＱ３，Ｑ４から構成されるカレントミラー型の負荷を包含する。トランジスタＱ１，Ｑ２のエミッタと接地との間に設けられた抵抗Ｒ４は、定電流源として作用する。ダイオードＤ１、および、直列に接続されたダイオードＤ２と抵抗Ｒ１のそれぞれは、トランジスタＱ１，Ｑ２のベースに差動対の入力を供給する。トランジスタＱ２のコレクタとなる帰還増幅器Ａ１の出力は、電流源であるｐｎｐトランジスタＩ１，Ｉ２，Ｉ３，Ｉ４のベースに直接入力されている。電流源は、本発明に適切であることを目的としてそれぞれ等しい電流を供給し、同様に作用するもので、図１に示した電流源と同じものである。
【００３６】
図２に示されるバイポーラによるバンドギャップリファレンス回路は、図１に関連する一般的な記述のすべてに合うものであり、図２に示される回路が含む細部を図１に合わせる必要はない。第１に、電流源Ｉ４が帰還増幅器Ａ１の帰還ループ内に含まれることに注目すべきである。すなわち、抵抗Ｒ２とＲ３の値が大きな場合、ダイオードＤ１のアノードは抵抗Ｒ２に接続することができ、電流源Ｉ４および第３の接合素子Ｄ３が切り離される。本発明におけるこのような配置が図３に示される。加えて、図２および図３に示される回路は、供給電圧ＶｃｃとトランジスタＱ２のベースとの間に接続された抵抗Ｒ５を含む。抵抗Ｒ５は、供給電圧Ｖｃｃを利用する回路の動作を保証する。このような結果は、供給電圧がはじめに供給されたときに、図２および図３に示されるすべてのトランジスタおよびダイオードがカットオフモード（非導通状態）となる状態では発生しない。
【００３７】
図２および図３のバンドギャップリファレンス回路は図１に示した概括的な回路に適用される詳細な解析にしたがって実際の動作を行う。特に、Ｉ１＝Ｉ２＝Ｉ３とし、Ｄ２のベースからエミッタまでの機能領域をＤ１の１０倍とし、Ｒ２＝Ｒ３＝１０Ｒ１とすると、リファレンス電圧Ｖoutは６５０ｍＶとなり、温度係数は０．２mV／℃である。
【００３８】
先述したように、本発明は１．０Ｖもしくはそれよりも低い供給電圧のバンドギャップリファレンス回路を提供する。この要求に鑑みて、図２および図３に示した回路を実現できるかをためすことは有益である。この点について、電流源Ｉ１，Ｉ２，Ｉ３，Ｉ４のそれぞれのコレクタ−エミッタ間電圧がすくなくとも５０ｍＶであるとすることが安全である。これは、ダイオードＤ１，Ｄ３にかかる電圧が７００ｍＶであり、Ｄ２／Ｒ１にかかる電圧が６４０ｍＶであり、適当な余裕が電流源のトランジスタの動作を保証することができる。トランジスタＱ１，Ｑ２による差動対を考えると、トランジスタＱ２のベース電圧が７００ｍＶであり、エミッタ電圧が６０ｍＶであることが注目される。トランジスタＱ２のコレクタ電圧はＶｃｃ−Ｖｆであり、ここで、ｐｎｐ素子のＶｆは２００ｍＶで近似され、トランジスタＱ２のコレクタ−エミッタ間の降伏電圧は１４０ｍＶであり、９０ｍＶの余裕をもって表される。トランジスタＱ１についても、本質的には同じ解析を適用することができる。図２または図３に示した回路は８１０ｍＶの供給電圧により動作する。供給電圧が９００ｍＶであるとすると、バンドギャップリファレンス回路は２０℃の室温ではＶｆが増加し、９０ｍＶ程度で動作する。
【００３９】
図４を参照すると、本発明が、図２または図３に示されるリファレンス電圧発生回路に，バイポーラ接合トランジスタだけでなく、ＭＯＳトランジスタを用いもよいことがわかる。
【００４０】
図４における帰還増幅器Ａ１は、ｎチャネルＭＯＳトランジスタＱ１１，Ｑ１２から構成される入力対からなる差動入力段を含む。入力対のソース端子は共通に接続され、ソース抵抗Ｒ１４を介して接地されている。抵抗Ｒ１４は、入力対に対しての電流源に似たような機能を果たす。帰還増幅器Ａ１は、トランジスタＱ１３，Ｑ１４から構成されるカレントミラー型の能動負荷を駆動する。接合ダイオードＤ１はトランジスタＱ１２の入力ゲートと接地との間に設けられている。トランジスタＱ１２のドレインである帰還増幅器Ａ１の出力は、直接電流源を構成するトランジスタＩ１，Ｉ２，Ｉ３，Ｉ４の入力（ゲート）端子に供給されている。電流源は、本発明の上述した図１ないし図３に示した電流源と実質的に等しくなるために、それぞれ等しい電流を供給し、同様に動作を行う。
【００４１】
図４に示す回路は図２および図３に示したバイポーラを用いて図１に示された回路と同様に動作し、リファレンス電圧Ｖoutを発生する。特に、電流源I4は帰還増幅器Ａ１出力により駆動され、接合ダイオードＤ３にバイアス電流を供給する。ダイオードＤ３、抵抗Ｒ２，Ｒ３は、テブナンにおける直列抵抗による電圧源に相当する。直列抵抗は抵抗Ｒ２、Ｒ３を並列に組み合わせたＲ２／Ｒ３に相当し、ＶoutはダイオードＤ３を分圧した降下電圧とされる。図１ないし図３に示された回路についての解析は図４に示されるMOSを用いたものにも適用できる。すなわち、電流源Ｉ１，Ｉ２,Ｉ３が理想的であるとし、ダイオードＤ２の接合領域がダイオードＤ１の接合領域の１０倍以上大きいとし、Ｒ２＝Ｒ３＝１０Ｒ１とすると、Ｖoutは温度係数が０ｍＶ／℃の６５０ｍＶとなり、シリコンのバンドギャップ電圧の半分となる。
【００４２】
上記の内容は、電源ＶＤＤより供給される、要求された低い電圧でのＭＯＳによる回路の動作を保証することに有効となる。解析するため、電源ＶＤＤを９００ｍＶとする。電流源Ｉ１，Ｉ２，Ｉ３より供給される電流が十分な大きさとすると、電流源となるトランジスタはソース−ドレイン間が５０ｍＶの電位差となると動作する。ダイオードＤ１、Ｄ３にかかる電圧は約７００ｍＶであり、抵抗Ｒ１／ダイオードＤ２にかかる電圧は６４０ｍＶとなる。その結果、電流源となるトランジスタは完全な動作を行うに適当となるソース−ドレイン間電圧に１５０ｍＶ程度の許容範囲を持つ。帰還増幅器Ａ１の入力対Ｑ１１，Ｑ１２は、トランジスタＱ１２のゲート電圧が７００ｍＶであることが知られている。これは、ＭＯＳトランジスタのゲート−ソース間電圧が約５００ｍＶであり、トランジスタＱ１２のソース電圧が２００ｍＶであるためである。トランジスタＱ１２のドレイン電圧４００ｍＶはＶＤＤに等しく、ＰＭＯＳトランジスタのゲート−ソース間電圧（約５００ｍＶ）よりも小さい。したがって、この状況下では、トランジスタＱ１２のドレイン−ソース間電圧は２００ｍＶであり、トランジスタＱ１２は動作するのに必要となる電圧に１５０ｍＶの余裕を持って動作を行う。実質的に同様の解析をトランジスタＱ１１の動作に適用できる。
【００４３】
図４に示したＭＯＳを用いた回路には、電源からの電圧ＶＤＤによる動作を保証するスタートアップ回路Ｓ１が具備される。スタートアップ回路は、ドレイン電極が電流源Ｉ１、Ｉ２，Ｉ３，Ｉ４の入力および帰還増幅器Ａ１の出力に共通に接続されたＮＭＯＳトランジスタＱ１７を具備する。トランジスタＱ１７のゲート電極はＮＭＯＳトランジスタＱ１６のドレインと共通に接続されている。トランジスタＱ１６のゲートは、抵抗Ｒ２とＲ３との中間接続点において電流源Ｉ３の出力と接続されている。トランジスタＱ１７のゲートとトランジスタＲ１６のドレインはＰＭＯＳトランジスタＱ１５を介してＶＤＤに接続されている。動作開始時には、トランジスタＱ１６は非導通状態にあるが、トランジスタＱ１７はトランジスタＱ１５を介してバイアスされており、電流源であるトランジスタＩ１，Ｉ２，Ｉ３，Ｉ４は導通状態となる。この結果、トランジスタＱ１６が電流を流すことのできるバイアス電圧がトランジスタＱ１６のゲートに供給される。トランジスタＱ１６の導通に伴い、トランジスタＱ１７は非導通状態とされ、リファレンス電圧発生回路が定常状態の間はスタートアップ回路Ｓ１を実際上無効とする。
【００４４】
本発明による好適実施例と考えられるものを示し説明したが、本発明はこれらの実施例に限定されるものではない。特許請求の範囲に定義される本発明による技術思想から逸脱することなく、さまざまな修正及び変更してもよい。例えば、図２および図３に示したバイポーラ半導体による本発明の実施例を示し、図４にはＭＯＳによる本発明の実施例を示したが、本発明は、半導体の構造により限定されるものではない。特に、本発明を、図１ないし図３を組み合わせによる、ＢｉＣＭＯＳ構造により実現してもよい。加えて、図２および図３におけるＰＮＰトランジスタをＰＭＯＳトランジスタとすることも可能である。
【００４５】
【発明の効果】
前述の通り、任意の温度係数の電圧が得られる。
【００４６】
特に、電流源I1、I2及びI3の値が等しく、接合D2は接合D1の10倍の面積を持ち、抵抗R2とR3はともに抵抗R1の10倍の値の場合には、前述の通り、従来のバンドギャップリファレンス回路のちょうど半分の安定した、温度係数が0で出力電圧が650mVの電圧がえられる。
【００４７】
電源電圧Vccがわずか900mVの時を考察する。電流源I1、I2、I3及びI4を構成するＭＯＳトランジスタの大きさを、ドレイン・ソース間電圧が50ｍV程度から５極管動作するように設定しておく。接合D1、D3、の電圧を700mV、(仮定からD2は640mVとなる)としても150mVの余裕がある。
【００４８】
トランジスタQ12のゲート電位が700mVになるので、ソース電位はこれからゲート・ソース間電圧(例えば500mV程度に設定可能)を減じた値となる。一方ドレイン電位は電源電圧VDDからPMOSトランジスタのゲート・ソース間電圧(例えば500mVと設定可能)分下がった電圧であり、150mVの余裕を持って動作する。トランジスタQ11についても同様である。
【００４９】
従って本実施例は常温では、電源電圧Vccが750mV以上で動作する。温度が45゜C低下して-20゜Cになったときに接合が790mVの電圧になったとしても、電源電圧Vcc=840mVでぎりぎりで動作する。
【００５０】
従来のバンドギャップリファレンス回路が原理的に1.3V以上でしか動作しなかったことを鑑みると、電源電圧が1.2Vや1Vの時代に、本発明の回路で電源電圧840mVまで動作可能な安定な電圧が得られる意義は極めて大きい。
【図面の簡単な説明】
【図１】図１は、調整可能な温度係数にて、シリコン半導体素子のバンドギャップ電圧よりも実際的に小さなリファレンス電圧を発生する本発明によるリファレンス電圧発生回路の一般的な実施例の回路図である。
【図２】図２は本発明をバイポーラトランジスタにて構成した実施例の回路図である。
【図３】図３は本発明をバイポーラトランジスタにて構成した実施例の回路図である。
【図４】図４は本発明をＭＯＳＦＥＴを用いて大規模に作製した実施例の回路図である。
【図５】図５は、シリコン半導体素子のバンドギャップ電圧におおよそ等しいリファレンス電圧を、温度係数がおおよそゼロで発生するリファレンス電圧発生回路の回路図である。
【符号の説明】
Ｉ１〜Ｉ４電流源
Ａ1 帰還増幅器
Ｒ１〜Ｒ３抵抗
Ｄ１〜Ｄ３ダイオード
Ｑ１〜Ｑ４トランジスタ

Claims

半導体のバンドギャップ電圧よりも低い電圧を供給する電圧発生回路において、
第１の入力および第２の入力を備える増幅器と、
実質的に等しい大きさの電流を供給する第１ないし第３の電流源と、
前記増幅器の第１の入力と接地との間に設けられた第１の半導体接合素子と、
前記増幅器の第２の入力と接地との間に直列に設けられた第２の半導体接合素子および第１の抵抗と、
バイアス素子と接地との間に設けられた第３の半導体接合素子と、
前記第３の半導体接合素子と接続される端子を有し、前記端子に第３の電流源が接続され、前記第３の半導体接合素子に付設される分圧器と、を具備し、
前記第１の電流源は前記増幅器の第１の入力に接続され、前記第２の電流源は前記増幅器の第２の入力に接続され、
前記バンドギャップ電圧よりも低い電圧を前記端子から出力することを特徴とする電圧発生回路。
半導体のバンドギャップ電圧よりも低い電圧を供給する電圧発生回路において、
第１の極性の温度係数による差動電圧を発生する差動電圧手段と、
前記差動電圧手段と接続する入力および出力を有する帰還増幅器と、
前記帰還増幅器出力と接続する制御端子および前記差動電圧手段と接続する出力を有する第１の電流源と、
前記第１の極性の温度特性と逆の第２の極性の温度係数の電圧を発生するリファレンス電圧源と、
前記帰還増幅器出力と接続する制御端子を有し、前記差動電圧に比例する電流を供給可能な第２の電流源と、
前記リファレンス電圧源の出力に接続された抵抗分圧器と、
を具備し、
前記第２の電流源が前記抵抗分圧器の中間接続点に接続され、前記バンドギャップ電圧よりも低い電圧を前記中間接続点から出力する電圧発生回路。
請求項２記載の電圧発生回路において、
前記帰還増幅器は、反転入力と非反転入力とを具備し、
前記差動電圧手段は、前記帰還増幅器の反転入力と接地との間に設けられた第１の電圧素子と、前記帰還増幅器の非反転入力と接地との間に設けられた第２の電圧素子とを具備することを特徴とする電圧発生回路。
請求項３記載の電圧発生回路において、
前記第１の電流源は、第１の電圧素子へ第１の電流を供給する第１の電流素子と、第２の電圧素子へ第２の電流を供給する第２の電流素子を具備することを特徴とする電圧発生回路。
請求項４記載の電圧発生回路において、
前記第１の電流と第２の電流はその大きさが実質的に等しいことを特徴とする電圧発生回路。
請求項２記載の電圧発生回路において、
前記帰還増幅器は、反転入力と非反転入力とを具備し、
前記差動電圧手段は、
前記帰還増幅器の反転入力と接地との間に設けられた第１の半導体接合素子と、
前記帰還増幅器の非反転入力と接地との間に直列に設けられた第２の半導体接合素子および第１の抵抗と、
を具備することを特徴とする電圧発生回路。
請求項６記載の電圧発生回路において、
前記第１および第２の半導体接合素子がｐｎ接合のダイオードであることを特徴とする電圧発生回路。
請求項７記載の電圧発生回路において、
前記第１の電流源は、前記第１の半導体接合素子へ第１の電流を供給する第１の電流素子と、前記第２の半導体接合素子および前記第１の抵抗へ第２の電流を供給する第２の電流素子と、を具備することを特徴とする電圧発生回路。
請求項８記載の電圧発生回路において、
前記第１の電流と第２の電流はその大きさが実質的に等しいことを特徴とする電圧発生回路。
請求項９記載の電圧発生回路において、
前記第１の電流素子は、前記帰還増幅器の出力と接続する制御端子と前記帰還増幅器の反転入力および前記第１の半導体接合素子と接続する出力端子とを具備するトランジスタとにより構成され、前記第２の電流素子は、前記帰還増幅器の出力および前記第２の半導体接合素子および前記第１の抵抗と接続する制御端子を具備するトランジスタにより構成されることを特徴とする電圧発生回路。
請求項７記載の電圧発生回路において、
前記第２の半導体接合素子は前記第１の半導体接合素子よりも大きな接合領域を有することを特徴とする電圧発生回路。
請求項１１記載の電圧発生回路において、
前記第１の電流源は、前記第１の半導体接合素子へ第１の電流を供給する第１の電流素子と、前記第２の半導体接合素子および前記第１の抵抗へ第２の電流を供給する第２の電流素子と、を具備することを特徴とする電圧発生回路。
請求項１２記載の電圧発生回路において、
前記第１の電流と第２の電流はその大きさが実質的に等しいことを特徴とする電圧発生回路。
請求項１３記載の電圧発生回路において、
前記第１の電流素子は、前記帰還増幅器の出力と接続する制御端子と前記帰還増幅器の反転入力および前記第１の半導体接合素子と接続する出力端子とを具備するトランジスタとにより構成され、前記第２の電流素子は、前記帰還増幅器の出力および前記第２の半導体接合素子および前記第１の抵抗と接続する制御端子を具備するトランジスタにより構成されることを特徴とする電圧発生回路。
請求項７記載の電圧発生回路において、
前記リファレンス電圧源は、
第３の半導体接合素子を有することを特徴とする電圧発生回路。
請求項１５記載の電圧発生回路において、
前記リファレンス電圧源は、さらに、前記第３の半導体接合素子のバイアス電流源を有することを特徴とする電圧発生回路。
請求項１５記載の電圧発生回路において、
前記抵抗分圧器は、第２の抵抗と第３の抵抗を備え、前記第２の抵抗の一端が前記第３の半導体接合素子に、前記第３の抵抗の一端が接地点に、前記第２および第３の抵抗の他端が前記中間接続点に、それぞれ接続されることを特徴とする電圧発生回路。
請求項１７記載の電圧発生回路において、
前記第１の電流源は、前記第１の半導体接合素子へ第１の電流を供給する第１の電流素子と、前記第２の半導体接合素子および前記第１の抵抗へ第２の電流を供給する第２の電流素子と、を具備し、前記第１の電流と第２の電流の大きさは実質的に等しいことを特徴とする電圧発生回路。
シリコン半導体のバンドギャップ電圧よりも低い電圧を供給する電圧発生回路において、
非反転入力、反転入力、および出力を備える差動増幅器と、
前記差動増幅器の反転入力と接地との間に設けられた第１の半導体接合素子と、
出力が前記差動増幅器の反転入力および前記第１の半導体接合素子と接続された第１の電流源と、
前記差動増幅器の非反転入力と接地との間に直列に設けられた第２の半導体接合素子および第１の抵抗と、
出力が前記差動増幅器の非反転入力および前記第２の半導体接合素子および前記第１の抵抗に接続された第２の電流源と、
第３の半導体接合素子および該第３の半導体接合素子に併設された抵抗分圧器を有し、直列に設けられた等しい抵抗とともにリファレンス電圧を生成するリファレンス電圧回路と、
前記抵抗分圧器に電流を流すために抵抗分圧器に接続される第３の電流源と、を具備し、これにより、リファレンス電圧と直列に設けられた等しい抵抗に加えられる電圧と等しい電圧とが加算された電圧が出力電圧となることを特徴とする電圧発生回路。
請求項１９記載の電圧発生回路において、
前記第１、第２および第３の電流源のそれぞれが前記差動増幅器の出力と接続する制御端子を有し、これにより各電流源が供給する電流の大きさが等しいことを特徴とする電圧発生回路。
請求項２０記載の電圧発生回路において、
前記第２の半導体接合素子の接合領域が前記第１の半導体接合素子の接合領域よりも大きく、これにより、温度係数が第１の極性の差動電圧ΔＶｆが前記第１の抵抗により生成されることを特徴とする電圧発生回路。
請求項２１記載の電圧発生回路において、
前記リファレンス電圧回路により生成される前記リファレンス電圧が前記第１の極性と逆の第２の極性の温度係数であることを特徴とする電圧発生回路。
請求項２２記載の電圧発生回路において、
前記抵抗分圧器に流れる電流が差動電圧ΔＶｆに比例することを特徴とする電圧発生回路。
請求項２３記載の電圧発生回路において、
前記リファレンス電圧は、電流源によって供給される電流により前記第３の半導体接合素子をバイアスすることによって生成され、これにより、前記第３の半導体接合素子にかかる電圧および抵抗分圧器による前記第３の半導体接合素子の分圧が降下することを特徴とする電圧発生回路。
請求項１９記載の電圧発生回路において、
前記差動増幅器が、差動入力トランジスタ対および能動負荷を有することを特徴とする電圧発生回路。
請求項２５記載の電圧発生回路において、
前記能動負荷が、カレントミラー型に配置されたトランジスタ対により構成されることを特徴とする電圧発生回路。
請求項１９記載の電圧発生回路において、
前記第１ないし第３の半導体接合素子のそれぞれが、バイポーラトランジスタのベース−エミッタ接合であることを特徴とする電圧発生回路。
請求項２７記載の電圧発生回路において、
前記第１ないし第３の電流源のそれぞれが、前記差動増幅器の出力に接続する制御端子を有し、これにより、前記第１ないし第３の電流源のそれぞれが供給する電流の大きさが実質的に等しいことを特徴とする電圧発生回路。
請求項２８記載の電圧発生回路において、
前記第２の半導体接合素子の接合領域が前記第１の半導体接合領域よりも大きく、これにより、温度係数が第１の極性の差動電圧ΔＶｆが第１の抵抗により生成されることを特徴とする電圧発生回路。
請求項２９記載の電圧発生回路において、
前記リファレンス電圧回路により生成される前記リファレンス電圧が前記第１の極性と逆の第２の極性の温度係数であることを特徴とする電圧発生回路。
請求項３０記載の電圧発生回路において、
前記抵抗分圧器に流れる電流が差動電圧ΔＶｆに比例することを特徴とする電圧発生回路。
請求項３１記載の電圧発生回路において、
前記リファレンス電圧は、電流源によって供給される電流により前記第３の半導体接合素子をバイアスすることによって生成され、これにより、前記第３の半導体接合素子にかかる電圧および抵抗分圧器による前記第３の半導体接合素子の分圧が降下することを特徴とする電圧発生回路。
請求項３２記載の電圧発生回路において、
電圧供給時の動作を保証するスタートアップ回路を有することを特徴とする電圧発生回路。
半導体のバンドギャップ電圧よりも低い電圧を供給する電圧発生方法において、
第１の電流を第１の半導体接合素子に供給し、
前記第１の半導体接合素子を差動増幅器の反転入力に接続して前記第１の電流と実質的に等しい第２の電流を、直列に設けられた、第１の半導体接合素子よりも大きな接合領域を有する第２の半導体接合素子および第１の抵抗に供給し、
前記第２の半導体接合素子および前記第１の抵抗とを差動増幅器の非反転入力に接続することによって第１の半導体接合素子における電圧降下を第２の半導体接合素子における電圧降下よりも大きなものとし、これにより、第１の抵抗に差動電圧が表れ、第２の電流が差動電圧に比例する第１の極性の温度係数を生じせしめ、
少なくとも２つの抵抗素子から形成される等しい抵抗により、前記第１の極性と逆の第２の極性の温度係数のリファレンス電圧を生成し、
前記第２の電流と等しい大きさの第３の電流を前記等しい抵抗に流れるものとし、これにより、出力電圧を前記リファレンス電圧と前記等しい抵抗にかかる電圧とを加算して生成する電圧発生方法。
請求項３４記載の電圧発生方法において、
前記第１ないし第３の電流のそれぞれは前記第１ないし第３の電流源により供給され、前記の各電流源は、前記差動増幅器の出力に応じて対応する電流を供給し、前記出力電圧を生成する電圧発生方法。
請求項３５記載の電圧発生方法において、
差動入力トランジスタ対および能動負荷を有する前記差動増幅器を用いて前記出力電圧を生成することを特徴とする電圧発生方法。
請求項３６記載の電圧発生方法において、
前記リファレンス電圧は第３の半導体接合素子をバイアスすることにより第３の半導体接合素子に表れ、また、前記抵抗分圧器を前記第３の半導体接合素子に接続し、これにより、抵抗分圧器出力にリファレンス電圧が表れるようにして、前記出力電圧を生成する電圧発生方法。
半導体のバンドギャップ電圧よりも低い電圧を供給する電圧発生回路において、
第１の入力および第２の入力を備える増幅器と、
実質的に等しい大きさの電流を供給する第１ないし第３の電流源と、
前記増幅器の第１の入力と接地との間に設けられた第１の接合素子と、
前記増幅器の第２の入力と接地との間に直列に設けられた第２の接合素子および第１の抵抗と、
前記増幅器の第１の入力と接地との間に設けられ、前記第３の電流源と接続される端子を有し、該端子における電圧がバンドギャップ電圧よりも低い出力電圧となる抵抗分圧器と、を具備し、
前記第１の電流源は前記増幅器の第１の入力に接続され、前記第２の電流源は前記増幅器の第２の入力に接続されることを特徴とする電圧発生回路。
請求項３８記載の電圧発生回路において、
前記抵抗分圧器は第１の接合素子と前記端子との間に設けられた第２の抵抗と、前記端子と接地との間に設けられた第３の抵抗とを有し、これにより、前記出力電圧が、前記第１の接合素子にかかる電圧に比例する第１の電圧と前記第３の電流源により供給される電流に比例する第２の電圧とを加算したものとなることを特徴とする電圧発生回路。
請求項３９記載の電圧発生回路において、
前記第１の接合素子の接合領域は前記第２の接合素子の接合領域よりも小さく、これにより、第１の抵抗に差動電圧ΔＶｆが表れ、該差動電圧の温度特性は、前記第１の接合素子に表れる電圧の温度特性の極性と逆の極性であることを特徴とする電圧発生回路。
請求項４０記載の電圧発生回路において、
前記第３の電流源より供給される電流が前記差動電圧に比例し、これにより、前記第１の電圧の温度特性の極性が前記第２の電圧の温度特性の極性と逆となることを特徴とする電圧発生回路。
請求項４１記載の電圧発生回路において、
前記第２の抵抗の大きさがＲ２であり、前記第３の抵抗の大きさがＲ３であり、前記第１の電圧が（Ｒ３）（Ｒ２＋Ｒ３）に比例し、前記第２の電圧が［（Ｒ２）（Ｒ３）］／（Ｒ２＋Ｒ３）に比例することを特徴とする電圧発生回路。
第１及び第２の半導体接合素子と、
前記第１および第２の半導体接合素子それぞれに電流を供給する第１及び第２の制御可能な電流源と、
前記第２の半導体接合素子に直列に接続された第１の抵抗と、
前記第１および第２の電流源の出力の電圧の差を入力とする増幅器と、
順方向にバイアスされた第３の半導体接合素子と、
前記第３の半導体接合素子の両端に生ずる電圧を分割する第２及び第３の抵抗と、
前記第２の電流源に比例する第３の電流源と、を有し、
前記増幅器の出力を前記第１及び第２の電流源の制御端子に負帰還として接続し、前記第３の電流源の出力を前記第２と第３の抵抗の接続点に接続し、前記接続点の電圧に応じた出力を取り出すことを特徴とする電圧発生回路。
請求項４３に記載の電圧発生回路において、
前記増幅器は差動トランジスタ対と能動負荷と電流供給手段を含むことを特徴とする電圧発生回路。
請求項４３または請求項４４のいずれかに記載の電圧発生回路において、
前記第１及び第２の電流源を強制的にオンさせるスタートアップ回路を付加したことを特徴とする電圧発生回路。
請求項４５に記載の電圧発生回路において、
前記起動回路は、前記接続点の電圧に応じた出力の電圧もしくは前記第１乃至第３の電流源の入力端子の電圧に応じて前記第１及び第２の電流源を強制的にオンオフさせることを特徴とする電圧発生回路。
第１及び第２の半導体接合素子と、
前記第１および第２の半導体接合素子それぞれに電流を供給する第１及び第２の制御可能な電流源と、
前記第２の半導体接合素子に直列に接続された第１の抵抗と、
前記第１および第２の電流源の出力の電圧の差を入力とする増幅器と、
前記第１の半導体接合素子の両端に生ずる電圧を分割する第２及び第３の抵抗と、
前記第２の電流源に比例する第３の電流源と、を有し、
前記増幅器の出力を前記第１及び第２の電流源の制御端子に負帰還として接続し、前記第３の電流源の出力を前記第２と第３の抵抗の接続点に接続し、前記接続点の電圧に応じた出力を取り出すことを特徴とする電圧発生回路。
請求項４７に記載の電圧発生回路において、
前記増幅器は差動トランジスタ対と能動負荷と電流供給手段を含むことを特徴とする電圧発生回路。
請求項４７または請求項４８のいずれかに記載の電圧発生回路において、
前記第１及び第２の電流源を強制的にオンさせるスタートアップ回路を付加したことを特徴とする電圧発生回路。
請求項４９に記載の電圧発生回路において、
前記起動回路は、前記接続点の電圧に応じた出力の電圧もしくは前記第１乃至第３の電流源の入力端子の電圧に応じて前記第１及び第２の電流源を強制的にオンオフさせることを特徴とする電圧発生回路。