JPH0259912A

JPH0259912A - 差動電圧源

Info

Publication number: JPH0259912A
Application number: JP1174320A
Authority: JP
Inventors: Rinaldo Castello; リナルド・カステロ; Marco Ferro; マルコ・フエロー; Franco Salerno; フランコ・サレルノ; Lucano Tomasini; ルチアーノ・トマシニ
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1988-07-12
Filing date: 1989-07-07
Publication date: 1990-02-28
Anticipated expiration: 2010-10-18
Also published as: US4926138A; JPH0797301B2; IT1223685B; IT8867656A0; EP0350857A1; DE68919764D1; DE68919764T2; EP0350857B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は集積回路技術にかかわり、特に、完全差動基準
電圧源にかかわる。

周知のように、フィルタ、アナログ−ディジタル及びデ
ィジタル−アナログ変換器のような高精密アナログ回路
を履行するための完全差動回路は近年開発された。特に
、パイブリッド０ＭＯ３技術では、同一の基板がアナロ
グ及びディジタル回路の間で共有されている。

この傾向は、電源ライン上にある雑音に対する差動回路
の高い免疫性、並びに、相補形出力電圧の使用による２
倍のダイナミックレンジに起因している。差動回路の利
点は、唯一の低い値の電源電圧が利用できるときに特に
明白である。

パイブリッドＣＭＯ３技術システムにおいて共通に使用
されるアナログ回路である精密基準電圧源は、もしも差
動形態において履行されるならば、特に有利である。実
際問題として、かかる場合において、それは、高い周波
数での高い雑音免疫性を呈する他の異なるブロックにも
じかに接続できる。

集積回路技術において、標準のＣＭＯ３技術に通常ある
寄生バイポーラ・トランジスタのバンドギャップ電圧を
１次基準電圧として利用できる各種電圧源は知られてい
る０周知のように、バンドギャップ電圧は、第１の近位
では温度に逆比例するように変わる部分をトランジスタ
のベース・エミッタ電圧から除くことによって得られる
電圧である。この部分は温度に比例して変動し且つ、適
当な係数で倍率された２つ、４つ又は６つなどのベース
・エミッタ電圧間の差として得られる電圧から差し引く
ことにより、ある温度において、除去される。

かかるバンドキャップ電圧を利用している周知の基準電
圧源では、電源のある基準電位または接地に関した正又
は負の電圧を出力に供給できるが、完全に差動の電圧は
供給できない。例えば、■９８２年１月７日付、Ｒ，イ
ー及びＹ、ツイヴイデスによる“ＣＭＯ３技術における
バンドギャップ基準電圧源”という名称の文献、Ｖｏ１
、１８．　Ｎａｌを参照のこと。

周知の電圧源によって提示される別な利点はその回路を
履行する演算増幅器のオフセット電圧に対する感度にあ
る。温度に依存した電圧エラーを減少させる手段として
は別な対策もある。１９８４年１２月発行、固体回路の
Ｉ　ＥＥＥジャーナル、Ｖｏｌ。

５Ｃ−１９，頁８９２−８９９、プペンドラに、アラジ
ャその他による“遠隔通信のためのプログラム可能なＣ
ＭＯＳデュアル・チャネル・インタフェース処理装置”
という文献に記載されている第１の対策によると、１次
基準電圧の絶対値は一連のいくつかのバイポーラトラン
ジスタによって増大される。そうしたトランジスタは演
算増幅器によって駆動されるミラー電流回路によりバイ
アスされなければならない、その１次基準電圧は高イン
ピーダンス出力であるトランジスタ・レインから引き出
されるので、非常に小さな電流しか引き出せない。

別な対策としては、切換えコンデンサ方式を利用した特
殊回路があり、例えば、１９８３年１２月発行、固体回
路のＩＥＥＥジャーナル、Ｖｏ１、５Ｃ−１８、頁６３
４−６４３、Ｂ、Ｓソング及びＰ、Ｒグレイによる°′
精密曲率補償型バンドギャップ基準”という名称の文献
を参照のこと、この回路において、オフセット電圧値は
コンデンサに周期的に蓄積され、その後、その１次基準
電圧から差し引かれる。しかしながら、この技術の場合
、基準電圧は周期的な時間間隔においてしか利用できな
いので、連続的利用性が要求されたり又は標本化率が非
常に高いときには不都合である。

前述の不都合は、積分し易くて、低インピーダンス出力
を呈し、平衡したコモンモード負荷を持ち、しかも電源
ラインにあるオフセット電圧及び高周波雑音によるエラ
ーが最小にされている本発明によって提供される完全差
動基準電圧源によって克服される。

本発明は特許請求の範囲第１項に記述されているような
完全差動基準電圧源を提供する。

本発明の前述の及び他の特徴は、基準電圧源の電気的回
路図を示している好ましき実施例についての以下の記載
から一層明らかとなろう。

この実施例において、使用される演算増幅器は低インピ
ーダンス出力を持つ完全差動型であって、所望のバンド
キャップ電圧はその出力電圧間の差として得られ、その
コモンモード値はその増幅器自体の帰還回路によって制
御される。

図でのＱ１、Ｑ２．Ｑ３及びＱ４は電圧源△Ｖｂｅを形
成する４つのバイポーラトランジスタを示している。そ
れらのコレクタは接地導体ＧＮＤに接続されていて、Ｑ
ｌ及びＱ２のエミッタはＱ３及びＱ４のベースをそれぞ
れ駆動するように接続され、そしてＱｌ及びＱ２のベー
スは、互いに一緒にされて、線１に接続されている。線
１は、演算増幅器ＯＡの反転出力すなわち端子ＶＲ−に
接続され、そこでは負の極性の基準電圧が利用できる。

かかるバイポーラ・トランジスタはＣＭＯ３Ｎ−ウェル
技術での寄生コンポーネントとして共通に利用される。

トランジスタＭ１．Ｍ２及びＭ３は、線２すなわち端子
ＶＲ＋に接続されている演算増幅器非反転出力にある電
流によって駆動される電流ミラーを形成し、端子ＶＲ＋
では、正の極性の基準電圧が得られる。非反転ＯＡ出力
によって供給される電流は、トランジスタＭ２を通して
Ｑｌのエミッタをバイアスし、トランジスタＭ３を通し
てＱ２のエミッタをバイアスし、抵抗器Ｒ３を通してＱ
３のエミッタをバイアスし、直列に置かれた抵抗器Ｒ１
及びＲ２を通してＱ４のエミッタをバイアスする。抵抗
器Ｒ３及びＱ３のエミッタに対して共通な点は非反転入
力に接続されていて、抵抗器Ｒ１及びＲ２に対する共通
点は演算増幅器ＯＡの反転入力に接続されている。増幅
器は出力コモンモード電圧調整に対して基準として使用
される電圧のための入力ＶＣＭを具備している。抵抗器
Ｒ２及びＲ３は等しい。

トランジスタＱ２及びＱ４は、Ｑｌ又はＱ３に等しい１
０個のトランジスタを並列に接続することによって形成
され、従って、それらの各々では、Ｑｌ又はＱ３を通し
て流れる電流の１０分の１に等しいエミッタ電流が得ら
れる。結果的に、Ｑ２又はＱ４のベースとエミッタとの
間における電圧ＶｂｅはＱｌ又はＱ３のＶｂｅよりも約
６０ｍ　Ｖだけ低く、増幅器入力間での電圧を零とした
ときでの端子Ｒ１に確立される電位差は１２ｈＶに等し
い。従って、Ｒ１を横切る電流は１２０　／　Ｒ１ｍＡ
であって、Ｒ２及びＲ３を横切る電流に等しい。

以下ＰＴＡＴと呼ばれるＭ２及びＭ３によって供給され
る電流は、トランジスタＭ７と共に別な電流ミラーを形
成するトランジスタＭ６により駆動されるＭｌを横切る
ものに等しい、Ｍ７を横切る電流はトランジスタＭ８に
よりセットされ、そのトランジスタＭ８は、トランジス
タＭ１２．・・・。

Ｍ１９によって形成されそして電源電圧ＶＤＤにより供
給される第３の電流ミラーによって駆動される。

後者の電流ミラーは４つの分岐からなり、各分岐は“カ
スコード”構成において置かれた２つのトランジスタか
らなっている。もっと正確にいうと、４つの分岐は、Ｐ
ＴＡＴに等しい４つの電流により横切られる対Ｍ１Ｂ−
Ｍ１４．　Ｍｌ６−Ｍｌ２゜Ｍｌ７−Ｍｌ３及びＭ１９
−Ｍｌ５により形成される。対Ｍ１６−Ｍ１２は、それ
がトランジスタＭＩＯを通して、トランジスタＱ１Ｔ、
・・・、Ｑ２Ｔ、Ｑ３Ｔ及びＱ４Ｔからなる回路網から
の電流を受信するにつれてそのミラーを駆動する分岐を
形成する。この回路網は電圧源ΔＶｂｅを履行し、そし
てＱ１、Ｑ２゜Ｑ３及びＱ４からなる構造の模写である
。バイポーラトランジスタＱ１Ｔ、・・・、Ｑ２Ｔ、Ｑ
３Ｔ及びＱ４Ｔは接地端子ＧＮＤに接続されるコレクタ
を持っている。Ｑ３Ｔ及びＱ４Ｔは接地されるベースと
、Ｑ１Ｔ、・・・及びＱ２Ｔのベースにそれぞれ接続さ
れるエミッタを持っている。Ｑ１Ｔ、・・・及びＱ２Ｔ
のエミッタは、トランジスタＭｌｌのチャネルと、抵抗
器Ｒ１Ｔ、・・・及びＭＩＯにて形成された直列回路と
を通して、電流ミラーの分岐Ｍ１７−Ｍ１３及びＭｌ６
−Ｍｌ２に接続されている。トランジスタＭＩＯ及びＭ
ｌｌに互いに等しく、そしてＲ１Ｔ、・・・はＲ１に等
しい。

トランジスタＭ８．・・・、Ｍ１９．Ｑ１Ｔ、・・・・
・・Ｑ４Ｔは、温度に比例した電流源ＰＴＡＴを形成し
、図では、ＧＰＴＡＴによって示された点線により包囲
されている。さてここでは、ミラー人力分岐Ｍ１２−Ｍ
１６における電流ＰＴＡＴの値がいかにして決定される
のかを検討する。トランジスタＭＩＯ及びＭｌｌは、同
じ電流によって横切られそして等しいので、接地導体Ｇ
ＮＤに関した同一の電位を線３及び４上に発生する。従
って、線３と４との間には電位差がない。Ｒ１Ｔ、・・
・の端子間電圧はトランジスタＱ１Ｔ、・・・、Ｑ３Ｔ
、Ｑ２Ｔ及びＱ４Ｔのベース・エミッタ電圧Ｖｂｅ間の
差によって与えられる。この場合においてさえ、Ｑ２Ｔ
及びＱ４Ｔは並列におかれたＱ１Ｔ、・・・及びＱ３Ｔ
に等しい１０個のトランジスタからなっている。従って
、それらの各々を横切る電流はＱ３Ｔ又はＱ４Ｔを横切
る電流の１０分の１に等しく、トランジスタＱ２Ｔ及び
Ｑ４Ｔのベースとエミッタとの間における電圧ΔＶｂｅ
はＱ１Ｔ、・・・及びＱ３Ｔのものから約６０ｍＶだけ
異なっている。Ｒ１Ｔ、・・・においては、絶対温度に
比例した１２０　／ＲＩ　Ｔ　ｍＡに等しい電流が得ら
れる。この電流ＰＴＡＴは、ＭＩＯ及び分岐Ｍ１６−Ｍ
１２を通して電流ミラーへと送られ、そしてＭ８．　　
ミラーＭ７−Ｍ６．　　ミラーＭｌ−Ｍ２−Ｍ３．トラ
ンジスタＱ１及びＱ２において繰り返される。

この様に、Ｑｌ及びＱ２を通して流れる電流はＱ３およ
びＱ４を通して流れる電流に等しくそして温度による同
様な変動を呈するので、基準電圧の変動が最小になり、
最終調整が容易になる。

演算増幅器の出力ＶＲ＋、ＶＲ−を横切った基準電圧は
次式、すなわち：Ｖｒ　＝２Ｖｂｅ＋　（２ΔＶｂｅｆＶｏａ）　　（１
＋Ｒ２／Ｒ１）によって与えられ、上式で、ΔＶｂｅは
トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４、のＶｂｅ電
圧間の差であり、Ｖｏｓは演算増幅器ＯＡの入力におけ
るオフセット電圧である。Ｖｂｅは絶対温度に従って半
直線状に減少しそしてΔＶｂｅは直線状に増大するので
、比Ｒ２／Ｒ１を適当に選ぶことにより、電圧Ｖｒは温
度に無関係になる。この比の最も好都合な値は約９であ
る。既に２つのΔＶｂｅの存在により無視し得るように
された電圧Ｖｏｓの影響は、集積回路の調整相中にそれ
を考慮することにより一層小さくできる。

さてここでは、演算増幅器の出力ＶＲ十及びＶＲ−にお
ける負荷の対称性がいかにして得られるのかについて検
討する。この特性は、特に電源ラインでの雑音に関する
限り、増幅器のコモンモードノイズ除去を改善する。

ＶＲ十から出て行く電流は、バンドギャット源の個々の
分岐、すなわち、Ｒ２、Ｒ３、Ｍ２、Ｍ３及びＭｌを通
して流れる、絶対温度に比例している電流ＰＴＡＴの５
倍に等しい。更に、ＶＲ＋にある負荷はコモンモード電
圧に対してその他端において接続されるものと考えられ
、完全差動演算増幅器の場合において、それはその入力
及び出力において等しく、一般的には電源電圧の半分に
等しい値に固定されている。従って、出力ＶＲ−にはそ
の同じ電流を吸収する負荷を与える必要があり、これが
コモンモード電圧と呼ばれ、同様な温度の振舞いを呈す
る。

それは、Ｒ２及びＲ３を流れる電流の和に等しい電流を
得るようにＲ２及びＲ３の並列値に等しい抵抗を持つ抵
抗器Ｒ４とそしてトランジスタＭ５とを、線１とコモン
モード電圧ＶＣＭに接続された端子との間に接続するこ
とによって得られる。このトランジスタは、既に検討さ
れたＭ８゜Ｍｌ２．・・・、Ｍ１９を含むミラーに属す
るトランジスタＭ９によりセットされる電流ＰＴＡＴに
よって横切られるトランジスタＭ４を含む電流ミラーの
１部である。トランジスタＭ５はＭ４の面積のほぼ２倍
の面積を持ち、従って、２倍の電流が流れる。ここから
、Ｍ４及びＭ５を流れる電流は電流ＰＴＡＴの３倍に等
しく、Ｒ４を流れる電流は電流ＰＴＡＴの２倍に等しく
、出力ＶＲ−での線１を流れる全電流は電流ＰＴＡＴの
５倍になり、出力ＶＲ＋においても同じである。Ｑｌ及
びＱ２のベース電流は無視できるほど小さい。

電流源ｐＴＡｒ又はバンドギャップ電圧源のような自己
バイアス回路は、１つは正常な、他の１つは擬似の２つ
の安定な動作点を与え、そこでの電流はすべて零に等し
い、スイッチングオンに際して回路が常に正常な動作点
にすべて自己バイアスされるのを確保するために、電源
の機能の開始において介入する回路が加えられており、
その後、切り離される。

この回路には、接地されるソースと、Ｍｌ及びＭ８間で
の共通点に接続されるゲートと、そして別なトランジス
タＭＳ４のドレインに接続されるドレインとを持つトラ
ンジスタＭＳ３を含んでいる。トランジスタＭＳ４は電
源ＶＤＤに接続されるソースと、ダイオードとして使用
されている２つのトランジスタＭＳ５およびＭＳ６によ
ってバイアスされるゲートとを持っている。ＭＳ３とＭ
Ｓ４との間の共通点は、トランジスタＭＩＯ及びＭｌｌ
と並列に置かれた２つのトランジスタＭＳ７及びＭＳ８
のゲートに接続されている。もしもスチツチ・オンに際
して、Ｍ８．・・・２Ｍ１９により形成されたミラーの
分岐に電流が流れないとすると、低い闇値電圧を除いて
、ＭｌとＭ８との間での共通点における電圧が零である
ので、ＭＳ３はカットオフされている。２つのダイオー
ドＭＳ５及びＭＳ６によりバイアスされるトランジスタ
ＭＳ４はその電圧−電流特性の線形領域において動作す
るので、そのドレインがＶＤＤに近い電位にありそして
ＭＳ７及びＭＳ８は導通しており、結果的に、電流は電
流ミラーの分岐Ｍ１２−Ｍ１６及びＭｌ３−Ｍｌ７にセ
ットされる。また、他のミラー分岐、特にＭｌにおいて
は、値ＰＴＡＴをすぐに取る電流が流れて、ＭＳ３を導
通させてそしてＭＳ７及びＭＳ８をカットオフする。実
際に、ＭＳ３のサイズはＭＳ４よりもはるかに大きい。

その瞬間以降、ＭＳ７及びＭＳ８は電流源ＰＴＡＴの正
常動作を邪魔しない。ＭＳ３及びＭＳ４のドレイン間に
あるコンデンサＣ３１は、同じトランジスタＭＳ３とＭ
Ｓ４とで構成されている増幅器のループ利得を補傷する
ために使用されている。

また、バンドギャップ電圧源はスイッチングオンに際し
た初期の過渡現象を回避する回路を必要とする。この回
路はインバータ■１から成り、その入力はＭＳ３のドレ
インに接続され、その出力はコンデンサＣ３２及びトラ
ンジスタＭＳＩを駆動している。このトランジスタは、
・電源ＶＤＤに接続されるソースと、２つの抵抗器Ｒ１
及びＲ２間での共通点に接続されるドレインを持ってい
る。

コンデンサＣ３２は、１１の出力における状態変化に成
る遅延を導入し、それは、増幅器ＯＡがその定常状態に
達した後に高いレベルへと通過する。

ＭＳＩのゲートにおける低レベルはＭＳ１、Ｒ１及びＱ
４に電流を強制的に流す、かくして、演算増幅器の反転
入力における電圧は、正常な機能値に迅速に近づいて、
その過渡現象を短くする。

インバータ■１は別なインバータ１２を駆動し、インバ
ータ１２は、接地されるソースとそしてＭ４及びＭ５の
ゲートに接続されるドレインとを持つトランジスタＭＳ
２のゲートを駆動する。この回路は、演算増幅器ＯＡが
定常のコモンモード電圧に達するのに必要な時間を減少
させるのに使用されている。初期相において、１１の出
力におけるレベルが低い場合、１２の出力におけるレベ
ルは高く、そしてＭＳ２が導通する。結果的に、Ｍ４及
びＭ５はカットオフし、Ｑｌ及びＱ２のベース上の電圧
がコモンモード電圧ＶＣＭを越えるのを防止する。

以上、本発明が非限定的例を介してのみ記述されたが、
これはその特許請求の範囲を逸脱することなく幾多の変
更及び修正が可能であろう。

【図面の簡単な説明】

唯一の添付図面は本発明の好ましき実施例の電気的回路
図である。Ｍ１〜Ｍ３、Ｍ６〜Ｍ１９；トランジスタＯＡ＝演算増
幅器Ｑ１〜Ｑ４、Ｑ１Ｔ、・・・−Ｑ４Ｔ：）ランジスタＲ
１〜Ｒ３：抵抗器代理人の氏名　　川原１）　−穂

Claims

【特許請求の範囲】１）第１の電圧源ΔＶｂｅ（Ｑ１Ｔ、・・・、Ｑ４Ｔ）
を給電する第１の電流ミラー（Ｍ８・・・、Ｍ１９）か
らなる温度（ＰＴＡＴ）に比例する電流源（ＧＰＡＴ）
と；前者の構造に等しい構造を持つ第２の電圧源ΔＶｂｅ（
Ｑ１、・・・、Ｑ４）と；その入力が第２の電圧源ΔＶｂｅの出力に接続されてい
る演算増幅器（ＯＡ）とから成る完全差動基準電圧源において：それが前記第１の電流ミラー（Ｍ８・・・、Ｍ１９）か
ら受信する電流（ＰＴＡＴ）によって駆動される第２の
電流ミラー（Ｍ６、Ｍ７）と；それが前記第２の電流ミラー（Ｍ６、Ｍ７）から受信し
そして前記第２の電圧源ΔＶｂｅの第１及び第２のトラ
ンジスタ（Ｑ１、Ｑ２）に給電する電流（ＰＴＡＴ）に
よって駆動される第３の電流ミラー（Ｍ１、Ｍ２、Ｍ３
）とを備え、第３及び第４のトランジスタ（Ｑ３、Ｑ４
）には、第１の抵抗器（Ｒ３）により且つ直列接続され
た第２及び第３の抵抗器（Ｒ１、Ｒ２）により同じ電流
（ＰＴＡＴ）が供給され；前記演算増幅器（ＯＡ）には、第３の電流ミラー（Ｍ１
、Ｍ２、Ｍ３）、第１の抵抗器（Ｒ３）及び直列接続さ
れた第２及び第３の抵抗器（Ｒ１、Ｒ２）に給電する差
動の非反転出力（ＶＥ＋）が与えられていて、差動の反
転出力（ＶＲ−）は前記第１及び第２のトランジスタ（
Ｑ１、Ｑ２）のベースに給電し、その反転及び非反転入
力は第２の電圧源ΔＶｂｅの出力に接続されていること
を特徴とする完全差動基準電圧源。２）演算増幅器（ＯＡ）の差動反転出力（ＶＲ−）が、
前記第１及び第３の抵抗器（Ｒ３、Ｒ２）の並列接続に
等しい抵抗を持つ第４の抵抗器と、前記電流源（ＧＰＴ
ＡＴ）により供給される電流（ＰＴＡＴ）の３倍に等し
い電流をセットする第４の電流ミラー（Ｍ４、Ｍ５）と
に接続されていることを特徴とする請求項１記載の完全
差動基準電圧源。３）接地されるソースと、前記第２の電流ミラー（Ｍ６
、Ｍ７）の入力に接続されるゲートと、第６のトランジ
スタ（ＭＳ４）のドレンインに接続されるドレインとを
持つ第５のトランジスタ（ＭＳ３）を含み、そのソース
が電源（ＶＤＤ）に接続され、そのゲートがダイオード
として接続される第７及び第８のトランジスタ（ＭＳ５
、ＭＳ６）によってバイアスされ、第５のトランジスタ
（ＭＳ３）と第６のトランジスタ（ＭＳ４）との間にお
ける共通点は、スイッチオン後の短い期間にわたって、
前記第１の電流ミラーの分岐のうちの１つへと電流を送
り込むようになっていることを特徴とする請求項１記載
の完全差動基準電圧源。４）その入力が第５のトランジスタ（ＭＳ３）と第６の
トランジスタ（ＭＳ４）との間での共通点に接続され、
その出力がコンデンサ（ＣＳ２）を駆動する第１のイン
バータ（Ｉ１）と、そのソースが電源（ＶＤＤ）に接続
され、そのドレインが前記第２の抵抗器（Ｒ１）と第３
の抵抗器（Ｒ２）との間での共通点に接続されている第
９のトランジスタ（ＭＳ１）とを更に含み、前記第２及
び第３の抵抗器（Ｒ１、Ｒ２）間での共通点には、スイ
ッチオン後の短い時間にわたって電流が送り込まれるこ
とを特徴とする請求項３記載の完全差動基準電圧源。５）その入力が前記第１のインバータ（Ｉ１）の出力に
接続され且つその出力が、前記第４の電流ミラー（Ｍ４
、Ｍ５）をスイッチオン後の短い期間にわたってカット
オフする第１０のトランジスタ（ＭＳ２）を駆動する第
２のインバータ（１２）を含んでいることを特徴とする
請求項４記載の完全差動基準電圧源。