JPH0259912A - 差動電圧源 - Google Patents
差動電圧源Info
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- JPH0259912A JPH0259912A JP1174320A JP17432089A JPH0259912A JP H0259912 A JPH0259912 A JP H0259912A JP 1174320 A JP1174320 A JP 1174320A JP 17432089 A JP17432089 A JP 17432089A JP H0259912 A JPH0259912 A JP H0259912A
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- 102100039239 Amidophosphoribosyltransferase Human genes 0.000 claims 1
- 108010039224 Amidophosphoribosyltransferase Proteins 0.000 claims 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路技術にかかわり、特に、完全差動基準
電圧源にかかわる。
電圧源にかかわる。
周知のように、フィルタ、アナログ−ディジタル及びデ
ィジタル−アナログ変換器のような高精密アナログ回路
を履行するための完全差動回路は近年開発された。特に
、パイブリッド0MO3技術では、同一の基板がアナロ
グ及びディジタル回路の間で共有されている。
ィジタル−アナログ変換器のような高精密アナログ回路
を履行するための完全差動回路は近年開発された。特に
、パイブリッド0MO3技術では、同一の基板がアナロ
グ及びディジタル回路の間で共有されている。
この傾向は、電源ライン上にある雑音に対する差動回路
の高い免疫性、並びに、相補形出力電圧の使用による2
倍のダイナミックレンジに起因している。差動回路の利
点は、唯一の低い値の電源電圧が利用できるときに特に
明白である。
の高い免疫性、並びに、相補形出力電圧の使用による2
倍のダイナミックレンジに起因している。差動回路の利
点は、唯一の低い値の電源電圧が利用できるときに特に
明白である。
パイブリッドCMO3技術システムにおいて共通に使用
されるアナログ回路である精密基準電圧源は、もしも差
動形態において履行されるならば、特に有利である。実
際問題として、かかる場合において、それは、高い周波
数での高い雑音免疫性を呈する他の異なるブロックにも
じかに接続できる。
されるアナログ回路である精密基準電圧源は、もしも差
動形態において履行されるならば、特に有利である。実
際問題として、かかる場合において、それは、高い周波
数での高い雑音免疫性を呈する他の異なるブロックにも
じかに接続できる。
集積回路技術において、標準のCMO3技術に通常ある
寄生バイポーラ・トランジスタのバンドギャップ電圧を
1次基準電圧として利用できる各種電圧源は知られてい
る0周知のように、バンドギャップ電圧は、第1の近位
では温度に逆比例するように変わる部分をトランジスタ
のベース・エミッタ電圧から除くことによって得られる
電圧である。この部分は温度に比例して変動し且つ、適
当な係数で倍率された2つ、4つ又は6つなどのベース
・エミッタ電圧間の差として得られる電圧から差し引く
ことにより、ある温度において、除去される。
寄生バイポーラ・トランジスタのバンドギャップ電圧を
1次基準電圧として利用できる各種電圧源は知られてい
る0周知のように、バンドギャップ電圧は、第1の近位
では温度に逆比例するように変わる部分をトランジスタ
のベース・エミッタ電圧から除くことによって得られる
電圧である。この部分は温度に比例して変動し且つ、適
当な係数で倍率された2つ、4つ又は6つなどのベース
・エミッタ電圧間の差として得られる電圧から差し引く
ことにより、ある温度において、除去される。
かかるバンドキャップ電圧を利用している周知の基準電
圧源では、電源のある基準電位または接地に関した正又
は負の電圧を出力に供給できるが、完全に差動の電圧は
供給できない。例えば、■982年1月7日付、R,イ
ー及びY、ツイヴイデスによる“CMO3技術における
バンドギャップ基準電圧源”という名称の文献、Vo1
、18. Nalを参照のこと。
圧源では、電源のある基準電位または接地に関した正又
は負の電圧を出力に供給できるが、完全に差動の電圧は
供給できない。例えば、■982年1月7日付、R,イ
ー及びY、ツイヴイデスによる“CMO3技術における
バンドギャップ基準電圧源”という名称の文献、Vo1
、18. Nalを参照のこと。
周知の電圧源によって提示される別な利点はその回路を
履行する演算増幅器のオフセット電圧に対する感度にあ
る。温度に依存した電圧エラーを減少させる手段として
は別な対策もある。1984年12月発行、固体回路の
I EEEジャーナル、Vol。
履行する演算増幅器のオフセット電圧に対する感度にあ
る。温度に依存した電圧エラーを減少させる手段として
は別な対策もある。1984年12月発行、固体回路の
I EEEジャーナル、Vol。
5C−19,頁892−899、プペンドラに、アラジ
ャその他による“遠隔通信のためのプログラム可能なC
MOSデュアル・チャネル・インタフェース処理装置”
という文献に記載されている第1の対策によると、1次
基準電圧の絶対値は一連のいくつかのバイポーラトラン
ジスタによって増大される。そうしたトランジスタは演
算増幅器によって駆動されるミラー電流回路によりバイ
アスされなければならない、その1次基準電圧は高イン
ピーダンス出力であるトランジスタ・レインから引き出
されるので、非常に小さな電流しか引き出せない。
ャその他による“遠隔通信のためのプログラム可能なC
MOSデュアル・チャネル・インタフェース処理装置”
という文献に記載されている第1の対策によると、1次
基準電圧の絶対値は一連のいくつかのバイポーラトラン
ジスタによって増大される。そうしたトランジスタは演
算増幅器によって駆動されるミラー電流回路によりバイ
アスされなければならない、その1次基準電圧は高イン
ピーダンス出力であるトランジスタ・レインから引き出
されるので、非常に小さな電流しか引き出せない。
別な対策としては、切換えコンデンサ方式を利用した特
殊回路があり、例えば、1983年12月発行、固体回
路のIEEEジャーナル、Vo1、5C−18、頁63
4−643、B、Sソング及びP、Rグレイによる°′
精密曲率補償型バンドギャップ基準”という名称の文献
を参照のこと、この回路において、オフセット電圧値は
コンデンサに周期的に蓄積され、その後、その1次基準
電圧から差し引かれる。しかしながら、この技術の場合
、基準電圧は周期的な時間間隔においてしか利用できな
いので、連続的利用性が要求されたり又は標本化率が非
常に高いときには不都合である。
殊回路があり、例えば、1983年12月発行、固体回
路のIEEEジャーナル、Vo1、5C−18、頁63
4−643、B、Sソング及びP、Rグレイによる°′
精密曲率補償型バンドギャップ基準”という名称の文献
を参照のこと、この回路において、オフセット電圧値は
コンデンサに周期的に蓄積され、その後、その1次基準
電圧から差し引かれる。しかしながら、この技術の場合
、基準電圧は周期的な時間間隔においてしか利用できな
いので、連続的利用性が要求されたり又は標本化率が非
常に高いときには不都合である。
前述の不都合は、積分し易くて、低インピーダンス出力
を呈し、平衡したコモンモード負荷を持ち、しかも電源
ラインにあるオフセット電圧及び高周波雑音によるエラ
ーが最小にされている本発明によって提供される完全差
動基準電圧源によって克服される。
を呈し、平衡したコモンモード負荷を持ち、しかも電源
ラインにあるオフセット電圧及び高周波雑音によるエラ
ーが最小にされている本発明によって提供される完全差
動基準電圧源によって克服される。
本発明は特許請求の範囲第1項に記述されているような
完全差動基準電圧源を提供する。
完全差動基準電圧源を提供する。
本発明の前述の及び他の特徴は、基準電圧源の電気的回
路図を示している好ましき実施例についての以下の記載
から一層明らかとなろう。
路図を示している好ましき実施例についての以下の記載
から一層明らかとなろう。
この実施例において、使用される演算増幅器は低インピ
ーダンス出力を持つ完全差動型であって、所望のバンド
キャップ電圧はその出力電圧間の差として得られ、その
コモンモード値はその増幅器自体の帰還回路によって制
御される。
ーダンス出力を持つ完全差動型であって、所望のバンド
キャップ電圧はその出力電圧間の差として得られ、その
コモンモード値はその増幅器自体の帰還回路によって制
御される。
図でのQ1、Q2.Q3及びQ4は電圧源△Vbeを形
成する4つのバイポーラトランジスタを示している。そ
れらのコレクタは接地導体GNDに接続されていて、Q
l及びQ2のエミッタはQ3及びQ4のベースをそれぞ
れ駆動するように接続され、そしてQl及びQ2のベー
スは、互いに一緒にされて、線1に接続されている。線
1は、演算増幅器OAの反転出力すなわち端子VR−に
接続され、そこでは負の極性の基準電圧が利用できる。
成する4つのバイポーラトランジスタを示している。そ
れらのコレクタは接地導体GNDに接続されていて、Q
l及びQ2のエミッタはQ3及びQ4のベースをそれぞ
れ駆動するように接続され、そしてQl及びQ2のベー
スは、互いに一緒にされて、線1に接続されている。線
1は、演算増幅器OAの反転出力すなわち端子VR−に
接続され、そこでは負の極性の基準電圧が利用できる。
かかるバイポーラ・トランジスタはCMO3N−ウェル
技術での寄生コンポーネントとして共通に利用される。
技術での寄生コンポーネントとして共通に利用される。
トランジスタM1.M2及びM3は、線2すなわち端子
VR+に接続されている演算増幅器非反転出力にある電
流によって駆動される電流ミラーを形成し、端子VR+
では、正の極性の基準電圧が得られる。非反転OA出力
によって供給される電流は、トランジスタM2を通して
Qlのエミッタをバイアスし、トランジスタM3を通し
てQ2のエミッタをバイアスし、抵抗器R3を通してQ
3のエミッタをバイアスし、直列に置かれた抵抗器R1
及びR2を通してQ4のエミッタをバイアスする。抵抗
器R3及びQ3のエミッタに対して共通な点は非反転入
力に接続されていて、抵抗器R1及びR2に対する共通
点は演算増幅器OAの反転入力に接続されている。増幅
器は出力コモンモード電圧調整に対して基準として使用
される電圧のための入力VCMを具備している。抵抗器
R2及びR3は等しい。
VR+に接続されている演算増幅器非反転出力にある電
流によって駆動される電流ミラーを形成し、端子VR+
では、正の極性の基準電圧が得られる。非反転OA出力
によって供給される電流は、トランジスタM2を通して
Qlのエミッタをバイアスし、トランジスタM3を通し
てQ2のエミッタをバイアスし、抵抗器R3を通してQ
3のエミッタをバイアスし、直列に置かれた抵抗器R1
及びR2を通してQ4のエミッタをバイアスする。抵抗
器R3及びQ3のエミッタに対して共通な点は非反転入
力に接続されていて、抵抗器R1及びR2に対する共通
点は演算増幅器OAの反転入力に接続されている。増幅
器は出力コモンモード電圧調整に対して基準として使用
される電圧のための入力VCMを具備している。抵抗器
R2及びR3は等しい。
トランジスタQ2及びQ4は、Ql又はQ3に等しい1
0個のトランジスタを並列に接続することによって形成
され、従って、それらの各々では、Ql又はQ3を通し
て流れる電流の10分の1に等しいエミッタ電流が得ら
れる。結果的に、Q2又はQ4のベースとエミッタとの
間における電圧VbeはQl又はQ3のVbeよりも約
60m Vだけ低く、増幅器入力間での電圧を零とした
ときでの端子R1に確立される電位差は12hVに等し
い。従って、R1を横切る電流は120 / R1mA
であって、R2及びR3を横切る電流に等しい。
0個のトランジスタを並列に接続することによって形成
され、従って、それらの各々では、Ql又はQ3を通し
て流れる電流の10分の1に等しいエミッタ電流が得ら
れる。結果的に、Q2又はQ4のベースとエミッタとの
間における電圧VbeはQl又はQ3のVbeよりも約
60m Vだけ低く、増幅器入力間での電圧を零とした
ときでの端子R1に確立される電位差は12hVに等し
い。従って、R1を横切る電流は120 / R1mA
であって、R2及びR3を横切る電流に等しい。
以下PTATと呼ばれるM2及びM3によって供給され
る電流は、トランジスタM7と共に別な電流ミラーを形
成するトランジスタM6により駆動されるMlを横切る
ものに等しい、M7を横切る電流はトランジスタM8に
よりセットされ、そのトランジスタM8は、トランジス
タM12.・・・。
る電流は、トランジスタM7と共に別な電流ミラーを形
成するトランジスタM6により駆動されるMlを横切る
ものに等しい、M7を横切る電流はトランジスタM8に
よりセットされ、そのトランジスタM8は、トランジス
タM12.・・・。
M19によって形成されそして電源電圧VDDにより供
給される第3の電流ミラーによって駆動される。
給される第3の電流ミラーによって駆動される。
後者の電流ミラーは4つの分岐からなり、各分岐は“カ
スコード”構成において置かれた2つのトランジスタか
らなっている。もっと正確にいうと、4つの分岐は、P
TATに等しい4つの電流により横切られる対M1B−
M14. Ml6−Ml2゜Ml7−Ml3及びM19
−Ml5により形成される。対M16−M12は、それ
がトランジスタMIOを通して、トランジスタQ1T、
・・・、Q2T、Q3T及びQ4Tからなる回路網から
の電流を受信するにつれてそのミラーを駆動する分岐を
形成する。この回路網は電圧源ΔVbeを履行し、そし
てQ1、Q2゜Q3及びQ4からなる構造の模写である
。バイポーラトランジスタQ1T、・・・、Q2T、Q
3T及びQ4Tは接地端子GNDに接続されるコレクタ
を持っている。Q3T及びQ4Tは接地されるベースと
、Q1T、・・・及びQ2Tのベースにそれぞれ接続さ
れるエミッタを持っている。Q1T、・・・及びQ2T
のエミッタは、トランジスタMllのチャネルと、抵抗
器R1T、・・・及びMIOにて形成された直列回路と
を通して、電流ミラーの分岐M17−M13及びMl6
−Ml2に接続されている。トランジスタMIO及びM
llに互いに等しく、そしてR1T、・・・はR1に等
しい。
スコード”構成において置かれた2つのトランジスタか
らなっている。もっと正確にいうと、4つの分岐は、P
TATに等しい4つの電流により横切られる対M1B−
M14. Ml6−Ml2゜Ml7−Ml3及びM19
−Ml5により形成される。対M16−M12は、それ
がトランジスタMIOを通して、トランジスタQ1T、
・・・、Q2T、Q3T及びQ4Tからなる回路網から
の電流を受信するにつれてそのミラーを駆動する分岐を
形成する。この回路網は電圧源ΔVbeを履行し、そし
てQ1、Q2゜Q3及びQ4からなる構造の模写である
。バイポーラトランジスタQ1T、・・・、Q2T、Q
3T及びQ4Tは接地端子GNDに接続されるコレクタ
を持っている。Q3T及びQ4Tは接地されるベースと
、Q1T、・・・及びQ2Tのベースにそれぞれ接続さ
れるエミッタを持っている。Q1T、・・・及びQ2T
のエミッタは、トランジスタMllのチャネルと、抵抗
器R1T、・・・及びMIOにて形成された直列回路と
を通して、電流ミラーの分岐M17−M13及びMl6
−Ml2に接続されている。トランジスタMIO及びM
llに互いに等しく、そしてR1T、・・・はR1に等
しい。
トランジスタM8.・・・、M19.Q1T、・・・・
・・Q4Tは、温度に比例した電流源PTATを形成し
、図では、GPTATによって示された点線により包囲
されている。さてここでは、ミラー人力分岐M12−M
16における電流PTATの値がいかにして決定される
のかを検討する。トランジスタMIO及びMllは、同
じ電流によって横切られそして等しいので、接地導体G
NDに関した同一の電位を線3及び4上に発生する。従
って、線3と4との間には電位差がない。R1T、・・
・の端子間電圧はトランジスタQ1T、・・・、Q3T
、Q2T及びQ4Tのベース・エミッタ電圧Vbe間の
差によって与えられる。この場合においてさえ、Q2T
及びQ4Tは並列におかれたQ1T、・・・及びQ3T
に等しい10個のトランジスタからなっている。従って
、それらの各々を横切る電流はQ3T又はQ4Tを横切
る電流の10分の1に等しく、トランジスタQ2T及び
Q4Tのベースとエミッタとの間における電圧ΔVbe
はQ1T、・・・及びQ3Tのものから約60mVだけ
異なっている。R1T、・・・においては、絶対温度に
比例した120 /RI T mAに等しい電流が得ら
れる。この電流PTATは、MIO及び分岐M16−M
12を通して電流ミラーへと送られ、そしてM8.
ミラーM7−M6. ミラーMl−M2−M3.トラ
ンジスタQ1及びQ2において繰り返される。
・・Q4Tは、温度に比例した電流源PTATを形成し
、図では、GPTATによって示された点線により包囲
されている。さてここでは、ミラー人力分岐M12−M
16における電流PTATの値がいかにして決定される
のかを検討する。トランジスタMIO及びMllは、同
じ電流によって横切られそして等しいので、接地導体G
NDに関した同一の電位を線3及び4上に発生する。従
って、線3と4との間には電位差がない。R1T、・・
・の端子間電圧はトランジスタQ1T、・・・、Q3T
、Q2T及びQ4Tのベース・エミッタ電圧Vbe間の
差によって与えられる。この場合においてさえ、Q2T
及びQ4Tは並列におかれたQ1T、・・・及びQ3T
に等しい10個のトランジスタからなっている。従って
、それらの各々を横切る電流はQ3T又はQ4Tを横切
る電流の10分の1に等しく、トランジスタQ2T及び
Q4Tのベースとエミッタとの間における電圧ΔVbe
はQ1T、・・・及びQ3Tのものから約60mVだけ
異なっている。R1T、・・・においては、絶対温度に
比例した120 /RI T mAに等しい電流が得ら
れる。この電流PTATは、MIO及び分岐M16−M
12を通して電流ミラーへと送られ、そしてM8.
ミラーM7−M6. ミラーMl−M2−M3.トラ
ンジスタQ1及びQ2において繰り返される。
この様に、Ql及びQ2を通して流れる電流はQ3およ
びQ4を通して流れる電流に等しくそして温度による同
様な変動を呈するので、基準電圧の変動が最小になり、
最終調整が容易になる。
びQ4を通して流れる電流に等しくそして温度による同
様な変動を呈するので、基準電圧の変動が最小になり、
最終調整が容易になる。
演算増幅器の出力VR+、VR−を横切った基準電圧は
次式、すなわち: Vr =2Vbe+ (2ΔVbefVoa) (1
+R2/R1)によって与えられ、上式で、ΔVbeは
トランジスタQ1、Q2、Q3、及びQ4、のVbe電
圧間の差であり、Vosは演算増幅器OAの入力におけ
るオフセット電圧である。Vbeは絶対温度に従って半
直線状に減少しそしてΔVbeは直線状に増大するので
、比R2/R1を適当に選ぶことにより、電圧Vrは温
度に無関係になる。この比の最も好都合な値は約9であ
る。既に2つのΔVbeの存在により無視し得るように
された電圧Vosの影響は、集積回路の調整相中にそれ
を考慮することにより一層小さくできる。
次式、すなわち: Vr =2Vbe+ (2ΔVbefVoa) (1
+R2/R1)によって与えられ、上式で、ΔVbeは
トランジスタQ1、Q2、Q3、及びQ4、のVbe電
圧間の差であり、Vosは演算増幅器OAの入力におけ
るオフセット電圧である。Vbeは絶対温度に従って半
直線状に減少しそしてΔVbeは直線状に増大するので
、比R2/R1を適当に選ぶことにより、電圧Vrは温
度に無関係になる。この比の最も好都合な値は約9であ
る。既に2つのΔVbeの存在により無視し得るように
された電圧Vosの影響は、集積回路の調整相中にそれ
を考慮することにより一層小さくできる。
さてここでは、演算増幅器の出力VR十及びVR−にお
ける負荷の対称性がいかにして得られるのかについて検
討する。この特性は、特に電源ラインでの雑音に関する
限り、増幅器のコモンモードノイズ除去を改善する。
ける負荷の対称性がいかにして得られるのかについて検
討する。この特性は、特に電源ラインでの雑音に関する
限り、増幅器のコモンモードノイズ除去を改善する。
VR十から出て行く電流は、バンドギャット源の個々の
分岐、すなわち、R2、R3、M2、M3及びMlを通
して流れる、絶対温度に比例している電流PTATの5
倍に等しい。更に、VR+にある負荷はコモンモード電
圧に対してその他端において接続されるものと考えられ
、完全差動演算増幅器の場合において、それはその入力
及び出力において等しく、一般的には電源電圧の半分に
等しい値に固定されている。従って、出力VR−にはそ
の同じ電流を吸収する負荷を与える必要があり、これが
コモンモード電圧と呼ばれ、同様な温度の振舞いを呈す
る。
分岐、すなわち、R2、R3、M2、M3及びMlを通
して流れる、絶対温度に比例している電流PTATの5
倍に等しい。更に、VR+にある負荷はコモンモード電
圧に対してその他端において接続されるものと考えられ
、完全差動演算増幅器の場合において、それはその入力
及び出力において等しく、一般的には電源電圧の半分に
等しい値に固定されている。従って、出力VR−にはそ
の同じ電流を吸収する負荷を与える必要があり、これが
コモンモード電圧と呼ばれ、同様な温度の振舞いを呈す
る。
それは、R2及びR3を流れる電流の和に等しい電流を
得るようにR2及びR3の並列値に等しい抵抗を持つ抵
抗器R4とそしてトランジスタM5とを、線1とコモン
モード電圧VCMに接続された端子との間に接続するこ
とによって得られる。このトランジスタは、既に検討さ
れたM8゜Ml2.・・・、M19を含むミラーに属す
るトランジスタM9によりセットされる電流PTATに
よって横切られるトランジスタM4を含む電流ミラーの
1部である。トランジスタM5はM4の面積のほぼ2倍
の面積を持ち、従って、2倍の電流が流れる。ここから
、M4及びM5を流れる電流は電流PTATの3倍に等
しく、R4を流れる電流は電流PTATの2倍に等しく
、出力VR−での線1を流れる全電流は電流PTATの
5倍になり、出力VR+においても同じである。Ql及
びQ2のベース電流は無視できるほど小さい。
得るようにR2及びR3の並列値に等しい抵抗を持つ抵
抗器R4とそしてトランジスタM5とを、線1とコモン
モード電圧VCMに接続された端子との間に接続するこ
とによって得られる。このトランジスタは、既に検討さ
れたM8゜Ml2.・・・、M19を含むミラーに属す
るトランジスタM9によりセットされる電流PTATに
よって横切られるトランジスタM4を含む電流ミラーの
1部である。トランジスタM5はM4の面積のほぼ2倍
の面積を持ち、従って、2倍の電流が流れる。ここから
、M4及びM5を流れる電流は電流PTATの3倍に等
しく、R4を流れる電流は電流PTATの2倍に等しく
、出力VR−での線1を流れる全電流は電流PTATの
5倍になり、出力VR+においても同じである。Ql及
びQ2のベース電流は無視できるほど小さい。
電流源pTAr又はバンドギャップ電圧源のような自己
バイアス回路は、1つは正常な、他の1つは擬似の2つ
の安定な動作点を与え、そこでの電流はすべて零に等し
い、スイッチングオンに際して回路が常に正常な動作点
にすべて自己バイアスされるのを確保するために、電源
の機能の開始において介入する回路が加えられており、
その後、切り離される。
バイアス回路は、1つは正常な、他の1つは擬似の2つ
の安定な動作点を与え、そこでの電流はすべて零に等し
い、スイッチングオンに際して回路が常に正常な動作点
にすべて自己バイアスされるのを確保するために、電源
の機能の開始において介入する回路が加えられており、
その後、切り離される。
この回路には、接地されるソースと、Ml及びM8間で
の共通点に接続されるゲートと、そして別なトランジス
タMS4のドレインに接続されるドレインとを持つトラ
ンジスタMS3を含んでいる。トランジスタMS4は電
源VDDに接続されるソースと、ダイオードとして使用
されている2つのトランジスタMS5およびMS6によ
ってバイアスされるゲートとを持っている。MS3とM
S4との間の共通点は、トランジスタMIO及びMll
と並列に置かれた2つのトランジスタMS7及びMS8
のゲートに接続されている。もしもスチツチ・オンに際
して、M8.・・・2M19により形成されたミラーの
分岐に電流が流れないとすると、低い闇値電圧を除いて
、MlとM8との間での共通点における電圧が零である
ので、MS3はカットオフされている。2つのダイオー
ドMS5及びMS6によりバイアスされるトランジスタ
MS4はその電圧−電流特性の線形領域において動作す
るので、そのドレインがVDDに近い電位にありそして
MS7及びMS8は導通しており、結果的に、電流は電
流ミラーの分岐M12−M16及びMl3−Ml7にセ
ットされる。また、他のミラー分岐、特にMlにおいて
は、値PTATをすぐに取る電流が流れて、MS3を導
通させてそしてMS7及びMS8をカットオフする。実
際に、MS3のサイズはMS4よりもはるかに大きい。
の共通点に接続されるゲートと、そして別なトランジス
タMS4のドレインに接続されるドレインとを持つトラ
ンジスタMS3を含んでいる。トランジスタMS4は電
源VDDに接続されるソースと、ダイオードとして使用
されている2つのトランジスタMS5およびMS6によ
ってバイアスされるゲートとを持っている。MS3とM
S4との間の共通点は、トランジスタMIO及びMll
と並列に置かれた2つのトランジスタMS7及びMS8
のゲートに接続されている。もしもスチツチ・オンに際
して、M8.・・・2M19により形成されたミラーの
分岐に電流が流れないとすると、低い闇値電圧を除いて
、MlとM8との間での共通点における電圧が零である
ので、MS3はカットオフされている。2つのダイオー
ドMS5及びMS6によりバイアスされるトランジスタ
MS4はその電圧−電流特性の線形領域において動作す
るので、そのドレインがVDDに近い電位にありそして
MS7及びMS8は導通しており、結果的に、電流は電
流ミラーの分岐M12−M16及びMl3−Ml7にセ
ットされる。また、他のミラー分岐、特にMlにおいて
は、値PTATをすぐに取る電流が流れて、MS3を導
通させてそしてMS7及びMS8をカットオフする。実
際に、MS3のサイズはMS4よりもはるかに大きい。
その瞬間以降、MS7及びMS8は電流源PTATの正
常動作を邪魔しない。MS3及びMS4のドレイン間に
あるコンデンサC31は、同じトランジスタMS3とM
S4とで構成されている増幅器のループ利得を補傷する
ために使用されている。
常動作を邪魔しない。MS3及びMS4のドレイン間に
あるコンデンサC31は、同じトランジスタMS3とM
S4とで構成されている増幅器のループ利得を補傷する
ために使用されている。
また、バンドギャップ電圧源はスイッチングオンに際し
た初期の過渡現象を回避する回路を必要とする。この回
路はインバータ■1から成り、その入力はMS3のドレ
インに接続され、その出力はコンデンサC32及びトラ
ンジスタMSIを駆動している。このトランジスタは、
・電源VDDに接続されるソースと、2つの抵抗器R1
及びR2間での共通点に接続されるドレインを持ってい
る。
た初期の過渡現象を回避する回路を必要とする。この回
路はインバータ■1から成り、その入力はMS3のドレ
インに接続され、その出力はコンデンサC32及びトラ
ンジスタMSIを駆動している。このトランジスタは、
・電源VDDに接続されるソースと、2つの抵抗器R1
及びR2間での共通点に接続されるドレインを持ってい
る。
コンデンサC32は、11の出力における状態変化に成
る遅延を導入し、それは、増幅器OAがその定常状態に
達した後に高いレベルへと通過する。
る遅延を導入し、それは、増幅器OAがその定常状態に
達した後に高いレベルへと通過する。
MSIのゲートにおける低レベルはMS1、R1及びQ
4に電流を強制的に流す、かくして、演算増幅器の反転
入力における電圧は、正常な機能値に迅速に近づいて、
その過渡現象を短くする。
4に電流を強制的に流す、かくして、演算増幅器の反転
入力における電圧は、正常な機能値に迅速に近づいて、
その過渡現象を短くする。
インバータ■1は別なインバータ12を駆動し、インバ
ータ12は、接地されるソースとそしてM4及びM5の
ゲートに接続されるドレインとを持つトランジスタMS
2のゲートを駆動する。この回路は、演算増幅器OAが
定常のコモンモード電圧に達するのに必要な時間を減少
させるのに使用されている。初期相において、11の出
力におけるレベルが低い場合、12の出力におけるレベ
ルは高く、そしてMS2が導通する。結果的に、M4及
びM5はカットオフし、Ql及びQ2のベース上の電圧
がコモンモード電圧VCMを越えるのを防止する。
ータ12は、接地されるソースとそしてM4及びM5の
ゲートに接続されるドレインとを持つトランジスタMS
2のゲートを駆動する。この回路は、演算増幅器OAが
定常のコモンモード電圧に達するのに必要な時間を減少
させるのに使用されている。初期相において、11の出
力におけるレベルが低い場合、12の出力におけるレベ
ルは高く、そしてMS2が導通する。結果的に、M4及
びM5はカットオフし、Ql及びQ2のベース上の電圧
がコモンモード電圧VCMを越えるのを防止する。
以上、本発明が非限定的例を介してのみ記述されたが、
これはその特許請求の範囲を逸脱することなく幾多の変
更及び修正が可能であろう。
これはその特許請求の範囲を逸脱することなく幾多の変
更及び修正が可能であろう。
唯一の添付図面は本発明の好ましき実施例の電気的回路
図である。 M1〜M3、M6〜M19;トランジスタOA=演算増
幅器 Q1〜Q4、Q1T、・・・−Q4T:)ランジスタR
1〜R3:抵抗器 代理人の氏名 川原1) −穂
図である。 M1〜M3、M6〜M19;トランジスタOA=演算増
幅器 Q1〜Q4、Q1T、・・・−Q4T:)ランジスタR
1〜R3:抵抗器 代理人の氏名 川原1) −穂
Claims (1)
- 【特許請求の範囲】 1)第1の電圧源ΔVbe(Q1T、・・・、Q4T)
を給電する第1の電流ミラー(M8・・・、M19)か
らなる温度(PTAT)に比例する電流源(GPAT)
と; 前者の構造に等しい構造を持つ第2の電圧源ΔVbe(
Q1、・・・、Q4)と; その入力が第2の電圧源ΔVbeの出力に接続されてい
る演算増幅器(OA)と から成る完全差動基準電圧源において: それが前記第1の電流ミラー(M8・・・、M19)か
ら受信する電流(PTAT)によって駆動される第2の
電流ミラー(M6、M7)と; それが前記第2の電流ミラー(M6、M7)から受信し
そして前記第2の電圧源ΔVbeの第1及び第2のトラ
ンジスタ(Q1、Q2)に給電する電流(PTAT)に
よって駆動される第3の電流ミラー(M1、M2、M3
)とを備え、第3及び第4のトランジスタ(Q3、Q4
)には、第1の抵抗器(R3)により且つ直列接続され
た第2及び第3の抵抗器(R1、R2)により同じ電流
(PTAT)が供給され; 前記演算増幅器(OA)には、第3の電流ミラー(M1
、M2、M3)、第1の抵抗器(R3)及び直列接続さ
れた第2及び第3の抵抗器(R1、R2)に給電する差
動の非反転出力(VE+)が与えられていて、差動の反
転出力(VR−)は前記第1及び第2のトランジスタ(
Q1、Q2)のベースに給電し、その反転及び非反転入
力は第2の電圧源ΔVbeの出力に接続されていること
を特徴とする完全差動基準電圧源。 2)演算増幅器(OA)の差動反転出力(VR−)が、
前記第1及び第3の抵抗器(R3、R2)の並列接続に
等しい抵抗を持つ第4の抵抗器と、前記電流源(GPT
AT)により供給される電流(PTAT)の3倍に等し
い電流をセットする第4の電流ミラー(M4、M5)と
に接続されていることを特徴とする請求項1記載の完全
差動基準電圧源。 3)接地されるソースと、前記第2の電流ミラー(M6
、M7)の入力に接続されるゲートと、第6のトランジ
スタ(MS4)のドレンインに接続されるドレインとを
持つ第5のトランジスタ(MS3)を含み、そのソース
が電源(VDD)に接続され、そのゲートがダイオード
として接続される第7及び第8のトランジスタ(MS5
、MS6)によってバイアスされ、第5のトランジスタ
(MS3)と第6のトランジスタ(MS4)との間にお
ける共通点は、スイッチオン後の短い期間にわたって、
前記第1の電流ミラーの分岐のうちの1つへと電流を送
り込むようになっていることを特徴とする請求項1記載
の完全差動基準電圧源。 4)その入力が第5のトランジスタ(MS3)と第6の
トランジスタ(MS4)との間での共通点に接続され、
その出力がコンデンサ(CS2)を駆動する第1のイン
バータ(I1)と、そのソースが電源(VDD)に接続
され、そのドレインが前記第2の抵抗器(R1)と第3
の抵抗器(R2)との間での共通点に接続されている第
9のトランジスタ(MS1)とを更に含み、前記第2及
び第3の抵抗器(R1、R2)間での共通点には、スイ
ッチオン後の短い時間にわたって電流が送り込まれるこ
とを特徴とする請求項3記載の完全差動基準電圧源。 5)その入力が前記第1のインバータ(I1)の出力に
接続され且つその出力が、前記第4の電流ミラー(M4
、M5)をスイッチオン後の短い期間にわたってカット
オフする第10のトランジスタ(MS2)を駆動する第
2のインバータ(12)を含んでいることを特徴とする
請求項4記載の完全差動基準電圧源。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT67656/88A IT1223685B (it) | 1988-07-12 | 1988-07-12 | Generatore di tensione di riferimento completamente differenziale |
IT67656-A/88 | 1988-07-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0259912A true JPH0259912A (ja) | 1990-02-28 |
JPH0797301B2 JPH0797301B2 (ja) | 1995-10-18 |
Family
ID=11304274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1174320A Expired - Fee Related JPH0797301B2 (ja) | 1988-07-12 | 1989-07-07 | 差動電圧源 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4926138A (ja) |
EP (1) | EP0350857B1 (ja) |
JP (1) | JPH0797301B2 (ja) |
DE (1) | DE68919764T2 (ja) |
IT (1) | IT1223685B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006512681A (ja) * | 2002-12-27 | 2006-04-13 | アナログ・デバイシズ・インコーポレーテッド | 改善されたヘッドルームを有するcmos電圧バンドギャップ基準 |
JP2010198196A (ja) * | 2009-02-24 | 2010-09-09 | Fujitsu Ltd | 基準信号発生回路 |
Families Citing this family (12)
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---|---|---|---|---|
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US5325070A (en) * | 1993-01-25 | 1994-06-28 | Motorola, Inc. | Stabilization circuit and method for second order tunable active filters |
US5646518A (en) * | 1994-11-18 | 1997-07-08 | Lucent Technologies Inc. | PTAT current source |
US5821807A (en) * | 1996-05-28 | 1998-10-13 | Analog Devices, Inc. | Low-power differential reference voltage generator |
US5834926A (en) * | 1997-08-11 | 1998-11-10 | Motorola, Inc. | Bandgap reference circuit |
JP3156664B2 (ja) * | 1998-03-25 | 2001-04-16 | 日本電気株式会社 | 基準電圧発生回路 |
DE10300011B4 (de) | 2003-01-02 | 2004-09-16 | Infineon Technologies Ag | Subtrahiererschaltung und Leistungsdetektoranordnung mit der Subtrahiererschaltung |
DE102004015621A1 (de) * | 2004-03-30 | 2005-10-27 | Texas Instruments Deutschland Gmbh | Schaltstromrichter |
CN100432887C (zh) * | 2005-06-16 | 2008-11-12 | 中兴通讯股份有限公司 | 一种电压参考源装置 |
US7518164B2 (en) | 2006-03-29 | 2009-04-14 | Mellanox Technologies Ltd. | Current-triggered low turn-on voltage SCR |
US20070236275A1 (en) * | 2006-04-07 | 2007-10-11 | Mellanox Technologies Ltd. | Global Reference Voltage Distribution System With Local Reference Voltages Referred to Ground And Supply |
US9111602B2 (en) * | 2006-04-07 | 2015-08-18 | Mellanox Technologies, Ltd. | Accurate global reference voltage distribution system with local reference voltages referred to local ground and locally supplied voltage |
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US4419594A (en) * | 1981-11-06 | 1983-12-06 | Mostek Corporation | Temperature compensated reference circuit |
US4593208A (en) * | 1984-03-28 | 1986-06-03 | National Semiconductor Corporation | CMOS voltage and current reference circuit |
IT1201839B (it) * | 1986-08-08 | 1989-02-02 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad uscita interamente differenziale |
US4818897A (en) * | 1987-09-25 | 1989-04-04 | Texas Instruments Incorporated | Fast one way amplifier stage |
-
1988
- 1988-07-12 IT IT67656/88A patent/IT1223685B/it active
-
1989
- 1989-07-05 US US07/375,771 patent/US4926138A/en not_active Expired - Lifetime
- 1989-07-07 JP JP1174320A patent/JPH0797301B2/ja not_active Expired - Fee Related
- 1989-07-11 EP EP89112654A patent/EP0350857B1/en not_active Expired - Lifetime
- 1989-07-11 DE DE68919764T patent/DE68919764T2/de not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2006512681A (ja) * | 2002-12-27 | 2006-04-13 | アナログ・デバイシズ・インコーポレーテッド | 改善されたヘッドルームを有するcmos電圧バンドギャップ基準 |
JP4714467B2 (ja) * | 2002-12-27 | 2011-06-29 | アナログ・デバイシズ・インコーポレーテッド | 改善されたヘッドルームを有するcmos電圧バンドギャップ基準 |
JP2010198196A (ja) * | 2009-02-24 | 2010-09-09 | Fujitsu Ltd | 基準信号発生回路 |
Also Published As
Publication number | Publication date |
---|---|
US4926138A (en) | 1990-05-15 |
JPH0797301B2 (ja) | 1995-10-18 |
IT1223685B (it) | 1990-09-29 |
IT8867656A0 (it) | 1988-07-12 |
EP0350857A1 (en) | 1990-01-17 |
DE68919764D1 (de) | 1995-01-19 |
DE68919764T2 (de) | 1995-05-04 |
EP0350857B1 (en) | 1994-12-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |