JP2006512681A - 改善されたヘッドルームを有するｃｍｏｓ電圧バンドギャップ基準 - Google Patents

Abstract

電圧バンドギャップ基準回路を提供する。前記回路は増幅器を含み、該増幅器はその入力に接続された第１および第２トランジスタを有する。前記回路は、第１および第２トランジスタの間のΔＶ_ｂｅに実質的に等しい電圧を、増幅器の共通入力に加えられた電圧から差し引くことにより、より低いヘッドルームで動作するように適合される。

Description

発明の詳細な説明

発明の分野
本発明は、電圧バンドギャップ基準回路に関し、特に改善されたヘッドルーム容量を有する電圧バンドギャップ基準回路に関する。本明細書において、用語「ヘッドルーム」は、回路への電力供給電圧と該回路が供給する基準電圧の差として定義される。

発明の背景
バンドギャップ電圧基準回路は１９７０年代初めより当分野によく知られており、これはＩＥＥＥ刊行物であるRobert Widlar（IEEE Journal of Solid State Circuits Vol. SC-6 No 1 February 1971）およびA. Paul Brokaw（IEEE Journal of Solid State Circuits Vol. SC-6 No 6 December 1974）からも明らかである。

これらの回路は、安定したバンドギャップ電圧を実現するための構造を提供する。David A. Johns and Ken Martin “Analog Integrated Circuit Design”, John Wiley & Sons, 1997に考察されているように、これらの回路およびそれに対する他の変更は、負の温度定数を有するフォワードベースダイオード（forward based diode）（またはベース・エミッタ接合）の電圧を、絶対温度に比例する（ＰＴＡＴ）電圧から差し引くことに基づく。通常ＰＴＡＴ電圧は、異なる電流密度において動作する２個の順方向バイアスのベース・エミッタ接合の電圧差（ΔＶ_ｂｅ）を増幅することにより生成される。

かかる回路の１例が、図１に概略図で示されている。この図において、バンドギャップ電圧基準回路は、演算増幅器Ａ、３個の抵抗器Ｒ１、Ｒ２およびＲ３、および、２個の寄生トランジスタＱ１およびＱ２を用いて実装されており、ここでＱ２はＱ１よりｎ倍大きいエミッタ領域を有する。増幅器Ａの出力は、その反転端子へ、フィードバック抵抗器Ｒ３を介して接続される。増幅器の出力はまた、抵抗器Ｒ１を介してトランジスタＱ１のエミッタに接続され、ここでＱ１のベースは接地されている。Ａの反転端子は、抵抗器Ｒ２を介してＱ２のエミッタに接続され、Ｑ２のベースもまた接地されている。Ａの非反転端子は、Ｑ１のエミッタに接続される。

異なるコレクタ電流密度で動作する２個のバイポーラトランジスタのベース・エミッタ電圧の差は、絶対温度に比例することが知られている。図１において、Ｑ２のエミッタ領域をＱ１のエミッタ領域より「ｎ」倍大きくすることにより、コレクタ電流密度の間の差が保証される。増幅器Ａが、非反転（＋）および反転（−）の２個の入力を実質的に等しい電圧レベルに維持する場合に、Ｒ２で生成される電圧は以下である：
ΔＶ_ｂｅ＝（ｋＴ／ｑ）ｌｎ（ｎＩ１／Ｉ２） （１）

基準電圧が、ΔＶ_ｂｅに係数Ｋを乗じて、大きい方の電流密度を有する接合点のベース・エミッタ電圧に加えた値に等しいことは知られており、容易に示すことができ、式２の通りである。
Ｖ_ｒｅｆ＝Ｖ_ＢＥ１＋ＫΔＶ_ｂｅ （２）
図１の回路について、基準電圧は次の式で示される。
Ｖ_ｒｅｆ＝Ｖ_ＢＥ１＋（Ｒ３＋Ｒ２）ｋＴ／ｑ（ｌｎ（ｎＲ３／Ｒ１）） （３）

この式は、特定の状況および実装に対する理論的基準電圧を決定するのに使用可能であることが理解される。

他の実装において、図１の抵抗器Ｒ１およびＲ３を電流ミラーに置き換えることができる。図２はかかる変更の例である。図２の回路は図１の回路に類似しており、同じ要素が同じ参照番号で示されている。図２の回路において、演算増幅器Ａの非反転端子は、抵抗器Ｒ２を介してＱ２のエミッタに接続される。反転端子は、Ｑ１のエミッタに接続される。Ｑ１およびＱ２両方のベースは接地される。Ａの出力は、図１の抵抗器Ｒ１およびＲ３ではなく、ＰＭＯＳデバイスＭ１およびＭ２のゲートに接続される。Ｍ１およびＭ２のソース端子は従って、図にＶＤＤと示されている電源に接続されねばならない。Ｍ２のドレインは、増幅器Ａの非反転端子に接続される。

任意のバンドギャップ電圧基準の１つの重要な仕様は、最小供給電圧である。知られているように、増幅器Ａ（図１および図２）がＰＭＯＳトランジスタのペアを用いる差動段を有する場合、共通入力電圧はＮＭＯＳ入力ペアによって供給されるものより低い。しかし、ノイズを考慮するとＰＭＯＳトランジスタの差動ペアが好ましい。ＰＭＯＳ入力ペアの場合、ＰＭＯＳトランジスタの閾電圧および増幅器の入力共通モード電圧が、最小供給電圧を規定する。特定のプロセスの閾電圧が与えられる場合、最小供給電圧を低減する唯一の方法は、増幅器の共通入力電圧、すなわち図１および図２の回路のベース・エミッタ電圧を低減することである。

抵抗再分割の方法はよく知られており、例えば、Ka Nang Leung et al., “A sub-1-V 15-ppm/C CMOS Bandgap Voltage Reference Without Requiring Low Threshold Voltage Device”, IEEE Journal Solid State Circuit, Vol. 37/4, pp. 526-530, April 2002に記載されている。これらの方法の基本的構成を図３に示す。図３の回路は２個の抵抗分割器を有し、それぞれが増幅器Ａの入力端子の各々へ接続されている。抵抗器Ｒ２Ｂ１およびＲ２Ｂ２は、増幅器Ａの反転端子の抵抗分割器として動作し、ここで反転端子の電圧は、示されるように、Ｒ２Ｂ１とＲ２Ｂ２の間である。同様に、抵抗器Ｒ２Ａ１とＲ２Ａ２は、増幅器Ａの非反転端子の抵抗分割器として動作し、ここで非反転端子の電圧は、示されるように、Ｒ２Ａ１とＲ２Ａ２の間である。この回路において、増幅器Ａの出力は、図２と同じ様式で、ＰＭＯＳデバイスＭ１、Ｍ２およびＭ３のゲートに接続され、それらのソースは供給電圧ＶＤＤによって駆動される。Ｍ２のドレインはＱ１のエミッタと抵抗器Ｒ２Ｂ１に接続される。Ｍ１のドレインは、抵抗器Ｒ１を介してＱ２のエミッタと、および抵抗器Ｒ２Ａ１の両方に接続される。Ｑ２のエミッタ領域は、前の図に示すようにＱ１よりｎ倍大きい。Ｍ３のドレインは、抵抗器Ｒ３を介して接地される。抵抗器Ｒ２Ａ２およびＲ２Ｂ２と、Ｑ１およびＱ２のベースは全て同じ基準ポテンシャルに結合され、これは図３の概略図に接地として示されている。

これらの構成を用いて、高い電流密度で動作するバイポーラトランジスタ（Ｑ１）のベース・エミッタ電圧は、Ｒ２Ｂ１およびＲ２Ｂ２により再分割される。低い電流密度およびＲ１で動作する第２バイポーラトランジスタ（Ｑ２）は、第２抵抗分割器Ｒ２Ａ１とＲ２Ａ２の比率が第１抵抗分割器と同じである場合は、Ｒ１上でＰＴＡＴ電圧を生成する。この構成の主な欠点の１つは、増幅器Ａのオフセットおよびノイズが再分割比で増幅されることである。その結果、増幅器Ａの共通電圧が低下するに従って、出力のオフセットとノイズが増加する。

低い電圧動作を許容する他の構成は、Giulio Ricotti et al.の米国特許第6307426号に記載されている。この構成の基本的なアイディアは、増幅器の入力バイポーラ差動段にオフセットを導入することである。このオフセット電圧は典型的なＰＴＡＴ電圧である。低い温度定数の基準電圧は、このＰＴＡＴ電圧を、拡大・縮小したＣＴＡＴ電圧に加えることにより得られる。この構成の主な欠点は：

１）３端子全てを有する純ラテラルトランジスタのみが利用可能なＣＭＯＳプロセスには、実装できないこと。
２）典型的なバイポーラプロセスにおいては、ＰＴＡＴオフセット電圧に付加される、除去不可能な他のオフセットが存在する。このため、実際のＰＴＡＴ電圧および出力電圧は、デバイス間およびロット間で大きく広がる場合がある。

従って、電圧バンドギャップ基準信号を供給できる回路であって、ＣＭＯＳ技術に実装可能であり、従来の回路より改善されたヘッドルームを供給できる前記回路を提供する必要性がある。また、低減された広がりを提供し、しかもヘッドルームの利用可能性の低い回路において実装可能な回路の必要性も存在する。

発明の概要
これらの必要性その他は本発明の回路により提供することができ、該回路は、増幅器の入力電圧を低減しまた該増幅器まわりの１つのループを正から負へと変更することによって、低い供給電圧での動作が可能な電圧基準を供給でき、また所望の出力からの低減された出力の広がりもしくは偏差を有する。バンドギャップ回路の増幅器入力電圧を低下することにより、本発明は、従来利用可能なものよりも改善された電力供給除去比（ＰＳＲＲ）および、改善された起動時間を提供する。

本発明の第１の態様により、改善されたヘッドルームバンドギャップ基準電圧回路が提供される。該回路は演算増幅器を含み、前記演算増幅器は、反転入力ノード、非反転入力ノード、および電圧基準ノードに接続された出力を有し、ここで反転入力ノードおよび非反転入力ノードは、それぞれ第１および第２トランジスタに接続され、これらのトランジスタは異なる電流密度で動作するよう適合されている。前記演算増幅器の共通入力ノードは、低い方の電流密度で動作するトランジスタのベース・エミッタ電圧から供給され、それによって、前記演算増幅器の共通入力ノードを低減させて前記回路の動作ヘッドルームを減少させる。

電圧基準ノードの電圧は、典型的にはＰＴＡＴ電圧およびＣＴＡＴ電圧の組み合わせである。ＣＴＡＴ電圧は、増幅器の出力に接続された第３トランジスタのベース・エミッタ電圧から供給されるのが好ましい。

第１の構成においては、演算増幅器はその出力においてＰＴＡＴ電流を生成し、該ＰＴＡＴ電流は、基準ノードにおいて、電圧基準ノードと接地との間に接続されたインピーダンス負荷の供給により、ＰＴＡＴ電圧に変換される。演算増幅器の出力ノードは、少なくとも１個の電流ミラーに接続することができ、該電流ミラーは、演算増幅器の出力において生成されるＰＴＡＴ電流をミラーリングし、該電流ミラーは、演算増幅器の出力と電圧基準ノードとの間に設けられる。

演算増幅器の共通入力ノード電圧は、典型的には、第１トランジスタと第２トランジスタのベース・エミッタ電圧の差から得られる。
増幅器の入力ノードと高い方の電流密度で動作するトランジスタとの間に抵抗器を接続することができ、それによって、第１トランジスタと第２トランジスタのベース・エミッタ電圧に差を生じさせることができる。

演算増幅器の共通入力ノードは、抵抗器上で生成される、第１および第２トランジスタの間の電圧差と実質的に等しい量だけ低い電圧で動作する。
本発明のこれらおよび他の性質、目的および利点は、以下の図を参照してよりよく理解される。

図面の詳細な説明
本発明により、従来技術より改善されたヘッドルームを有し、従来技術の実装に対して明確な利点を提供する、バンドギャップ電圧基準回路が提供される。

「背景技術」の節で前に述べたように、既知のバンドギャップ電圧基準回路は、大きな出力値の広がりを含む多くの欠点を有していた。従って前に詳細に記したように、従来技術の構成での必要性に対処する、改善された回路を提供する必要性が存在する。図４〜図６は、本発明による解決方法の例である。本発明は特定の態様を参照して記載されているが、添付のクレームに照らして必要であると考えられる場合を除き、本発明を、組み合わせた完全体（integer）の任意のセットに限定する意図は無いと理解されることは、当業者には明らかである。

図４〜図６の回路の検討から、本発明が、ＰＴＡＴ電圧を生成する増幅器の共通入力電圧を、高い方の電流密度において動作するトランジスタのベース・エミッタ電圧としてでなく、むしろ、低い方の電流密度において動作するトランジスタのベース・エミッタ電圧として供給することが理解される。これは、好ましい態様において、高い電流密度において動作するトランジスタのベース・エミッタ電圧から、ベース・エミッタ電圧間の差を差し引くことにより提供される。従来技術の実装を本発明と比較すると、同じ条件に対して、本発明の態様における増幅器の入力電圧は、ΔＶ_ｂｅの値だけ従来技術の構成より低くなっていることが理解される。この電圧差が、この回路にヘッドルームゲインを提供する。増幅器への入力値の低減は、本発明の回路により提供される場合、多数の異なる方式によって提供することができ、例示の態様を参照して以下に記載される。

図４において、増幅器Ａの出力は、ＰＭＯＳデバイスＭ１、Ｍ２、Ｍ３およびＭ４のゲートに接続され、これらデバイスのソースはＶＤＤに接続される。Ｍ１のドレインは、Ｑ２のエミッタに接続される。Ｍ２のドレインは、Ｑ１のエミッタに接続される。Ｍ３のドレインは、抵抗器Ｒ２を介してＱ３のエミッタに接続される。Ｍ４のドレインは、ダイオードが接続されたＮＭＯＳトランジスタＭ５のドレインに接続される。増幅器Ａの非反転端子は、トランジスタＱ２のエミッタに接続される。反転端子は、抵抗器Ｒ１を介してＱ１のエミッタに接続され、またＮＭＯＳトランジスタＭ６のドレインにも接続される。Ｍ５およびＭ６のゲートは一緒に接続されて、電流ミラーを形成する。Ｑ１、Ｑ２およびＱ３のベース、およびＭ５およびＭ６のソースは、図４では接地として示されている共通の基準ポテンシャルに全て結合されるが、任意の基準ポテンシャルが使用可能であることが理解される。

図４の回路は以下のように動作する。初期セトリング（整定）時間の後、増幅器Ａの出力は、Ｍ１の共通ゲート電圧をＭ４に引き付ける電圧レベルに到達し、それによってこれらのＰＭＯＳトランジスタを介して電流を生成し、増幅器の２つの入力が同じ電圧を有することを保証し、トランジスタのベース・エミッタ電圧が同じ低い電流密度で動作するようにする。Ｍ１は電流Ｉ３をＱ２のエミッタへ強制的に伝送する；Ｍ２は、Ｒ１およびＭ６を介してＩ２と他の電流に分割される電流Ｉ１を、Ｑ１のエミッタへと強制的に伝送する；Ｍ３は電流Ｉ４を、Ｒ２を介してＱ３のエミッタへ強制的に伝送し、Ｍ４は電流Ｉ２を、ダイオードが接続されたＮＭＯＳトランジスタＭ５へと強制的に伝送する。Ｍ５とＭ６が同一であれば、Ｍ６は電流Ｉ２を、Ｉ１からＲ１を介して引きつけることが理解される。電流Ｉ２は、増幅器Ａをバランスさせて、２つの入力（＋）、（−）が同じ電圧レベルとなるように、Ｒ１において必要な電圧降下を生成する。

Ｒ１での電圧降下は以下であることが理解される：
ΔＶ_ｂｅ＝（ｋＴ／ｑ）ｌｎ（ｎ（Ｉ１−Ｉ２）／Ｉ３）＝Ｉ２Ｒ１ （４）
式４は、Ｉ２とＩ１、Ｉ３およびＩ４が、同じゲートソース電圧から生成されているためにＰＴＡＴ電流であることを示す。それらは、アスペクト比（Ｗ／Ｌ）に対応する倍率の値だけ異なる。
基準電圧は、Ｑ３のベース・エミッタ電圧をＲ２でのＩ４の電圧降下に加えたものである：
Ｖ_ＲＥＦ＝ΔＶ_ｂｅＱ３＋Ｉ４Ｒ２ （５）

電流およびΔＶ_ｂｅは、必要に応じて拡大縮小してもよいことが理解される。例えば以下の場合：
Ｉ１＝Ｉ４＝２Ｉ２＝２Ｉ３ （６）
基準電圧は以下から計算できる：
Ｖ_ＲＥＦ＝ΔＶ_ｂｅＱ３＋２Ｒ２／Ｒ１ＫＴ／ｑｌｎ（ｎ） （７）
従って、抵抗器の比率（Ｒ２／Ｒ１）の特定の組み合わせおよびエミッタ比率（ｎ）は、最小温度係数を有する基準電圧を提供することが理解される。

図５は、図４に記載されたものとは異なる本発明の態様を示す。図５において増幅器Ａの出力は、ＮＭＯＳデバイスＭ５およびＭ６のゲートに接続される。Ｍ６のドレインは、Ａの非反転端子に接続して戻される。Ｍ５のドレインは、ダイオードが接続されたトランジスタＭ４のドレインに接続される。Ｍ４のゲートは、ＰＭＯＳデバイスＭ１、Ｍ２およびＭ３のゲートに接続され、全ＰＭＯＳデバイスのソース端子はＶＤＤに接続される。Ｍ１のドレインは、回路のトランジスタＱ２およびＱ３よりｎ倍大きいエミッタ領域を有するトランジスタＱ１のエミッタに接続される。Ｍ２のドレインは、トランジスタＱ２のエミッタに接続される。Ｍ３のドレインは、抵抗器Ｒ２を介してトランジスタＱ３のエミッタに接続される。この図において、増幅器Ａの非反転入力は、抵抗器Ｒ１を介してＱ２のエミッタに接続され、反転端子は、Ｑ１のエミッタに接続される。Ｑ１、Ｑ２およびＱ３のベース、およびＭ５およびＭ６のソースは、全て接地ポテンシャルに接続される。

図４から図５への違いは、ＰＴＡＴ電流が如何にミラーリングされるかにある。図４を参照して記述したように、増幅器Ａは、Ｍ５およびＭ６の共通ゲートに、対応するΔＶ_ｂｅ電圧がＲ１上で生成されることを保証するのに十分な電圧レベルを強制する。Ｍ５の出力電流は、ダイオード接続トランジスタＭ４によってミラーされ、対応する倍率でＭ１、Ｍ２、Ｍ３およびＭ６に対して繰り返される。
図５の回路に対する基準電圧は、図４の回路に対するのと同じ方法で導出することができる。

図４および図５の構成は、図１および図２の回路に対してさらなる利点を有することが理解される。１つのかかる利点は、特定のΔＶ_ｂｅを生成するのに必要な供給電流およびシリコン面積に関する。大きなΔＶ_ｂｅを生成することが有利であることが理解され、なぜならば、この電圧と関連する誤差が共に、増幅により基準電圧に反映されるからである。図１および図２の態様において、ΔＶ_ｂｅは、Ｑ２に対してより大きなシリコン面積をとるか、またはＱ１のエミッタに、より大きな電流を導入するかにより、拡大することができる。本発明の態様においては、同じＲ２に対して、Ｉ２を減少することによりΔＶ_ｂｅを増加することができる。この技術の効果は、より大きなΔＶ_ｂｅに対してより少ない電力を用いて増分を提供できることである。この利点はまた、シリコン面積を減少させるためにも用いることができる。

図４の構成の１つのさらなる利点は、増幅器周りの２つのループが、回路をより安定にするネガティブフィードバックループであることである。非反転入力における電圧が、種々の理由により反転入力より増加した場合、増幅器の出力は高くなる。その結果、Ｍ１からＭ４を通る電流は減少され、非反転入力電圧が低下する。反転入力電圧が増加した場合、増幅器の出力は低くなり、そのためより大きな電流がＭ１からＭ４に流される。電流Ｉ２が増加すると、Ｒ１での電圧降下も増加し、反転入力電圧は低下する。

図６は、図５と同じ要素を全て含み、さらに２個のＰＭＯＳトランジスタＭ７およびＭ８、ならびに２個のバイポーラトランジスタＱ４およびＱ５が追加されている。トランジスタＱ４は、トランジスタＱ１と１つのトランジスタスタック内に配置されており、Ｑ１のベースはここではＱ４のエミッタに接続され、Ｑ１と同じエミッタ領域を有する。Ｑ４のエミッタはまた、ＰＭＯＳデバイスＭ７のドレインに接続されている。同様にして、Ｑ２のベースはここではＱ５のエミッタに接続され、Ｑ５はまた、Ｑ２と同じエミッタ領域を有する。Ｑ５のエミッタは、ＰＭＯＳＭ８のドレインに接続される。Ｑ４およびＱ５のベースは接地される。Ｍ７およびＭ８のソースは、予想通りＶＤＤに接続される。

バンドギャップ電圧基準回路によくあるように、基準電圧は、ベース・エミッタ電圧を１ペアのトランジスタにより生成されたΔＶ_ｂｅに加えて生成される。しかし図６に示す本発明の実装によれば、増幅器の入力共通モードの範囲は、ΔＶ_ｂｅの値だけ低められる。これは、増幅器の入力ペアがＰＭＯＳトランジスタのセットであり、基準電圧が低い電圧供給を必要とする場合、および／または、温度およびプロセスの広がりから生じるような極端な条件などのシナリオにおいて、特定の用途を有する。４個のバイポーラトランジスタ（２個は高い電流密度、２個は低い電流密度でスタックされた）の使用は、生成されるΔＶ_ｂｅが非スタックの配置の場合より大きくなるため、実装がより容易になる。

与えられたワット損（power dissipation）および入力バイアス電流に対して、ｐチャネルペアに対するノイズは、等価のｎチャネル入力ペアに比べて約５倍低い。このスタックされたバイポーラトランジスタおよびｐチャネル入力ペアの実装は、しかし、利用可能なヘッドルームが非常に小さいために、極端な条件のシナリオにおいて問題点を有する。その結果、図６の回路は増幅器入力電圧の低減をもたらす。

従って、図６に提供されたような本発明の好ましい実装の回路は、ＰＴＡＴ電流においてバイアスされた４個のトランジスタＱ１、Ｑ２、Ｑ４およびＱ５を含む。トランジスタＱ１およびＱ４には大きなエミッタ領域が設定され、単位エミッタ領域を有し高い電流密度で動作するトランジスタＱ２およびＱ５より、低い電流密度で動作する。この差の結果、異なるＶ_ＢＥがそれらの上に確立され、その結果生じたΔＶ_ｂｅが抵抗器Ｒ１に現れることが理解される。この電圧は、絶対温度（ＰＴＡＴ）に比例する。

増幅器Ａは、「＋」および「−」両入力における電圧が等しくなることを強制するような方式で動作する。これにより、Ｑ１およびＱ４のＶ_ｂｅが、図６の両方の入力において現れることになる。ΔＶ_ｂｅはＲ１上に現れる。ＰＴＡＴ電流であるフィードバック電流は、増幅器Ａによるフィードバックを介して生成され、電流ミラーＭ１〜Ｍ８によってミラーされる。電流ミラーＭ２は、Ｒ１に電圧降下ΔＶ_ｂｅを強制する。

フィードバック電流ＩがＰＴＡＴ電流である（すなわち、絶対温度に比例する）と仮定すると、Ｑ２、Ｑ５は同一エミッタ領域バイポーラトランジスタであり、Ｑ１とＱ４は、Ｑ２とＱ５よりｎ倍広いエミッタ領域を有し、違いは、図６の増幅器Ａに対する共通入力電圧が、図１の増幅器Ａの対応する電圧より、ΔＶ_ｂｅの値だけ低いことのみであることがわかる。この電圧差が図６の回路のヘッドルームゲインを提供する。付加的補償フィードバックＲ−Ｃ回路を図６の回路に導入して、回路に存在する２つのループに対する補償を供給するようにできることが理解される。

図７は、本発明による１つの実装に対する増幅器入力電圧を、最悪ケースの条件である−５５℃での従来技術の実装において得られた値と比較したものである。この特定の例において、本発明の回路中の増幅器Ａの入力電圧は、従来技術の実装におけるトランジスタの同じ入力電圧より約１５０ｍＶ低いことが理解される。

この増幅器入力の差の結果、本発明の回路によって供給される基準電圧は、従来技術の実装のそれよりも低い電圧において低下し始める。最悪条件（−５５℃）に対するヘッドルームのこの改善は、図８に示される。

図９は、本発明による回路に対する起動時間を、同じ増幅器に対する図１および２の従来技術のそれと比較して示す；これより、本発明の回路は、従来技術と比較して、より少ない振動リング（oscillation ring）およびより短い起動時間を有することがわかる。同時に、周波数補償のために必要な全面積は従来技術で必要な面積の約１／２であり、本発明の回路はより早く起動することが理解される。

本発明の回路は、従来技術の実装と比べて多くの点で有利であり、それらには、起動が早い、より低いヘッドルームでかつより少ない供給電圧において作動できる、ＰＳＲＲがより優れている、より小さな補償キャパシタを必要とするためより小さなダイ面積が必要である、などである。

本明細書に、従来技術と比べて改善されたヘッドルームを有するバンドギャップ電圧基準回路が記載されている。当業者には、本発明の精神および範囲から逸脱することなく変更できることが理解される。従って、添付のクレームの観点から必要とされる可能性のあるものを除き、いかなる方法でも本発明を限定する意図はないことが理解される。

本明細書中で本発明を参照して用いる場合、用語「含む／含んでいる」、および「有する／含む」は、述べられた特徴、完全体、ステップまたは要素の存在を特定するために用いるが、１つまたは２つ以上の他の特徴、完全体、ステップ、要素またはこれらの群が存在するかまたは付加されることを除外するものではない。

バンドギャップ基準回路の従来技術の実装を示す図である。 さらなる従来技術の実装を示す図である。 従来技術の実装のさらなる例を示す図である。 本発明の第１の態様による基準回路を示す図である。 本発明の第２の態様による基準回路を示す図である。 本発明の第３の態様による基準回路を示す図である。 −５５℃において、従来技術による回路の増幅器と本発明による回路の同じ増幅器における、入力電圧を比較したシミュレーションを示すグラフである。 従来技術および本発明による、シミュレーションで得た基準電圧出力の比較を示す。 従来技術および本発明による回路に対する、シミュレーションで得た起動時間の比較を示す。

Claims (12)

1. 改善されたヘッドルームバンドギャップ基準電圧回路であって、ヘッドルームが、前記回路への電力供給電圧と前記回路が供給する基準電圧の差によって規定され、前記回路は、
   反転入力ノード、非反転入力ノードおよび出力を有する演算増幅器を含み、該出力は電圧基準ノードに接続されており、
   ここで該反転入力ノードおよび該非反転入力ノードは、それぞれ第１および第２トランジスタに接続され、これらのトランジスタは異なる電流密度で動作するよう適合されており、ここで前記演算増幅器の共通入力ノードは、低い方の電流密度で動作するトランジスタのベース・エミッタ電圧から供給され、それによって、前記演算増幅器の共通入力電圧を低減させて前記回路の動作ヘッドルームを減少させる、
   前記回路。
2. 電圧基準ノードの電圧が、ＰＴＡＴ電圧およびＣＴＡＴ電圧の組み合わせである、請求項１に記載の回路。
3. ＣＴＡＴ電圧が、演算増幅器の出力に接続された第３トランジスタのベース・エミッタ電圧から供給される、請求項２に記載の回路。
4. 演算増幅器がその出力においてＰＴＡＴ電流を生成し、該ＰＴＡＴ電流は、基準ノードにおいて、電圧基準ノードと接地との間に接続されたインピーダンス負荷の供給によりＰＴＡＴ電圧に変換される、請求項２に記載の回路。
5. 演算増幅器の出力ノードが少なくとも１個の電流ミラーに接続され、該電流ミラーは前記演算増幅器の出力において生成されるＰＴＡＴ電流をミラーリングする、請求項４に記載の回路。
6. 演算増幅器の共通入力ノード電圧が、第１トランジスタと第２トランジスタのベース・エミッタ電圧の差から得られる、請求項１に記載の回路。
7. 抵抗器が、演算増幅器の入力ノードと高い方の電流密度で動作するトランジスタの間に接続され、それによって、第１トランジスタと第２トランジスタのベース・エミッタ電圧の間の電圧差を生じさせる、請求項６に記載の回路。
8. 演算増幅器の共通入力ノードが、抵抗器上に生成された、第１トランジスタと第２トランジスタの電圧差に等しい量だけ低い電圧で動作する、請求項７に記載の回路。
9. 演算増幅器を有するバンドギャップ基準電圧回路であって、前記演算増幅器はその第１および第２入力に接続された第１および第２トランジスタを有し、第１および第２トランジスタは異なる電流密度を有し、ここで前記演算増幅器の第１入力と低い方の電流密度を有するトランジスタとの間に抵抗器が設置され、前記演算増幅器への共通入力における電圧が、高い方の電流密度を有するトランジスタのベース・エミッタ電圧より、２つのトランジスタにおけるベース・エミッタ電圧の間の差と実質的に同じ量だけ低くなっている、前記回路。
10. スタック配置で設置される１ペアのトランジスタが増幅器の各入力に接続され、該スタック配置は、第１のペアトランジスタが、第２のペアトランジスタより低い電流密度で動作することを規定している、請求項１に記載の回路。
11. 増幅器の出力が電流ミラーに接続され、該電流ミラーは、該増幅器の出力において供給されるＰＴＡＴ電流を、該増幅器の入力へとミラーリングするように適合されている、請求項９に記載の回路。
12. 改善されたヘッドルームを有する電圧バンドギャップ回路を提供する方法であって、前記方法は、ステップ：
    その入力に接続されたトランジスタ要素を有する増幅器を提供すること、ここで該トランジスタ要素は異なる電流密度を有して提供され、そして前記増幅器の共通入力においてバンドギャップ電圧を生成するよう構成されており、
    共通入力に印加される電圧を、前記増幅器の入力に接続されたトランジスタ要素におけるベース・エミッタ電圧の間の差に実質的に等しい量だけ低減させること、ここで該低減は、前記増幅器の第１入力と低い方の電流密度を有するトランジスタ要素との間に抵抗器を設置することによってもたらされる、
    を含む、前記方法。

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