CH632610A5

CH632610A5 - Source de tension de reference realisee sous forme d'un circuit integre a transistors mos.

Info

Publication number: CH632610A5
Application number: CH924778A
Authority: CH
Inventors: Eric Vittoz; Olivier Neyroud
Original assignee: Centre Electron Horloger
Priority date: 1978-09-01
Filing date: 1978-09-01
Publication date: 1982-10-15
Also published as: JPS5557920A; GB2031193A; GB2031193B; DE2935346A1

Description

La présente invention concerne une source de tension de référence réalisée sous forme de circuit intégré et utilisant des transistors MOS travaillant en régime de faible inversion. L'invention concerne plus particulièrement une source fournissant une tension de référence proportionnelle à la température absolue, appelée ci-après source de tension de référence PTAT, ou source PTAT, ainsi qu'une telle source agencée pour obtenir une tension de référence indépendante de la température.

Des sources de tension de référence du type susmentionné sont utilisées dans des circuits intégrés analogiques tels que des convertisseurs analogiques-digitaux ou digitaux-analogiques, comme source de tension de calibrage, ou dans un dispositif de contrôle de la tension d'une batterie, par exemple.

Des sources de tension de référence intégrables en technologie MOS sont mentionnées dans l'article de David A. Hodges, Paul R. Gray et Robert W. Brodersen, «Potential of MOS Technologies for Analog Integrated Circuits», paru dans la publication «ESSCIRC», 1977, pp. 43 à 47. Les auteurs y indiquent plusieurs possibilités de réalisation telles que l'utilisation d'une diode Zener, l'utilisation de transistors bipolaires pour former une référence à bande interdite (band-gap reference) ou l'utilisation de la différence entre les tensions de seuil de transistors MOS à appauvrissement et à enrichissement. Ces solutions sont toutefois compliquées et trop critiques pour être appliquées industriellement, et les auteurs précités sont d'avis qu'il est peu vraisemblable que des sources précises entièrement intégrées puissent être obtenues par les procédés MOS courants.

D'autre part, la possibilité d'utiliser des circuits intégrés à transistors MOS travaillant en régime de faible inversion, pour obtenir une source de tension de référence, a été indiquée par Eric Vittoz et Jean Fellrath dans l'article «CMOS Analog Integrated Circuits based on Weak Inversion Operation», publié dans «IEEE Journal of Solid-State Circuits», vol. SC-12, N° 3, juin 1977, pp. 224 à 231. Le circuit proposé (voir par exemple fig. 8 de cet article) ne fournit qu'une faible tension qu'il est difficile de multiplier par un montage en cascade de circuits élémentaires.

La présente invention vise à fournir une source de tension de référence PTAT de structure simple, compatible sans autre avec une technologie MOS. L'invention vise en outre à obtenir des sources fournissant des tensions de référence PTAT plus élevées, et comportant un montage en cascade de circuits élémentaires ou des transistors supplémentaires. Elle a également pour objet des sources permettant d'obtenir une tension de référence indépendante de la température.

A cet effet, la source de tension selon l'invention est réalisée conformément aux spécifications des revendications 1 ou 2. Une telle source de tension constitue un circuit élémentaire à partir duquel des circuits plus complexes, fournissant des tensions de référence plus élevées, peuvent être obtenus. Les autres revendications décrivent des formes de réalisation particulières de sources de tension selon l'invention.

Les circuits selon l'invention, grâce à leur simplicité, occupent une surface minimale. Les transistors travaillant en régime à faible inversion, la consommation des circuits est très faible. Ils présentent de bonnes performances d'ensemble et peuvent être conçus de façon à assurer une très bonne reproductibilité.

D'autres aspects et avantages des sources de tension selon l'invention ressortiront de la description de différentes formes de réalisation indiquées à titre d'exemple et illustrées dans le dessin annexé, dans lequel:

la fig. 1A est le schéma d'un circuit élémentaire d'une source de tension de référence PTAT selon l'invention;

la fig. 1B est le schéma d'un circuit dynamique correspondant à celui de la fig. 1A;

la fig. 2 est le schéma d'une source PTAT comportant un montage en cascade de circuits selon la fig. 1 A;

la fig. 3 est le schéma d'un circuit de base fournissant une tension de référence PTAT plus élevée;

les fig. 4A et 4B sont des schémas de circuits basés sur le circuit de la fig. 3 et comportant des transistors supplémentaires;

la fig. 5A est un schéma simplifié d'une source de tension de référence thermocompensée;

la fig. 5B est un graphique montrant la tension base-émetteur du transistor auxiliaire de la fig. 5A;

la fig. 5C est un schéma détaillé d'une source de tension thermocompensée selon la fig. 5A;

la fig. 5D est un schéma simplifié d'un circuit de détection d'un niveau de tension, et la fig. 6 est une représentation schématique d'un plan de masque correspondant à une réalisation préférentielle des transistors selon la fig. 1A.

Le circuit élémentaire d'une source de tension de référence tel qu'il est représenté à la fig. 1A comporte deux transistors MOS à canal n, T! et T2 réalisés dans un même caisson. Les chemins de conduction de ces transistors sont connectés en série entre les bornes ( + , — ) d'une source de tension d'alimentation fournissant une tension U2. Les grilles de ces transistors sont reliées entre elles et à la

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borne positive (+) de la source de tension d'alimentation, et les substrats sont reliés entre eux et à la borne négative (—) de cette source de tension.

Pour expliquer le fonctionnement de ce circuit, il paraît utile de rappeler qu'un transistor MOS peut être utilisé de façon à travailler selon l'un ou l'autre des deux régimes de fonctionnement suivants:

— le régime quadratique, ou régime de forte inversion, pour lequel la tension grille-source est supérieure à la tension de seuil extrapolée du transistor (voir à ce sujet par exemple le livre de A.S. Grove, «Physics and Technology of Semiconductor Devices», édité par J. Wiley & Sons, 1967, chap. 9, pp. 277; la tension de seuil extrapolée, ou «turn-on voltage» sera désignée ici par VT0);

— le régime exponentiel, ou régime de faible inversion, pour lequel la tension grille - source du transistor est inférieure à ladite tension de seuil extrapolée.

La limite entre les deux régimes est continue. En saturation, on admet généralement que le transistor travaille en régime de faible inversion pour ID ^ ßUj, où:

ID = courant de drain p = coefficient quadratique = S(ji.Cox W

S = facteur de forme = -j—

W = largeur effective du canal du transistor L = longueur effective du canal du transistor a = mobilité des porteurs de charge dans le canal Cox = capacité d'oxyde de grille kT

UT = tension caractéristique =

q k = constante de Boltzman q = charge élémentaire T = température absolue

Par la suite, l'indication qu'un transistor MOS travaille en régime de faible inversion implique automatiquement que sa tension grille-source est toujours inférieure à VT0 et que son courant de drain satisfait à l'inéquation susmentionnée. Dans ces conditions, son courant de drain s'exprime par l'équation approximative

Ul.e'V«-VT«"nUT(e-Vs':"T_e-VD'"1)

où:

IDo = courant caractéristique du transistor

VG = tension grille-substrat n = facteur de pente en régime exponentiel

Vs = tension source-substrat

VD = tension drain-substrat

VT0 = tension de seuil extrapolée

Dans le schéma de la fig. 1 A, on a désigné par IDI et ID2 les courants de drain respectifs des transistors T! et T2; si un courant supplémentaire aID2 est introduit au point 1, le courant de drain de T, devient

IDl = lD2 + aID2

où a est un facteur constant, indépendant de la température. D'après le schéma de la fig. 1 A,

3 Ui/n UT(B.(Ul(UT)_e_(U!/UT))

On suppose que U2—Uj »UT,

de sorte que le transistor T2 est saturé. Dans la pratique, il suffit que U2—U, >3UX et, dans ce cas,

e~(U2/UT) « 0

devient négligeable et l'on obtient

S,I„„,eU!/nUT(l-=-<U',Ul))-S!WU!,nUT.-<U'/UT)(«+.).

Puisque Ti et T2 sont dans le même caisson Ido1=IDO2

de sorte que l'on obtient de l'expression précédente U1 = UTln(l+s2(a+l)/S1).

En particulier lorsque a=0

U,=UTln(l +S2/S])

La tension Ui apparaissant entre le drain (borne 1) et la source de T, est ainsi proportionnelle à la température absolue T et ne dépend en outre, pratiquement, que des facteurs de forme des transistors utilisés.

On constate qu'il existe généralement aussi une légère différence AV entre les tensions de seuil des deux transistors T! et T2, des valeurs typiques de cette différence étant de 0 à 20 mV. Il en résulte une erreur du même ordre de grandeur, à savoir AV/n, sur la tension U,, cette erreur étant toutefois pratiquement indépendante de la température.

Une manière d'obtenir deux transistors Tj, T2 à caractéristiques strictement identiques consiste à utiliser un seul transistor jouant alternativement le rôle de Ti et de T2. En effet, dans le circuit de la fig. 1 A, les deux transistors ont deux électrodes en commun, ce qui rend la réalisation d'une commutation particulièrement aisée.

La fig. 1B montre le schéma de principe d'une forme dynamique du circuit élémentaire de la fig. 1 A. Le chemin de conduction d'un transistor T, travaillant en régime de faible inversion, est relié d'un côté à un commutateur SW permettant de connecter une électrode du chemin de conduction du transistor alternativement à l'une ou à l'autre borne d'une source de tension d'alimentation U2. Les positions Pj, p2 du commutateur correspondent respectivement aux bornes positive (+) et négative (—) de la source de tension d'alimentation. La grille du transistor est reliée à la borne (+) et l'autre électrode du chemin de conduction de T est reliée, par l'intermédiaire d'une capacité Cj, à la borne (—). Dans la position pj du commutateur, le transistor T joue le rôle de Tt de la fig. 1 A, et dans la position p2, le rôle de T2. Si la capacité Q est suffisamment grande pour assurer la constance de la tension U1; on peut montrer que

U! =UTln(l+t2/t1)

où tj et t2 sont les durées pendant lesquelles l'état du commutateur correspond aux positions pt et p2 respectivement. Le rapport t2/tx remplace ainsi le rapport des facteurs de forme dans le cas de deux transistors. Si l'on alimente le circuit de la fig. 1B à partir d'une source de courant, la capacité C2 entre les bornes (+) et (—) doit être suffisamment grande pour assurer la constance de la tension U2 dans ce circuit dynamique.

Le circuit élémentaire de la fig. 1A permet, dans la pratique, pour un dimensionnement usuel des transistors, d'obtenir des tensions Uj de l'ordre d'une centaine de millivolts. Pour obtenir des tensions de référence PTAT plus élevées, on peut aisément monter de tels circuits en cascade.

La fig. 2 montre une telle source de tension de référence comportant p circuits élémentaires. Chaque circuit élémentaire comprend deux transistors à canal n correspondant aux transistors Tx et T2 de la fig. 1A et est alimenté par un courant fourni par une source de courant correspondante. Ainsi, le k-ième circuit élémentaire, k= 1,2, 3,..., p, comprend les transistors Tlk et T2k, réalisés dans un même caisson correspondant et connectés entre eux de façon analogue aux transistors Tt et T2 de la fig. I A. La source de courant correspondante est constituée par un transistor T* à canal p, dont le chemin de conduction est monté en série avec celui des transistors Tlk et T2k, les sources de tous les transistors T7k étant reliées à la

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borne positive (+) d'une source de tension d'alimentation. Les grilles de tous les transistors T7k sont reliées entre elles et à celles d'un transistor T70, dont le drain est également connecté à l'ensemble desdites grilles. Le chemin de conduction de T70 est monté en série avec un élément R0 déterminant le courant de drain I0 de T70, entre les bornes de la source de tension d'alimentation. R„ peut, par exemple, être une résistance ou une source de courant. Les courants fournis par les transistors T7k sont désignés par IK.

Les circuits de tensions de référence élémentaires sont connectés de façon que la source du transistor T!, du premier circuit (k = 1 ) soit connectée à la borne (—) de la source de tension d'alimentation, et la source du transistor Tlk du k-ième circuit élémentaire au drain du transistor T|(k_ i) du (k— l)-ième circuit. Ainsi, le transistor Tlk est traversé par la somme des courants Ik à Ip, alors que T2k n'est traversé que par Ik. On obtient par conséquent:

U,t = UTln

1 +S2ki

Âh)

t/Slk-Ik

U,= I ulk=uT £

k=l k

1,4

l+(p-k)S2k/Slk

Si tous les circuits élémentaires sont analogues, S2k=S2, S lk=S:, et si S2» Sl5 la tension U! devient approximativement

U,=UT|Vn^ + ln(p:)].

Le circuit de la fig. 2 permet ainsi d'obtenir une tension de référence élevée strictement proportionnelle à UT, donc à la température absolue T. Le courant consommé par ce circuit peut être imposé au moyen de R0, ce qui est un avantage supplémentaire de cette disposition. Dans une variante, les paires de transistors Tu, T21 à TIp, T2p peuvent être réalisées dans un même caisson. La tension d'alimentation minimale sera alors plus élevée du fait de l'effet de modulation par le substrat.

Un autre montage pour obtenir des tensions de référence plus élevées à partir du circuit élémentaire est illustré à la fig. 3.

Deux transistors T13 et T24 à canal n, correspondant respectivement aux transistors Tj et T2 de la fig. 1 A, sont connectés entre eux de façon analogue à T! et T2. Ce circuit élémentaire est alimenté en courant par un transistor à canal p, TS2, dont le chemin de conduction est monté en série avec ceux des transistors TJ3 et T24, entre les bornes (+, — ) d'une source de tension d'alimentation.

Le drain du transistor T:3 est relié à la grille d'un autre transistor à canal n, T35, dont le chemin de conduction est monté en série avec celui d'un transistor T5j, à canal p, entre les bornes (+, — ). Les grilles des transistors T5j et T62 sont reliées entre elles et au drain de T5 [, ces deux transistors T51 et T62 formant ainsi un miroir de courant.

Les transistors sont dimensionnés de façon à travailler en régime de faible inversion et la tension d'alimentation est choisie suffisamment grande pour que les transistors T24 et T35 soient saturés.

Soit I2 et I3 les courants de drain respectifs des transistors T24 et T35. Si S5 et S6 désignent respectivement les facteurs de forme des transistors T5 x et T62, le miroir de courant fournit

I2=I3S6/S5

D'autre part, le schéma montre que le courant de drain Ij de T13 est égal à I2. Les courants caractéristiques IDo de ces transistors réalisés sur un même circuit intégré étant égaux entre eux, on peut écrire, en désignant par St, S2 et S3 les facteurs de forme respectifs où Slk et S2k sont les facteurs de forme des transistors Tlk et T2k respectivement.

Or, comme le montre la fig. 2, le transistor T7k est monté de façon à former avec T70 un miroir de courant. En particulier, si les courants Ij à Ip sont tous égaux, on obtient pour la tension de référence totale:

des transistors T13, T24 et T35, et en tenant compte du fait que T3S est saturé:

«S,ID„eU|/nUTS,/S!

Uj et U2 sont respectivement, de façon analogue à la fig. 1A, les tensions entre les drains de T]3 et T24 et la borne (—).Dans le circuit élémentaire T13, T24, on a, comme dans la fig. 1 A:

U( =UTln(l +S2/Si)

d'où

,5 U,/UT

e et la relation Ia =I3 donne U2/nUX|

l = l+S2/S,

S^

Il s'ensuit que U2 = NUTln

1/n

1S2/(S,+S2) = S3(1+S2/S1) S6/S5.

(S3/Sa)(S6/S5)(l+S1/S2)(l+S2/S1)

1/n"

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On obtient ainsi une tension de référence U2 proportionnelle à UT et dépendant en outre des facteurs de forme des transistors utilisés et du facteur de pente n.

Il est à noter que les courants It = I2 et I3 sont indépendants de la tension d'alimentation. D'après ce qui précède, on obtient en effet:

1/n

Ii =ID0S3(S<5/S5)(1 +S2/S1)

La valeur limite supérieure de IDo, caractéristique pour une 35 technologie donnée, permet de dimensionner les transistors du circuit de façon que leur fonctionnement en régime de faible inversion soit assuré.

A partir du montage de base selon la fig. 3, on peut obtenir des tensions de référence pratiquement aussi élevées que voulues, mais 40 bien entendu inférieures à la tension d'alimentation, par adjonction de transistors supplémentaires.

Les fig. 4A et 4B montrent deux versions qui ont un comportement équivalent et sont dérivées du montage de la fig. 3. Les cinq transistors de base analogues à ceux de la fig. 3 ont été désignés de la 45 même façon dans les fig. 4A et 4B.

Pour obtenir le montage de la fig. 4A, (Q—5) transistors à canal n et (Q—5) transistors à canal p ont été ajoutés aux cinq transistors de base, de manière à former autant de branches supplémentaires constituées chacune par un transistor à canal p

T6i,i = 6,7,..., Q

et par un transistor à canal n

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T4j,j = (Q+l),(Q+2), (2Q—5).

Les chemins de conduction de ces transistors sont montés en série dans chaque branche. Les transistors Tfii ont leurs sources connectées à la borne (+) de la source de tension d'alimentation et leurs grilles reliées entre elles et à celles des transistors T5I et T62. Les transistors 60 T4j sont réalisés dans des caissons séparés et ont leur grille connectée à leur drain, leur substrat étant relié à leur source.

La source du transistor T4(q+ 1} est connectée au drain du transistor T24, et la source de chaque transistor T4j- est connectée au drain du transistor précédent T4(J_ [j.

65 De cette façon, les tensions drain-source des différents transistors T4j montés en cascade s'ajoutent et s'ajoutent à la tension de sortie U2 du montage de base. Si l'on réalise ces transistors T4j avec des facteurs de forme égaux entre eux, soit S4, et les transistors T6i avec

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des facteurs de forme égaux entre eux, et égaux à celui du transistor Te2, soit S6, on obtient:

U2=nUTln

•(Î+Sj/Sjo+S^,)

(S3/S1XQ—4)(S6/S,)-1/n et

U2I = U2+nUTln

(S3/S4)(q-5)(S6/S5)(l + S2/S1)

1/n

Il apparaît donc entre le drain du dernier transistor T4(2q_5) et la source de T,3 une tension de référence totale U2(q_5) qui est toujours proportionnelle à n UT.

Dans le montage de la fig. 4B, (Q—5) transistors T4j à canal n (j = 6,7,..., Q) ont été montés en série entre le circuit élémentaire T13, T24 et le transistor T62 fournissant le courant de drain commun à tous ces transistors. Les grilles des transistors T4j sont connectées à leurs drains comme dans la fig. 4A. Ces transistors T4j sont réalisés dans des caissons séparés et travaillent, comme précédemment, en régime de faible inversion.

La tension U2 fournie par le circuit élémentaire T13, T24 est donnée par la même expression que dans le cas de la fig. 3. Entre le drain et la source de chaque transistor T4j, ayant un facteur de forme S4, on obtient un supplément de tension

MJ=nUTln

(S3/S4)(Sfi/S5)(l+S2/S

j1'"]

qui s'ajoute à U2.

La tension de référence totale ainsi obtenue entre le drain du transistor T4q et la source deTI3 devient donc

U2(q-5) = U2+(Q-5)AU,

cette tension étant de nouveau proportionnelle à n UT.

Dans la pratique, on obtient aisément des tensions de 800 mV avec seulement deux transistors T4j supplémentaires, selon les fig. 4A et 4B, et des rapports de facteurs de forme ne dépassant pas 10.

Les sources de tension de référence PTAT décrites ci-dessus peuvent en outre être avantageusement utilisées dans un circuit fournissant une tension de référence thermocompensée (band-gap référencé), c'est-à-dire indépendante de la température.

Un exemple est illustré schématiquement à la fig. 5A. Il comporte une source PTAT, un amplificateur opérationnel A, un transistor bipolaire Ts (par exemple du type npn, n+, caisson p, substrat n), une source de courant J, un transistor MOS de réglage TR (par exemple à canal p), et un diviseur de tension Rl5 R2.

La source de courant J permet de faire traverser le transistor bipolaire Ts par un courant constant I. On sait que, dans ces conditions, la tension base-émetteur VBE de Ts est une fonction linéaire décroissante de la température absolue. Cette relation est représentée à la fig. 5B. La valeur VGo est la largeur de bande interdite du silicium, extrapolée à 0°K.

La tension sur le diviseur de tension Rj, R2 (borne de sortie R) est désignée par UR et constitue la tension de référence.

La tension aux bornes de la résistance R2 devient, du fait de la présence d'une boucle de réglage comprenant l'amplificateur A et le transistor Tr:

b-UR = U+V,

BE

avec b = R2/(Rî + R2).

Si l'on dimensionne la source PTAT de telle façon que, pour une température donnée,

u=vGo-v,

'BE'

on obtient une tension de référence thermocompensée UR=VGo/b.

La valeur de cette tension de référence peut être choisie par un choix approprié du rapport b, ce qui permet également de corriger le cas échéant une erreur sur la tension U due à des dissymétries des transistors Tlp, T2p de la source PTAT.

5 On obtient pour

Rj = 0 et R2 = 00 :

Ur = VGo.

10 La fig. 5C montre le schéma détaillé d'une source de tension de référence thermocompensée correspondant au principe illustré par la fig. 5A.

Dans la source PTAT utilisée dans cet exemple et correspondant à celle de la fig. 2, les transistors ont été désignés de façon analogue à 15 la fig. 2.

L'amplificateur opérationnel A comporte des transistors MOS Tls, T17, T19, T31, T33, à canal n, et des transistors MOS T26, T27, t32, t34, à canal p, selon le schéma de la fig. 5C.

La tension U proportionnelle à la température est appliquée à la 20 grille du transistor T16 (borne —), et l'émetteur du transistor bipolaire Ts est relié à la grille du transistor TJ7 (borne +). Le drain du transistor T32 (borne de sortie S) est relié à la grille du transistor de réglage Tr, dont le chemin de conduction est monté en série avec le diviseur de tension Rj, R2 entre les bornes de la source de tension 25 d'alimentation.

Le point intermédiaire de ce diviseur de tension est relié à la base du transistor Ts dont le chemin collecteur-émetteur est connecté en série avec le chemin de conduction d'un transistor MOS à canal n, T20, entre les bornes de la source de tension d'alimentation. 30 La source de tension J indiquée à titre d'exemple dans la fig. 5C comprend un transistor à canal n, T28, travaillant en régime de forte inversion. La tension stabilisée VBE est appliquée à la grille de ce transistor, qui fournit ainsi un courant constant I. Ce courant alimente en outre un miroir de courant multiple formé par les 35 transistors à canal p T29, T70, T71, T72, T73, T74, T7S servant à polariser la source PTAT.

Le transistor T70 fournit un courant I0 qui alimente un autre miroir de courant multiple formé par les transistors à canal n T30, T20 et Ti9, servant à polariser le transistor bipolaire Ts et l'amplifica-40 teur opérationnel A.

En ce qui concerne la source PTAT de cet exemple, elle est formée de cinq circuits élémentaires montés en cascade et ayant par exemple un rapport S2/S! = 81. Pour réduire l'effet des courants de fuite et améliorer le comportement aux températures élevées, on peut, le cas 45 échéant, selon la technologie utilisée, augmenter le nombre des circuits élémentaires, par exemple à 8, et réduire le rapport des facteurs de forme.

La fig. 5D illustre une autre utilisation de la source PTAT selon l'invention. Elle résulte des considérations faites à propos de la 50 fig. 5 A et les mêmes éléments ont été désignés d'une façon analogue dans les fig. 5A et 5D. On voit que, par rapport à cette dernière, le transistor TR est supprimé dans la fig. 5D, et Rt est connecté directement à la borne (+) de la source de tension d'alimentation. Ainsi, UR= Vcc, si l'on désigne par Vcc la valeur de la tension 55 d'alimentation. Lorsque Vcc passe par la valeur VGo/b, la sortie S de l'amplificateur opérationnel A change d'état, de sorte que l'on obtient un détecteur du niveau de tension de la source de tension d'alimentation.

Les sources de tension de référence décrites ici sont basées sur un so circuit élémentaire très simple, compatible avec la technologie MOS. Il est à noter que, si le circuit a été décrit sur la base de transistors à canal n, il peut toutefois également être réalisé avec des transistors à canal p.

La surface occupée par ces circuits est extrêmement réduite et la 65 conception de ces circuits permet une très bonne reproductibilité si l'on observe les points suivants:

Afin de réduire l'effet des conductances de sortie des transistors MOS, la longueur de canal est à choisir grande. Dans une technolo-

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gie CMOS à grille de silicium, des valeurs typiques de cette longueur L sont

Lg: 12 (im pour des transistors à canal n et 5

20 um pour des transistors à canal p.

Afin de bien contrôler les facteurs de forme S, et S2, on choisit de préférence la même longueur pour T, et T2.

Pour obtenir une grande différence et un rapport précis entre S, ]0 et S2, on décompose T2 en plusieurs transistors élémentaires de dimensions identiques à Tj et on les monte en parallèle.

La fig. 6 illustre, à l'aide d'un plan de masque schématique, une forme d'exécution préférentielle du circuit selon la fig. 1 A. Le transistor T2 est décomposé en transistors élémentaires T2<, T2«, Trot T2 v, qui sont disposés symétriquement par rapport à Tl5 afin d'éviter sur la puce de silicium les effets d'éventuels gradients dans l'épaisseur de l'oxyde de grille. Les lignes 61, 61', 61", 61'", 61'vde la fig. 6 délimitent les zones de diffusion et les lignes 62 indiquent le contour du silicium polycristallin de grille. Les fenêtres de contact telles que 63 sont marquées par les lignes en traits pleins à l'intérieur du contour des zones de diffusion. Des zones métallisées 64,65,66, 67 sont indiquées par des traits pointillés. La zone 64 présente la connexion 1 de la fig. 1 A, et les zones 66 et 67 présentent respectivement les connexions avec les bornes d'alimentation (+) et (—). Enfin, le contour 68 désigne l'ancrage au caisson ou au substrat.

R

5 feuilles de*

Claims

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1. Source de tension de référence réalisée sous la forme d'un circuit intégré à transistors MOS, dont au moins un transistor est alimenté et dimensionné de façon à travailler en régime de faible inversion, caractérisée en ce qu'elle comporte des premier et deuxième transistors MOS (Tt, T2) du même type de conduction, dont les chemins de conduction ont un point de connexion commun et sont reliés, par ailleurs, respectivement à des première et deuxième bornes d'alimentation (+, — ), chacun des transistors ayant sa grille connectée à ladite première borne d'alimentation (+) et son substrat à la source du premier transistor (T,), la tension entre lesdites bornes d'alimentation ayant une valeur telle que le deuxième transistor soit saturé (T2), la tension (Uj) drain-source dudit premier transistor constituant une tension de référence.

(2 Q—5)-ième transistors MOS du type de conduction des premier et deuxième transistors ou premier type de conduction, alimentés et dimensionnés de façon à travailler en régime de faible inversion, chacun de ces transistors étant connecté par sa source au drain du transistor précédent et par son drain et sa grille au drain d'un transistor correspondant du deuxième type de conduction, la source du (Q + l)-ième transistor étant reliée à la grille du deuxième transistor, les substrats ou caissons de chacun de ces transistors étant reliés chacun à la source du même transistor, la tension apparaissant entre le drain du (2Q—5)-ième transistor et la source du premier transistor constituant une tension de référence.

2. Source de tension de référence réalisée sous la forme d'un circuit intégré à transistors MOS dont au moins un transistor est alimenté et dimensionné de façon à travailler en régime de faible inversion, caractérisée en ce qu'elle comporte un commutateur (SW) agencé pour relier une première connexion du chemin de conduction d'un transistor MOS (T) alternativement à une première (+) et une deuxième (—) borne d'alimentation, la grille de ce transistor étant connectée à la première borne (+) d'alimentation et la deuxième ■ connexion du chemin de conduction du transistor étant reliée, par l'intermédiaire d'une capacité (CO, à la deuxième borne (—) d'alimentation, de sorte que le transistor travaille alternativement de façon analogue à des premier et deuxième transistors MOS du même type de conduction, dont les chemins de conduction auraient un point de connexion commun et seraient reliés, par ailleurs, alternativement aux première et deuxième bornes d'alimentation, chacun des transistors ayant sa grille connectée à ladite première borne d'alimentation et son substrat à la source du premier transistor, la tension entre lesdites bornes d'alimentation ayant une valeur telle que le deuxième transistor soit saturé, la tension drain-source dudit premier transistor, c'est-à-dire la tension apparaissant aux bornes de ladite capacité, constituant une tension de référence.

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REVENDICATIONS

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tor bipolaire et des moyens permettant de maintenir le courant émetteur de ce transistor bipolaire approximativement constant, une première entrée de l'amplificateur opérationnel étant reliée au drain du transistor fournissant la tension de référence non thermocompensée et une deuxième entrée de l'amplificateur opérationnel étant reliée à l'émetteur du transistor bipolaire, le chemin collecteur-émetteur de ce transistor bipolaire étant monté en série avec un élément des moyens pour maintenir le courant constant, entre les bornes de la source de tension d'alimentation, et la sortie de l'amplificateur opérationnel étant reliée à la grille du transistor de réglage, le chemin de conduction du transistor de réglage étant inséré dans le circuit collecteur-base du transistor bipolaire, la tension entre la base du transistor bipolaire et la borne de la source de tension d'alimentation opposée à celle qui est connectée au colecteur du transistor bipolaire constituant ladite tension de référence thermocompensée.

3. Source de tension de référence selon la revendication 1, caractérisée en ce qu'une source de courant (aID2) est connectée au drain du premier transistor, le rapport entre le courant fourni par cette source et le courant de drain du deuxième transistor étant constant et indépendant de la température.

4. Source de tension de référence selon la revendication 1, caractérisée en ce que le drain du deuxième transistor (T2i) est connecté, par l'intermédiaire d'une première source de courant (Ii), à une première borne (+) d'une source de tension d'alimentation, en ce que la source du premier transistor (T! j) est connectée à la deuxième borne (—) de cette source de tension d'alimentation, et en ce qu'un troisième transistor MOS (T12) est connecté par son drain à la source d'un quatrième transistor MOS (T22), le drain de ce quatrième transistor étant connecté, par l'intermédiaire d'une deuxième source de courant fournissant un courant dont le rapport avec celui de la première source est constant et indépendant de la température, à la première borne de la source de tension d'alimentation, et la source du troisième transistor étant connectée au drain du premier transistor, les grilles des troisième et quatrième transistors étant reliées entre elles et au drain du quatrième transistor, et les substrats ou caissons des troisième et quatrième transistors étant reliés entre eux et à la source du troisième transistor, la tension d'alimentation, les sources de courant et lesdits premier à quatrième transistors étant dimension-nés de façon que ces transistors travaillent en régime de faible inversion et que les deuxième et quatrième transistors soient saturés, la tension apparaissant entre le drain du troisième transistor et la source du premier transistor constituant une tension de référence.

5. Source de tension de référence selon la revendication 4, caractérisée en ce qu'elle comprend p paires de transistors du même type de conduction et p sources de courant correspondantes, p étant plus grand que deux, une première paire étant constituée par lesdits premier et deuxième transistors et les autres paires par des transistors analogues aux troisième et quatrième transistors, deux paires consécutives étant connectées de façon que la source de chaque transistor correspondant au troisième transistor soit reliée au drain du transistor correspondant au troisième transistor de la paire précédente, le dimensionnement des transistors et de leur alimentation étant analogue à celui des premier à quatrième transistors, la tension apparaissant entre le drain du transistor de la dernière paire, correspondant au troisième transistor, et la source du premier transistor constituant une tension de référence.

6. Source de tension de référence selon l'une des revendications 1, 3,4 ou 5, caractérisée en ce que les premier et deuxième transistors ou les transistors de chaque paire analogue sont réalisés dans un même caisson.

7. Source de tension de référence selon la revendication 1, caractérisée en ce qu'elle comporte au moins un troisième et un quatrième transistor MOS (TS2, TS1, fig. 3) d'un type de conduction différent de celui des premier et deuxième transistors (T13, T24), ces troisième et quatrième transistors étant montés de façon à former un miroir de courant, leurs sources étant connectées à une première borne (+, fig. 3) d'une source de tension d'alimentation, leurs grilles étant reliées entre elles et au drain du quatrième transistor (T5i), le drain du troisième transistor (T02) étant connecté à celui du deuxième transistor (T24) pour alimenter celui-ci au courant (I2), et en ce qu'elle comporte un cinquième transistor MOS (T3S) du même type de conduction que les premier et deuxième transistors, le drain de ce cinquième transistor étant connecté à celui du quatrième transistor (Tsl), la source du cinquième transistor étant connectée à la deuxième borne de la source de tension d'alimentation (—) et la grille de ce transistor étant reliée au drain du premier transistor, la tension d'alimentation ayant une valeur telle que le cinquième transistor soit saturé, la tension (U2) apparaissant entre le drain du deuxième et la source du premier transistor constituant une tension de référence.

8. Source de tension de référence selon la revendication 7, caractérisée en ce qu'elle comporte des sixième à Q-ième transistors MOS du type de conduction des troisième et quatrième transistors ou deuxième type de conduction, connectés par leurs sources et grilles de façon analogue audit troisième transistor, et des (Q+ l)-ième à

9. Source de tension de référence selon la revendication 7, caractérisée en ce qu'elle comporte des sixième à Q-ième transistors MOS du type de conduction des premier et deuxième transistors ou premier type de conduction, alimentés et dimensionnés de façon à travailler en régime de faible inversion, les chemins de conduction de ces transistors étant connectés en série entre le drain du deuxième transistor et le drain du troisième transistor, les grilles de chacun de ces transistors étant connectées chacune au drain du même transistor et les substrats ou caissons de ces transistors étant reliés chacun à la source du même transistor, la tension apparaissant entre le drain du Q-ième transistor et la source du premier transistor constituant une tension de référence.

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10. Source de tension de référence selon l'une des revendications 7,8 ou 9, caractérisée en ce que les premier, deuxième et cinquième transistors sont réalisés dans un même caisson.

11. Source de tension de référence selon l'une des revendications 1,3,4,5,6 ou 7 pour obtenir une tension de référence thermo-compensée, caractérisée en ce qu'elle comporte en outre un amplificateur opérationnel, un transistor MOS de réglage, un transis5

12. Source de tension de référence selon la revendication 11, caractérisée en ce qu'un diviseur de tension est monté en série avec le chemin de conduction du transistor de réglage entre les bornes de la source de tension d'alimentation, la base du transistor bipolaire étant reliée à un point intermédiaire de ce diviseur de tension.

13. Source de tension de référence selon la revendication 2, pour obtenir une tension de référence thermocompensée, caractérisée en ce qu'elle comporte en outre un amplificateur opérationnel, un transistor MOS de réglage, un transistor bipolaire et des moyens permettant de maintenir le courant émetteur de ce transistor bipolaire approximativement constant, une première entrée de l'amplificateur opérationnel étant reliée au drain du transistor fournissant la tension de référence non thermocompensée et une deuxième entrée de l'amplificateur opérationnel étant reliée à l'émetteur du transistor bipolaire, le chemin collecteur-émetteur de ce transistor bipolaire étant monté en série avec un élément des moyens pour maintenir le courant constant, entre les bornes de la source de tension d'alimentation, et la sortie de l'amplificateur opérationnel étant reliée à la grille du transistor de réglage, le chemin de conduction du transistor de réglage étant inséré dans le circuit collecteur-base du transistor bipolaire, la tension entre la base du transistor bipolaire et la borne de la source de tension d'alimentation opposée à celle qui est connectée au collecteur du transistor bipolaire constituant ladite tension de référence thermocompensée.

14. Source de tension de référence selon la revendication 13, caractérisée en ce qu'un diviseur de tension est monté en série avec le chemin de conduction du transistor de réglage entre les bornes de la source de tension d'alimentation, la base du transistor bipolaire étant reliée à un point intermédiaire de ce diviseur de tension.