EP0923014B1 - Dispositif de génération d'une tension continue de référence - Google Patents
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- EP0923014B1 EP0923014B1 EP98403068A EP98403068A EP0923014B1 EP 0923014 B1 EP0923014 B1 EP 0923014B1 EP 98403068 A EP98403068 A EP 98403068A EP 98403068 A EP98403068 A EP 98403068A EP 0923014 B1 EP0923014 B1 EP 0923014B1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
Definitions
- the present invention relates to a device for generation of a reference DC voltage. More specifically, the invention relates to a device used to obtain a reference voltage at output substantially equal to half of a DC voltage supplied to this device.
- circuits for generating a reference voltage include generally passive elements and / or transistors bipolar.
- a passive element such as an ohmic resistance, for example, often has large variations in its value, of the order of magnitude of ⁇ 20%.
- some of these components are relatively expensive: for example, a bipolar transistor, longer to manufacture than a transistor MOS is more expensive and more difficult to to integrate.
- the object of the present invention is to overcome the disadvantages mentioned above by proposing a device for generation of a reference DC voltage achieved exclusively from MOS transistors.
- the use of such transistors has the advantage of allowing, compared to aforementioned components, at low cost, more integration easy, gain in integration density, low static consumption and obtaining a voltage of reference with an accuracy of ⁇ 1%.
- the operating principle of the proposed device is based on compensation for voltage variations in depending on ambient temperature and / or operating of the device, variations in the temperature of functioning being linked to the quality of the manufacturing of the device.
- the invention also proposes the use of a device of the above type in an integrated circuit.
- the reference direct voltage generation of the invention consists of three main parts: an entrance floor 10, an intermediate stage 11 and an output stage 12.
- the arrows designate the connection to a direct supply voltage, for example 5 V, or of 3 V.
- the triangles designate the connection to ground.
- Input stage 10 forms a voltage divider, which provides a first direct current NBGP output substantially equal to half of the supply voltage.
- the input stage 10 has two branches 101 and 102.
- the first branch 101 is connected to the power supply and the second branch 102 is connected to ground.
- the elements components of each branch are chosen so that when the ambient and / or operating temperature varies, each branch reacts differently.
- the two branches 101, 102 are made from P-type and N-type MOS transistors.
- the transistors whose reference sign begins by "TP” are P-type MOS transistors, and the transistors whose reference sign begins with "TN” are N type MOS transistors.
- the first branch 101 comprises a first transistor TP0 and a second transistor TN0.
- the second grid transistor TN0 and the drain of the first transistor TP0 are connected to food.
- the source of the first transistor TP0 is connected to the drain of the second transistor TN0, that is to say that the first and second transistors TP0 and TN0 are mounted in series.
- the second branch 102 includes a third transistor TP1 and a fourth transistor TN2 mounted in series: the gate of the third transistor TP1 and the source of the fourth transistor TN2 are connected to ground, and the source of the third transistor TP1 is connected to the drain of the fourth transistor TN2.
- the two branches 101, 102 are interconnected as follows: the grids of the first and fourth TP0 and TN2 transistors are connected to each other at a point AT ; the source of the second transistor TN0 is connected to the drain of the third transistor TP1 at a point B, and at the gates first and fourth transistors TP0 and TN2, by connection of points A and B.
- the logic inverter function of such a circuit is short-circuited due to the connection between these points A and B.
- branches 101 and 102 do not have the same behavior.
- I ds W 2L - ⁇ - C ox - (V GS - V T ) 2
- I ds denotes the drain-source current
- W denotes the width of the channel
- L denotes the length of the channel
- ⁇ denotes electrical mobility
- C ox denotes the capacity per unit area of the gate oxide
- V GS denotes the voltage between the gate and the source
- V T denotes the threshold voltage of the transistor considered.
- the input stage 10 is equivalent to a potentiometric divider with two resistances, the first of which, R TP0, TN0 , is the equivalent of the first and second transistors TP0, TN0 , and the second, R TP1, TN2 , is the equivalent of the third and fourth transistors TP1, TN2.
- Figure 3 shows the variations of the first continuous voltage MBGP as a function of the temperature in a particular example, where the DC supply voltage is equal to 5 v, and where we vary the temperature ambient between -40 ° C and + 125 ° C. There is a decrease substantially linear to NBGP as the temperature rises.
- the third DC voltage NREF obtained in output of the DC voltage generation device. We sees that the voltage NREF is substantially constant and equal at 2.5 V, half the DC voltage Power.
- the point B of the input stage 10 is connected to the entrance to the intermediate floor 11.
- the role of the floor intermediary 11 is to provide protection against switching noise, such as conducted noise or noise radiated, generated by the various elements of the circuit surrounding.
- the first direct voltage NBGP supplied by the input stage 11 has a static component and a dynamic component.
- the intermediate stage 11 performs a resistive and capacitive type filtering analog NBGP to remove the dynamic component.
- the floor intermediate 11 includes a framed resistive cell 112 of two capacitive cells 111 and 113.
- the first capacitive cell 111 comprises a fifth transistor TP2 and a sixth transistor TN1.
- the TP2 and TN1 grids are connected to each other as well as to point B of the input stage 10.
- the source and the drain of TP2 are connected to the power supply, and the source and drain of TN1 are connected to ground.
- the first capacitive cell 111 is equivalent to a pair of capacitors, the first of which, C TP2 , is formed by the fifth transistor TP2, and the second, C TN1 , is formed by the sixth transistor TN1.
- the resistive cell 112 has a seventh TN3 transistor and an eighth TP3 transistor.
- the grid of TN3 is connected to the power supply.
- TP3 grid is connected to ground.
- the source of TN3 and the drain of TP3 are connected between them and on the grids of the fifth and sixth TP2 and TN1 transistors of the first capacitive cell 111, and have a potential equal to the first direct voltage NBGP.
- the resistive cell 112 is equivalent to a resistor R TN3, TP3 shown in the equivalent diagram in FIG. 2.
- the second capacitive cell 113 includes a ninth transistor TP4 and a tenth transistor TN5.
- the source and drain of TP4 are connected to the power supply.
- the source and drain of TN5 are connected to ground.
- the gates of TP4 and TN5 are connected together as well as to the drain of the seventh transistor TN3 and to the source of the eighth transistor TP3 of the resistive cell, and constitute the output of the intermediate stage.
- the second capacitive cell 113 of structure analogous to the first capacitive cell 111, also has an equivalent analogous diagram, comprising a pair of capacitors shown in FIG. 2, the first of which, C TP4 , is formed by the ninth transistor TP4, and the second, C TN5 , is formed by the tenth transistor TN5.
- the drain of the seventh transistor TN3 and the source of the eighth transistor TP3 are interconnected and have a potential equal to a second NARF direct voltage.
- the variations in the NARF voltage as a function of the temperature are illustrated by the graph in Figure 4, in a particular example, where, as well as for curves of Figure 3, the DC supply voltage is equal to 5 V, and the ambient temperature is varied between -40 ° C and + 125 ° C. We also represented the tension NREF, for comparison.
- the variations of the second NARF direct voltage are substantially identical to those of the first direct voltage NBGP: we observe a decrease quasi-linear of NARF when the temperature increases.
- the output stage 12 has a structure similar to that of input stage 10, except for points C and D which, unlike points A and B, are not not interconnected, which gives the output stage 12, in addition to its potentiometric divider function, that of a logic inverter.
- the output stage 12 includes a first branch 121, which includes an eleventh TP5 transistor and a twelfth transistor TN6, the gate of TN6 and the drain of TP5 being connected to the power supply, the source of TP5 being connected to the TN6 drain.
- the output stage 12 also includes a second branch 122, which includes a thirteenth transistor TP7 and a fourteenth transistor TN8, the gate of TP7 and the source of TN8 being connected to ground, the source of TP7 being connected to the TN8 drain, the TP5 and TN8 grids being connected between them at point C, as well as at the exit of the floor intermediate 11.
- a second branch 122 which includes a thirteenth transistor TP7 and a fourteenth transistor TN8, the gate of TP7 and the source of TN8 being connected to ground, the source of TP7 being connected to the TN8 drain, the TP5 and TN8 grids being connected between them at point C, as well as at the exit of the floor intermediate 11.
- the source of TN6 is connected to the drain of TP7 at the point D, which constitutes the output of the output stage 12, and the whole system.
- Point D is at NREF potential.
- the output stage 12 also acts as a inverter against voltage variations induced by temperature variations.
- NARF voltage result of voltage filtering NBGP which tends to decrease, also tends to decrease.
- NREF tension would also tend to decrease due to the increase in temperature; however, due to the logic inversion carried out by the output stage 12, the tendency to decrease NARF voltage is transformed into an increasing trend in NREF tension result, which thus compensates for the NREF voltage issued.
- NREF undergoes slight variations, illustrated in a particular case by FIG. 5, where the DC supply voltage is 5 V, and where the value of NREF has been noted for ambient temperatures varying from - 40 ° C to + 125 ° C.
- the output stage 12 is equivalent to a series circuit comprising, in cascade, on the one hand, a potentiometric divider with two resistances, and on the other hand, a logic inverter INV.
- the first resistor of the divider, R TP5, TN6 is the equivalent of the eleventh and twelfth transistors TP5, TN6, and the second resistor of the divider, R TP7, TN8 , is the equivalent of the thirteenth and fourteenth transistors TP7, TN8.
- the lengths and the widths of the channels of the different transistors are chosen so that they verify the following relationships: L (TN2) ⁇ 4 x L (TN0) L (TN8) ⁇ 2 x L (TN6) L (TN6) ⁇ 2 x L (TN0) L (TP7) ⁇ 2 x L (TP1) W (TP3) ⁇ 2 x W (TN3) where L and W respectively designate the length and the width of the transistors whose reference numbers are indicated in brackets.
- the invention therefore allows to generate a half reference voltage Power. Tests have shown that accuracy obtained is around ⁇ 1% for a 5 V supply ⁇ 10%.
- the invention can be used in many types of integrated circuits, for example for generation logic signals from a low amplitude signal having as its resting point the reference voltage produced by the invention.
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Description
La présente invention concerne un dispositif de
génération d'une tension continue de référence. Plus
précisément, l'invention se rapporte à un dispositif
permettant d'obtenir en sortie une tension de référence
sensiblement égale à la moitié d'une tension continue
d'alimentation fournie à ce dispositif.
On connaít de nombreux circuits de génération d'une
tension de référence. Cependant ces circuits comprennent
généralement des éléments passifs et/ou des transistors
bipolaires. Lorsqu'on tente de réaliser l'intégration de
tels composants dans une matrice en silicium, de type
logique, on se heurte à plusieurs inconvénients. D'une part,
un élément passif tel qu'une résistance ohmique, par
exemple, présente souvent de fortes variations de sa valeur,
de l'ordre de grandeur de ± 20%. D'autre part, certains de
ces composants sont relativement coûteux : par exemple, un
transistor bipolaire, plus long à fabriquer qu'un transistor
MOS, est plus cher, et est en outre plus difficile à
intégrer.
La présente invention a pour but de s'affranchir des
inconvénients précités en proposant un dispositif de
génération d'une tension continue de référence réalisé
exclusivement à partir de transistors MOS. L'utilisation de
tels transistors a l'avantage de permettre, par rapport aux
composants précités, à faible coût, une intégration plus
facile, un gain en densité d'intégration, une faible
consommation statique et l'obtention d'une tension de
référence avec une précision de l'ordre de ± 1%.
Le principe de fonctionnement du dispositif proposé
repose sur la compensation des variations de tension en
fonction de la température ambiante et/ou de fonctionnement
du dispositif, les variations de la température de
fonctionnement étant liées à la qualité du procédé de
fabrication du dispositif.
Afin d'atteindre le but précité, la présente invention
propose un dispositif de génération d'une tension continue
de référence sensiblement égale à la moitié d'une tension
continue d'alimentation fournie à ce dispositif, remarquable
en ce qu'il comprend :
Dans un mode particulier de réalisation, la première
branche de l'étage d'entrée comprend un premier transistor
MOS de type P et un deuxième transistor MOS de type N, la
grille du deuxième transistor et le drain du premier
transistor étant reliés à l'alimentation, la source du
premier transistor étant reliée au drain du deuxième
transistor,
Dans un mode particulier de réalisation, l'étage
intermédiaire comprend une première cellule capacitive,
comportant un cinquième transistor MOS de type P et un
sixième transistor MOS de type N, les grilles des cinquième
et sixième transistors étant reliées entre elles ainsi qu'à
la sortie de l'étage d'entrée, la source et le drain du
cinquième transistor étant reliés à l'alimentation, la
source et le drain du sixième transistor étant reliés à la
masse,
Dans un mode particulier de réalisation, la première
branche de l'étage de sortie comprend un onzième transistor
MOS de type P et un douzième transistor MOS de type N, la
grille du douzième transistor et le drain du onzième
transistor étant reliés à l'alimentation, la source du
onzième transistor étant reliée au drain du douzième
transistor,
L'invention propose également l'utilisation d'un
dispositif du type ci-dessus dans un circuit intégré.
D'autres aspects et avantages de la présente invention
apparaítront à la lecture de la description détaillée qui
suit de modes particuliers de réalisation, donnés à titre
d'exemples non limitatifs.
La présente invention se réfère aux dessins qui
l'accompagnent, dans lesquels :
- la figure 1 est un schéma électrique d'un circuit à base de transistors MOS réalisant le dispositif de l'invention, dans un mode particulier de réalisation ;
- la figure 2 est un schéma électrique équivalent du circuit de la figure 1, illustrant les fonctions résistive, capacitive et d'inversion thermique remplies par les divers transistors ;
- la figure 3 est un graphique représentant la troisième tension continue NREF et l'évolution de la première tension continue NBGP en fonction de la température ambiante, pour une tension continue d'alimentation de 5 volts et pour une gamme de températures ambiantes de -40°C à +125°C ;
- la figure 4 est un graphique représentant la troisième tension continue NREF et l'évolution de la deuxième tension continue NARF en fonction de la température, pour une tension continue d'alimentation de 5 volts et pour une gamme de températures ambiantes de -40°C à +125°C ; et
- la figure 5 est un graphique représentant le détail de l'évolution de la troisième tension continue NREF dans l'intervalle [2,4995 V ; 2,4998 V], illustrant ses très faibles variations, pour une gamme de températures ambiantes de -40°C à +125°C.
Comme le montre la figure 1, le dispositif de
génération de tension continue de référence de l'invention
se compose de trois parties principales : un étage d'entrée
10, un étage intermédiaire 11 et un étage de sortie 12.
Sur la figure 1, les flèches désignent la connexion à
une tension continue d'alimentation, par exemple de 5 V, ou
de 3 V. Les triangles désignent la connexion à la masse.
L'étage d'entrée 10 forme un diviseur de tension, qui
fournit en sortie une première tension continue NBGP
sensiblement égale à la moitié de la tension d'alimentation.
L'étage d'entrée 10 comporte deux branches 101 et 102. La
première branche 101 est reliée à l'alimentation et la
deuxième branche 102 est reliée à la masse. Les éléments
constitutifs de chaque branche sont choisis de façon que
lorsque la température ambiante et/ou de fonctionnement
varie, chaque branche réagit différemment.
Dans le mode particulier de réalisation illustré par la
figure 1, les deux branches 101, 102 sont réalisées à partir
de transistors MOS de type P et de type N. Dans toute la
suite, les transistors dont le signe de référence commence
par "TP" sont des transistors MOS de type P, et les
transistors dont le signe de référence commence par "TN"
sont des transistors MOS de type N.
La première branche 101 comprend un premier transistor
TP0 et un deuxième transistor TN0. La grille du deuxième
transistor TN0 et le drain du premier transistor TP0 sont
reliés à l'alimentation. La source du premier transistor TP0
est reliée au drain du deuxième transistor TN0, c'est-à-dire
que les premier et deuxième transistors TP0 et TN0 sont
montés en série.
La deuxième branche 102 comprend un troisième
transistor TP1 et un quatrième transistor TN2 montés en
série : la grille du troisième transistor TP1 et la source
du quatrième transistor TN2 sont reliées à la masse, et la
source du troisième transistor TP1 est reliée au drain du
quatrième transistor TN2.
Les deux branches 101, 102 sont reliées entre elles
comme suit : les grilles des premier et quatrième
transistors TP0 et TN2 sont reliées entre elles en un point
A ; la source du deuxième transistor TN0 est reliée au drain
du troisième transistor TP1 en un point B, et aux grilles
des premier et quatrième transistors TP0 et TN2, par
connexion des points A et B. La fonction inverseur logique
d'un tel circuit se trouve court-circuitée du fait de la
liaison entre ces points A et B.
Comme indiqué plus haut, lorsque la température
ambiante et/ou de fonctionnement varie, les branches 101 et
102 n'ont pas le même comportement. On choisit la longueur L
du canal des transistors TP0, TN0, TP1, TN2 de telle façon
que lorsque la température augmente, la tension de seuil des
premier et deuxième transistors TP0, TN0 augmente plus
fortement que la tension de seuil des troisième et quatrième
transistors TP1, TN2.
On rappelle l'équation du comportement électrique des
transistors PMOS et NMOS :
Ids = W2L -µ- Cox - (VGS - VT )2
où Ids désigne le courant drain-source, W désigne la largeur
du canal, L désigne la longueur du canal, µ désigne la
mobilité électrique, Cox désigne la capacité par unité de
surface de l'oxyde de grille, VGS désigne la tension entre
la grille et la source, et VT désigne la tension de seuil du
transistor considéré.
Lorsque la température augmente, du fait que VT
augmente plus fortement pour l'ensemble (TP0, TN0) que pour
l'ensemble (TP1, TN2), l'impédance, liée à l'inverse du
courant drain-source, qui diminue plus fortement pour
l'ensemble (TP0, TN0) que pour l'ensemble (TP1, TN2),
augmente plus fortement pour l'ensemble (TP0, TN0) que pour
l'ensemble (TP1, TN2). Les deux branches ont donc un
comportement asymétrique en réponse aux variations de
température. Lorsque la température de fonctionnement
augmente, cette asymétrie permet d'engendrer une diminution
de la première tension continue NBGP fournie par l'étage
d'entrée. Inversement, lorsque la température de
fonctionnement diminue, une augmentation de la première
tension continue NBGP est susceptible d'apparaítre.
Ces variations de température de fonctionnement sont
liées à la qualité du procédé de fabrication des transistors
et à la température ambiante. En effet, dans le cas d'un
procédé de fabrication dit lent, c'est-à-dire ayant des
paramètres de fabrication (précision des machines utilisées,
qualité de diffusion, etc.) relativement mauvais, les
transistors obtenus présentent une rapidité de commutation
relativement faible. Inversement, dans le cas d'un procédé
de fabrication dit rapide, ayant des paramètres relativement
bons, les transistors réalisés ont une plus grande rapidité
de commutation. Plus le procédé de fabrication est lent,
plus la tension de seuil du transistor est élevée, ce qui
réduit d'autant plus l'effet des variations de la
température de fonctionnement et de la température ambiante
sur la tension.
Comme le montre le schéma électrique équivalent de
la figure 2, l'étage d'entrée 10 est équivalent à un
diviseur potentiométrique à deux résistances, dont la
première, RTP0,TN0, est l'équivalent des premier et deuxième
transistors TP0, TN0, et la deuxième, RTP1,TN2, est
l'équivalent des troisième et quatrième transistors TP1,
TN2.
La figure 3 représente les variations de la première
tension continue MBGP en fonction de la température dans un
exemple particulier, où la tension continue d'alimentation
est égale à 5 v, et où on fait varier la température
ambiante entre -40°C et +125°C. On observe une baisse
sensiblement linéaire de NBGP au fur et à mesure que la
température augmente. A titre de comparaison, on a également
représenté la troisième tension continue NREF obtenue en
sortie du dispositif de génération de tension continue. On
voit que la tension NREF est sensiblement constante et égale
à 2,5 V, soit la moitié de la tension continue
d'alimentation.
Le point B de l'étage d'entrée 10 est relié à
l'entrée de l'étage intermédiaire 11. Le rôle de l'étage
intermédiaire 11 est d'apporter une protection contre le
bruit de commutation, du type bruit conduit ou bruit
rayonné, engendré par les divers éléments du circuit
environnant.
La première tension continue NBGP fournie par
l'étage d'entrée 11 présente une composante statique et une
composante dynamique. L'étage intermédiaire 11 effectue un
filtrage du type résistif et capacitif de la valeur
analogique NBGP pour en supprimer la composante dynamique.
Dans un mode particulier de réalisation, l'étage
intermédiaire 11 comprend une cellule résistive 112 encadrée
de deux cellules capacitives 111 et 113.
Dans le mode particulier de réalisation illustré par
la figure 1, la première cellule capacitive 111 comporte un
cinquième transistor TP2 et un sixième transistor TN1. Les
grilles de TP2 et TN1 sont reliées entre elles ainsi qu'au
point B de l'étage d'entrée 10. La source et le drain de TP2
sont reliés à l'alimentation, et la source et le drain de
TN1 sont reliés à la masse.
Comme le montre la figure 2, la première cellule
capacitive 111 est équivalente à une paire de condensateurs,
dont le premier, CTP2, est formé par le cinquième transistor
TP2, et le deuxième, CTN1, est formé par le sixième
transistor TN1.
La cellule résistive 112 comporte un septième
transistor TN3 et un huitième transistor TP3. La grille de
TN3 est reliée à l'alimentation. La grille de TP3 est reliée
à la masse. La source de TN3 et le drain de TP3 sont reliés
entre eux ainsi qu'aux grilles des cinquième et sixième
transistors TP2 et TN1 de la première cellule capacitive
111, et ont un potentiel égal à la première tension continue
NBGP.
La cellule résistive 112 est équivalente à une
résistance RTN3,TP3 représentée sur le schéma équivalent de la
figure 2.
La deuxième cellule capacitive 113 comporte un
neuvième transistor TP4 et un dixième transistor TN5. La
source et le drain de TP4 sont reliés à l'alimentation. La
source et le drain de TN5 sont reliés à la masse. Les
grilles de TP4 et TN5 sont reliées entre elles ainsi qu'au
drain du septième transistor TN3 et à la source du huitième
transistor TP3 de la cellule résistive, et constituent la
sortie de l'étage intermédiaire. La deuxième cellule
capacitive 113, de structure analogue à la première cellule
capacitive 111, a également un schéma équivalent analogue,
comportant une paire de condensateurs représentés sur la
figure 2, dont le premier, CTP4, est formé par le neuvième
transistor TP4, et le deuxième, CTN5, est formé par le
dixième transistor TN5.
Le drain du septième transistor TN3 et la source du
huitième transistor TP3 sont reliés entre eux et ont un
potentiel égal à une deuxième tension continue NARF.
Les variations de la tension NARF en fonction de la
température sont illustrées par le graphique de la figure 4,
dans un exemple particulier, où, de même que pour les
courbes de la figure 3, la tension continue d'alimentation
est égale à 5 V, et on fait varier la température ambiante
entre -40°C et +125°C. On a également représenté la tension
NREF, à titre de comparaison. Les variations de la deuxième
tension continue NARF sont sensiblement identiques à celles
de la première tension continue NBGP : on observe une baisse
quasi linéaire de NARF lorsque la température augmente.
Il reste à compenser cette baisse pour obtenir en
sortie du dispositif une tension NREF sensiblement constante
et égale à la moitié de la tension continue d'alimentation.
C'est le rôle joué par l'étage de sortie 12, qui remplit une
double fonction d'inversion logique et de compensation des
variations de tension en fonction de la température.
Dans le mode particulier de réalisation représenté
sur la figure 1, l'étage de sortie 12 a une structure
analogue à celle de l'étage d'entrée 10, à l'exception des
points C et D qui, contrairement aux points A et B, ne sont
pas reliés entre eux, ce qui confère à l'étage de sortie 12,
outre sa fonction de diviseur potentiométrique, celle d'un
inverseur logique.
L'étage de sortie 12 comprend une première branche
121, qui comporte un onzième transistor TP5 et un douzième
transistor TN6, la grille de TN6 et le drain de TP5 étant
reliés à l'alimentation, la source de TP5 étant reliée au
drain de TN6.
L'étage de sortie 12 comprend également une deuxième
branche 122, qui comporte un treizième transistor TP7 et un
quatorzième transistor TN8, la grille de TP7 et la source de
TN8 étant reliées à la masse, la source de TP7 étant reliée
au drain de TN8, les grilles de TP5 et TN8 étant reliées
entre elles au point C, ainsi qu'à la sortie de l'étage
intermédiaire 11.
La source de TN6 est reliée au drain de TP7 au point
D, qui constitue la sortie de l'étage de sortie 12, et de
l'ensemble du dispositif. Le point D est au potentiel NREF.
On choisit les longueurs de canal des transistors
TP5, TN6, TP7, TN8 de telle façon que lorsque la température
varie, les tensions de seuil des transistors TP5 et TN6
varient plus fortement que les tensions de seuil des
transistors TP7 et TN8, et de telle façon que le
comportement asymétrique des deux branches 121, 122,
analogue à celui, déjà décrit, des deux branches 101, 102 de
l'étage d'entrée 10, induise des variations de tension de
même sens que celles de l'étage d'entrée, mais plus faibles.
L'étage de sortie 12 agit en outre comme un
inverseur vis-à-vis des variations de tension induites par
les variations de température.
Ainsi, en cas d'augmentation de la température par
exemple, la tension NARF, résultat du filtrage de la tension
NBGP qui tend à diminuer, a également tendance à diminuer.
La tension NREF tendrait aussi à diminuer du fait de
l'augmentation de température ; cependant, du fait de
l'inversion logique réalisée par l'étage de sortie 12, la
tendance à la diminution de la tension NARF est transformée
en une tendance à l'augmentation de la tension NREF
résultance, ce qui permet de compenser ainsi la tension NREF
délivrée.
Inversement, en cas de baisse de température, la
tendance à l'augmentation de NREF est compensée par
l'inversion logique de la tendance à l'augmentation de NARF,
qui se traduit par une tendance à la diminution de NREF
venant compenser sa tendance à l'augmentation.
Il en résulte que la tension NREF subit de faibles
variations, illustrées dans un cas particulier par la figure
5, où la tension continue d'alimentation est de 5 V, et où
on a relevé la valeur de NREF pour des températures
ambiantes variant de -40°C à +125°C. On observe que NREF est
stable et égale à 2,49980 V pour une plage de températures
sensiblement comprises entre +5°C et +65°C, et présente des
variations ne dépassant pas 2,4998 - 2,4995 = 3.10-4 V dans
les intervalles de température [-40°C, +5°C] et [+65°C,
+125°C].
Comme le montre la figure 2, l'étage de sortie 12
est équivalent à un montage série comprenant, en cascade,
d'une part, un diviseur potentiométrique à deux résistances,
et d'autre part, un inverseur logique INV. La première
résistance du diviseur, RTP5,TN6, est l'équivalent des onzième
et douzième transistors TP5, TN6, et la deuxième résistance
du diviseur, RTP7,TN8, est l'équivalent des treizième et
quatorzième transistors TP7, TN8.
Dans un exemple particulier de réalisation, qui
correspond aux courbes des figures 3 à 5, on choisit les
longueurs et les largeurs de canal des différents
transistors de façon qu'elles vérifient les relations
suivantes :
L(TN2) ≡ 4 x L(TN0)
L(TN8) ≅ 2 x L(TN6)
L(TN6) ≅ 2 x L(TN0)
L(TP7) ≅ 2 x L(TP1)
W(TP3) ≅ 2 x W(TN3)
où L et W désignent respectivement la longueur et la largeur
des transistors dont les chiffres de référence sont indiqués
entre parenthèses.
Comme décrit précédemment, l'invention permet donc
d'engendrer une tension de référence de type moitié
d'alimentation. Des tests ont montré que la précision
obtenue est de l'ordre de ± 1% pour une alimentation de 5 V
± 10%.
L'invention peut être utilisée dans de nombreux
types de circuits intégrés, par exemple pour la génération
de signaux logiques à partir d'un signal de faible amplitude
ayant pour point de repos la tension de référence produite
par l'invention.
Claims (5)
- Dispositif de génération d'une tension continue de référence sensiblement égale à la moitié d'une tension continue d'alimentation fournie audit dispositif, caractérisé en ce qu'il comprend :un étage d'entrée (10), formant un premier diviseur potentiométrique comportant une première branche (101) reliée à l'alimentation et une deuxième branche (102) reliée à la masse, les première et deuxième branches (101, 102) ayant un comportement asymétrique en réponse à des variations de la température ambiante et/ou de fonctionnement, les variations de la température de fonctionnement étant liées à la qualité du procédé de fabrication du dispositif, ledit étage d'entrée fournissant une première tension continue (NBGP) ayant une composante statique et une composante dynamique ;un étage intermédiaire (11), formant un filtre résistif et capacitif, qui reçoit en entrée ladite première tension continue (NBGP), en supprime la composante dynamique, et fournit en sortie une deuxième tension continue (NARF) ; etun étage de sortie (12), formant un deuxième diviseur potentiométrique comportant une première branche (121) reliée à l'alimentation et une deuxième branche (122) reliée à la masse, les première et deuxième branches (121, 122) du deuxième diviseur potentiométrique ayant un comportement asymétrique analogue au comportement des première et deuxième branches (121, 122) du premier diviseur potentiométrique, les variations relatives de tension du deuxième diviseur en fonction de la température ambiante et/ou de fonctionnement étant cependant plus faibles que les variations relatives de tension du premier diviseur, les variations de la température de fonctionnement étant liées à la qualité du procédé de fabrication, ledit étage de sortie (12) comportant en outre une fonction inverseur logique, ledit étage de sortie fournissant une troisième tension continue (NREF), dont les variations en fonction de la température ambiante et/ou de fonctionnement, les variations de la température de fonctionnement étant liées à la qualité du procédé de fabrication, sont inverses de celles de ladite deuxième tension continue (NARF), les variations de la deuxième tension continue (NARF) étant ainsi compensées.
- Dispositif selon la revendication 1, caractérisé en ce quela première branche (101) de l'étage d'entrée (10) comprend un premier transistor MOS de type P (TP0) et un deuxième transistor MOS de type N (TN0), la grille du deuxième transistor (TN0) et le drain du premier transistor (TP0) étant reliés à l'alimentation, la source du premier transistor (TP0) étant reliée au drain du deuxième transistor (TN0),la deuxième branche (102) de l'étage d'entrée (10) comprend un troisième transistor MOS de type P (TP1) et un quatrième transistor MOS de type N (TN2), la grille du troisième transistor (TP1) et la source du quatrième transistor (TN2) étant reliées à la masse, la source du troisième transistor (TP1) étant reliée au drain du quatrième transistor (TN2),les grilles des premier et quatrième transistors (TP0, TN2) étant reliées entre elles, la source du deuxième transistor (TN0) étant reliée au drain du troisième transistor (TP1) et aux grilles des premier et quatrième transistors (TP0, TN2) et constituant la sortie de l'étage d'entrée (10).
- Dispositif selon la revendication 1 ou 2, caractérisé en ce que l'étage intermédiaire (11) comprendune première cellule capacitive (111), comportant un cinquième transistor MOS de type P (TP2) et un sixième transistor MOS de type N (TN1), les grilles des cinquième et sixième transistors (TP2, TN1) étant reliées entre elles ainsi qu'à la sortie de l'étage d'entrée (10), la source et le drain du cinquième transistor (TP2) étant reliés à l'alimentation, la source et le drain du sixième transistor (TN1) étant reliés à la masse,une cellule résistive (112), comportant un septième transistor MOS de type N (TN3) et un huitième transistor MOS de type P (TP3), la grille du septième transistor (TN3) étant reliée à l'alimentation, la grille du huitième transistor (TP3) étant reliée à la masse, la source du septième transistor (TN3) et le drain du huitième transistor (TP3) étant reliés entre eux ainsi qu'aux grilles des cinquième et sixième transistors (TP2, TN1) de la première cellule capacitive (111) et ayant un potentiel égal à ladite première tension continue (NBGP), le drain du septième transistor (TN3) et la source du huitième transistor (TP3) étant reliés entre eux et ayant un potentiel égal à ladite deuxième tension continue (NARF), etune deuxième cellule capacitive (113), comportant un neuvième transistor MOS de type P (TP4) et un dixième transistor MOS de type N (TN5), la source et le drain du neuvième transistor (TP4) étant reliés à l'alimentation, la source et le drain du dixième transistor (TN5) étant reliés à la masse, les grilles des neuvième et dixième transistors (TP4, TN5) étant reliées entre elles ainsi qu'au drain du septième transistor (TN3) de la cellule résistive (112) et constituant la sortie de l'étage intermédiaire (11).
- Dispositif selon la revendication 1, 2 ou 3, caractérisé en ce quela première branche (121) de l'étage de sortie (12) comprend un onzième transistor MOS de type P (TP5) et un douzième transistor MOS de type N (TN6), la grille du douzième transistor (TN6) et le drain du onzième transistor (TP5) étant reliés à l'alimentation, la source du onzième transistor (TP5) étant reliée au drain du douzième transistor (TN6),la deuxième branche (122) de l'étage de sortie (12) comprend un treizième transistor MOS de type P (TP7) et un quatorzième transistor MOS de type N (TN8), la grille du treizième transistor (TP7) et la source du quatorzième transistor (TN8) étante reliées à la masse, la source du treizième transistor (TP7) étant reliée au drain du quatorzième transistor (TN8),les grilles des onzième et quatorzième transistors (TP5, TN8) étant reliées entre elles ainsi qu'à la sortie de l'étage intermédiaire (11), la source du douzième transistor (TN6) étant reliée au drain du treizième transistor (TP7) et constituant la sortie de l'étage de sortie (12).
- Utilisation d'un dispositif selon l'une quelconque des revendications 1 à 4 dans un circuit intégré.
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