CN110895423B - 用于与绝对温度成比例电路的系统和方法 - Google Patents

用于与绝对温度成比例电路的系统和方法 Download PDF

Info

Publication number
CN110895423B
CN110895423B CN201910842500.2A CN201910842500A CN110895423B CN 110895423 B CN110895423 B CN 110895423B CN 201910842500 A CN201910842500 A CN 201910842500A CN 110895423 B CN110895423 B CN 110895423B
Authority
CN
China
Prior art keywords
bipolar transistor
coupled
ptat
emitter
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910842500.2A
Other languages
English (en)
Other versions
CN110895423A (zh
Inventor
S·马林卡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN110895423A publication Critical patent/CN110895423A/zh
Application granted granted Critical
Publication of CN110895423B publication Critical patent/CN110895423B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

本公开的实施例涉及用于与绝对温度成比例电路的系统和方法。根据一个实施例，一种与绝对温度成比例(PTAT)电路包括具有耦合到公共节点的集电极的第一双极晶体管；具有耦合到公共节点的集电极的第二双极晶体管；具有耦合在第一双极晶体管的基极与第二双极晶体管的基极之间的负载路径的MOSFET；以及具有耦合到第一双极晶体管的发射极的第一输入、耦合到第二双极晶体管的发射极的第二输入和耦合到MOSFET的栅极的输出的放大器。

Description

用于与绝对温度成比例电路的系统和方法
技术领域
本发明总体上涉及用于与绝对温度成比例(PTAT)电路的系统和方法。
背景技术
集成电路领域中使用最普遍的电路之一是所谓的“带隙”电压基准，它致力于产生与温度无关的电压。例如，这种带隙电压用于产生用于各种模拟电路的基准电压和偏置电流，并且可以在包括存储器电路、数据转换器电路、电压调节器、电源和RF电路的各种电路中找到。
带隙电压基准的与温度无关的电压通常通过将生成与绝对温度(PTAT)成比例的DC信号的电路的输出与生成作为绝对温度(CTAT)的补充的DC信号的电路的输出组合来产生。产生PTATDC电压的常用方法是在操作不同集电极电流密度的两个双极晶体管的基极发射极结之间生成电压差，而产生CTAT信号的常用方法涉及监测双极晶体管的基极发射极电压或二极管的结电压，这些电压通常与温度成反比。
虽然产生与温度无关的电压背后的一般概念是直截了当的，但是这种电路的实际实现是具有挑战性的。当使用在工艺参数和特征几何形状方面表现出统计变化的半导体工艺来实现时，电压基准电路变得易于发生部件间和批次间变化，这会影响名义上生成的DC基准和电压基准随温度的性能。
发明内容
根据一个实施例，一种与绝对温度成比例(PTAT)电路包括具有耦合到公共节点的集电极的第一双极晶体管；具有耦合到公共节点的集电极的第二双极晶体管；具有耦合在第一双极晶体管的基极与第二双极晶体管的基极之间的负载路径的MOSFET；以及具有耦合到第一双极晶体管的发射极的第一输入、耦合到第二双极晶体管的发射极的第二输入以及耦合到MOSFET的栅极的输出的放大器。
根据另一实施例，一种使用与绝对温度成比例PTAT电路生成PTAT电压的方法，该PTAT电路包括：具有耦合到公共节点的集电极的第一双极晶体管、具有耦合到公共节点的集电极的第二双极晶体管、具有耦合在第一双极晶体管的基极与第二双极晶体管的基极之间的负载路径的MOSFET、以及具有耦合到第一双极晶体管的发射极的第一输入、耦合到第二双极晶体管的发射极的第二输入以及耦合到MOSFET的栅极的输出的放大器。该方法包括在第二双极晶体管的基极处生成ΔVbe电压。
根据本发明的另一实施例，一种电压基准包括多个与绝对温度成比例(PTAT)单元，其中多个PTAT单元中的每个包括：具有耦合到输入节点的基极和耦合到公共节点的集电极的第一双极晶体管、具有耦合到公共节点的集电极的第二双极晶体管、具有耦合在第二双极晶体管的基极与输入节点之间的负载路径的MOSFET、以及放大器，该放大器具有耦合到第一双极晶体管的发射极的第一输入、耦合到第二双极晶体管的发射极的第二输入和耦合到MOSFET的栅极的输出。在各种实施例中，多个PTAT单元中的第一PTAT单元的输入节点连接到公共节点，并且多个PTAT单元中的第一PTAT单元的输出节点连接到多个PTAT单元中的后续PTAT单元的输入节点。
根据本发明的另一实施例，一种电压基准电路包括：具有耦合到公共节点的发射极的第一双极晶体管；具有耦合到公共节点的发射极的第二双极晶体管；耦合到公共节点的第一电流源；具有耦合在第一双极晶体管的基极与第二双极晶体管的基极之间的负载路径的MOSFET；以及具有耦合到第一双极晶体管的集电极的第一输入、耦合到第二双极晶体管的集电极的第二输入和耦合到MOSFET的栅极的输出的放大器。
附图说明
为了更完整地理解本发明及其优点，现在参考以下结合附图的描述，在附图中：
图1A和1B示出了实施例PTAT电路；
图2A和2B示出了描绘图1B的PTAT电路的性能的波形图；
图3示出了根据本发明的另一实施例的PTAT电路；
图4示出了根据本发明的又一实施例的PTAT电路；
图5示出了包括多个实施例PTAT电路的电压基准电路；以及
图6示出了根据本发明的又一实施例的电压基准电路。
除非另外指出，否则不同附图中的相应数字和符号通常指代相应的部分。附图被绘制以清楚地说明优选实施例的相关方面，并且不一定按比例绘制。为了更清楚地说明某些实施例，指示相同结构、材料或工艺步骤的变化的字母可以跟随图号。
具体实施方式
下面详细讨论目前优选实施方案的制备和使用。然而，应当理解的是，本发明提供了可以在各种具体环境中实施的很多可应用的发明概念。所讨论的具体实施例仅说明制造和使用本发明的具体方式，并不限制本发明的范围。
将在具体上下文中结合优选实施例、用于与温度无关的电压基准(诸如带隙电压基准)的PTAT电路的系统和方法来描述本发明。然而，本发明也可以应用于温度传感器、以及利用电压基准电路和/或偏置发生器的各种电子电路。例如，实施例PTAT电路可以用于在电子温度计的设计中提供温度相关信号，和/或可以用于监测实施例系统中的管芯温度或环境温度。
在各种实施例中，PTAT电路包括具有连接到公共节点的集电极的两个双极晶体管和连接在两个双极晶体管的基极之间的MOSFET。反馈放大器通过调节跨MOSFET的电压来迫使两个晶体管的发射极具有相同的电压。因此，如果一个晶体管的基极连接到公共节点，则剩余晶体管的基极与公共节点之间的电压差是ΔVBE。在一些实施例中，可以级联多个PTAT电路以产生作为ΔVBE的倍数的电压。
本发明的实施例的有利之处在于，由实施例PTAT电路产生的输出对基极电流不敏感。这种对基极电流的不敏感性也转化为对基极电流失配和变化的不敏感性、以及对基极电流噪声的不敏感性，已知基极电流噪声具有非常高的1/f噪声分量。因此，实施例PTAT电路的输出可以有利地表现出非常低的部件间和批次间变化，并且表现出非常低的1/f噪声。级联或堆叠实施例还有利地表现出对基极电流和放大器偏移的非常低的灵敏度。
在一些实施例中，用于实现实施例PTAT电路的双极晶体管的集电极耦合到同一节点。因此，实施例PTAT电路可以使用在批量数字CMOS工艺中可用的衬底PNP晶体管来实现。这有利地允许使用廉价和/或数字CMOS工艺生产高性能PTAT电路，而不需要高性能双极晶体管。一些实施例的另一优点包括能够实现准确的电压基准和温度传感器而无需调节，这节省了制造熔丝或非易失性存储器所需要的工艺步骤(以节省调节参数)的成本，并且节省了测试成本。这对于高容量部件尤其有利，
图1A示出了根据本发明的实施例的PTAT电路100，PTAT电路100包括两个PNP双极晶体管Q1和Q2、MOS晶体管M1、放大器102、以及生成对应偏置电流I1、I2和I3的三个电流源104、106和108。如图所示，电流源104以第一电流密度偏置晶体管Q1，并且电流源I2以第二电流密度偏置晶体管Q2，使得晶体管Q1和Q2的基极发射极电压差为：
Figure GDA0002279367450000051
其中k是玻尔兹曼常数，T是以开尔文为单位的绝对温度，q是电子电荷，n是晶体管Q2的发射极面积与晶体管Q1的发射极面积的比率(也称为发射极面积比)。对于I1＝I2的情况，ΔVBE可以表示为：
Figure GDA0002279367450000052
为了便于解释，在本文中的实施例的描述中将假定以下关系：I1＝I2并且n>1，使得电流密度比为n。然而，应当理解，在备选实施例中，取决于特定实施例及其规定，可以使用I1与I2的非单位比率。
在一些实施例中，晶体管Q1和Q2使用多个单元器件来实现，以便实现期望的发射极面积比n。例如，晶体管Q1可以使用单个单元器件来实现，并且晶体管Q2可以使用n个单元器件来实现。因此，发射极面积比为4可以通过具有单个单元器件的晶体管Q1和具有4个单元器件的晶体管Q2来实现。晶体管Q1和Q2可以使用本领域已知的良好布局匹配技术来物理布局。例如，可以使用共同质心布局技术来布置包括晶体管Q1和Q2的单元器件。
如图所示，晶体管Q1的基极连接到地，并且晶体管M1的负载路径连接在晶体管Q2的基极与晶体管Q1的基极之间。放大器102的输出连接到晶体管M1的栅极，而放大器102的输入连接到晶体管Q1和Q2的相应发射极，从而形成包括放大器102、晶体管M1和晶体管Q2的反馈回路。在操作期间，反馈回路的环路增益迫使晶体管Q2的发射极电压与晶体管Q1的发射极电压大致相同。当该条件满足时，晶体管Q2的基极电压为：
Figure GDA0002279367450000053
由电流源108提供的电流I3连同晶体管Q2的基极电流设置MOSFET M1的漏极电流。因为晶体管Q2的基极电压由反馈回路设置，所以输出电压ΔVBE与晶体管Q1和Q2的基极电流无关。因此，PTAT电路100的准确操作可以使用具有非常低的DC电流增益β的PNP双极晶体管来实现。另外，因为晶体管Q1和Q2的集电极连接到地(也称为“公共节点”)，所以晶体管Q1和Q2适合于使用衬底PNP晶体管来实现。横向PNP晶体管也可以使用廉价的体CMOS工艺容易地实现，而无需额外的工艺步骤。
图1B示出了可以用于使用小几何CMOS工艺来实现PTAT电路100(图1A)的PTAT电路120。如图所示，图1A的电流源104、106和108分别使用PMOS晶体管MP3、MP4和MP5实现。放大器102(图1A)使用单级CMOS放大器实现，该单级CMOS放大器包括具有PMOS晶体管MP1和MP2的差分对、以及具有NMOS晶体管MN1和MN2的有源负载。单级CMOS放大器、NMOS晶体管M1和PMOS晶体管MP5的组合形成结构类似于两级CMOS运算放大器的电路。因此，电阻器Rc和电容器Cc串联耦合在单级CMOS放大器的输出(其耦合到NMOS晶体管M1的栅极)与NMOS晶体管M1的漏极之间，以形成稳定性补偿网络。该稳定性补偿网络为放大器建立主极点，电阻器Rc和Cc的串联组合引入了进一步增强放大器的稳定性的零点。
PMOS晶体管MP6用作设置差分对的尾电流的电流源。偏置电压VGP被提供给PMOS晶体管MP3、MP4、MP5和MP6，并且可以使用二极管连接的PMOS晶体管MP7和提供偏置电流Ibias的电流源122来设置。备选地，可以使用本领域已知的其他偏置生成电路来生成偏置电压VGP。
在一个示例实施例中，所有电流镜晶体管MP3、MP4、MP5、MP6和MP7具有5μm的宽度和10μm的长度，并且被配置为具有1μA的温度无关偏置电流。生成基极发射极电压差的两个晶体管的偏置电流可以是PTAT、CTAT或温度无关的。在各种实施例中，两个偏置电流彼此跟踪，使得两个电流的比率在整个温度范围内保持基本恒定。也可以使用不同温度系数的两个电流。例如，减小输出电压曲率的一种方法是基于基极发射极电压差引入与基极发射极电压曲率相反的负曲率。实现这一操作的一种简单的方法是使用PTAT电流来偏置高集电极电流密度双极晶体管，并且使用温度无关电流来偏置低集电极电流密度双极晶体管。在一些实施例中，PTAT电路120可以包括本领域已知的启动电路(未示出)以确保系统以适当的状态启动。
在示例实施例中，实现差分对的PMOS晶体管MP1和MP2、以及NMOS晶体管MN1和MN2具有24μm的宽度和4μm的长度，并且NMOS晶体管M1具有13μm的宽度和0.5μm的长度。晶体管Q1和Q2使用具有约1.5的DC电流增益β的单元衬底PNP双极晶体管来实现。晶体管Q1使用单个单元PNP双极晶体管来实现，并且晶体管Q2使用并联连接的8个单元PNP双极晶体管来实现。使用具有非常低的DC电流增益β的双极晶体管(诸如衬底PNP双极晶体管)的一个优点是，DC电流增益β在集电极电流上变化不大。DC电流增益β对集电极电流的这种弱依赖性有助于使由PTAT电路120产生的ΔVBE更加与晶体管Q1和Q2的DC电流增益β无关。
应当理解，这些几何参数和设备参数仅表示一个具体示例。在备选实施例中，取决于特定系统及其规定，可以使用其他几何参数和设备参数。
电压源124表示模拟误差电压Verr，并且电流源126表示模拟误差电流Ierr，模拟误差电流Ierr可以用于证明PTAT电路120的上述实施例对电压和/或电流误差的不敏感性。在PTAT电路120的上述实施例的模拟中，变化的误差电压Verr+/-5.4mV在输出ΔVBE中产生约+/-1.6μV的变化(假定标称ΔVBE为约64mV)。这对应于约+/-0.003％的ΔVBE误差。变化的误差电流Ierr+/-200nA(表示晶体管Q2的基极电流的50％的变化)在输出ΔVBE中产生约+/-13.6μV的变化。这对应于约+/-0.025％的ΔVBE误差。
在图2A和2B中分别绘制了模拟的基极发射极电压差ΔVbe及其对应的针对PTAT电路120(图1B)的非线性。从图2A中可以看出，ΔVBE在-40℃到150℃的温度范围内从约49mV到约89mV变化。这表示约180uV/℃的温度灵敏度。ΔVbe在-40℃到150℃的温度范围内的非线性小于0.5μV，这表示与其标称值的约0.001％的误差。
图3示出了根据本发明的另一实施例的PTAT电路300。PTAT电路300类似于图1A所示的PTAT电路100，其中添加了向Q1和Q2两者的发射极提供偏置电流Ib的电流源302。电流源104和106被替换为单个电流源302和电阻器R1和R2，电阻器R1和R2将电流Ib分成两个电流I1和I2。通过将电流Ib分成电流I1和I2，补偿了电流I1和I2之间的失配的影响，从而使ΔVbe对I1和I2之间的失配更不敏感。在各种实施例中，电流源108和302可以使用耦合在电源节点VDD与电阻器R1和R2之间的PMOS晶体管来实现，并且放大器102可以使用单级CMOS放大器以类似于图1B的实施例的方式来实现。在备选实施例中，可以使用本领域已知的其他电路来实现电流源108和302以及放大器102。
图4示出了根据另一实施例的PTAT电路400。如图所示，PTAT电路的高电流密度侧包括晶体管Q1和晶体管Q3，晶体管Q3的基极耦合到晶体管Q1的发射极。类似地，电路的低电流密度侧包括晶体管Q2和晶体管Q4，晶体管Q4的基极耦合到晶体管Q2的发射极。在所示实施例中，晶体管Q1和Q3具有相同的发射极面积，晶体管Q2的发射极面积与晶体管Q1或Q3的发射极面积之比为n1，并且晶体管Q4的发射极面积与晶体管Q1或Q3的发射极面积之比为n2。PMOS晶体管MP3、MP4、MP7和MP8用作向晶体管Q1、Q2、Q3和Q4提供电流I1、I2、I3和I4的电流源。NMOS晶体管M1耦合在晶体管Q1和Q2的基极之间，并且PMOS晶体管MP5用作向NMOS晶体管M1提供漏极电流的电流源。
放大器102的输出耦合到NMOS晶体管M1的栅极，并且放大器102的输入连接到晶体管Q3和Q4的发射极。因此，在操作期间，放大器102调节NMOS晶体管M1的栅极电压，直到晶体管Q3和Q4的发射极电压基本相等。因此，输出电压Vo可以表示为：
Figure GDA0002279367450000091
对于n1＝n2＝n并且I1＝I2＝I2＝I4，输出电压Vo可以表示为：
Figure GDA0002279367450000092
其是图1A、1B和3所示的PTAT电路100、120和300产生的输出电压的两倍。
在各种实施例中，PTAT电路400的操作原理类似于上面关于图1A、1B和3描述的实施例PTAT电路100、120和300的操作原理，不同之处在于，放大器102的输入在2VBE的电压而不是VBE的电压下工作，并且电路的输出电压是其他实施例的输出电压的两倍。因此，除了具有关于上述实施例详述的电流和器件失配不灵敏性的优点之外，PTAT电路400对放大器102的偏移和噪声具有较小的灵敏度。
图5示出了可以被配置为产生与温度无关的带隙电压Vref的电压基准电路500。如图所示，电压基准电路500包括m个级联PTAT单元5101至510m，m个级联PTAT单元5101至510m被配置为在节点Vm处产生mΔVbe的PTAT电压、和电压Vref。(PTAT单元5101至510m也可以称为PTAT电路或基极发射极电压基准单元。)节点Vm处的PTAT电压被施加到晶体管Qc的基极，以在晶体管Qc的发射极处产生Vref＝VbeQc+mΔVbe的电压，其中VbeQc是晶体管Qc的基极发射极电压。由于mΔVbe是PTAT电压并且VbeQc是CTAT电压，因此可以通过明智地选择电压基准电路500的各个组件的发射极面积和偏置电流来产生与温度无关的电压Vref。该配置的主要优点与以下事实相关：这种偏移和噪声电压之间的误差并不相互关联，因此逐单元地添加PTAT电压，但是误差被相加作为平方误差之和的平方根。假定“i”单元生成基极发射极电压ΔVbe(i)并且受其一个误差电压'verr'的影响，则：
Figure GDA0002279367450000101
Figure GDA0002279367450000102
对于九个相同单元的堆叠，输出PTAT电压将为VPTAT＝9ΔVbe(1)并且Verr＝3verr(1)。
为了简化说明，仅示出了三个PTAT单元5101、5102和510m；然而，可以使用任何数目的PTAT单元。每个PTAT单元5101至510m包括PNP晶体管Q1和Q2、NMOS晶体管M1、以及电流源104和106，并且以与上述图1A的实施例类似的方式操作。虽然图1A的PTAT单元的结构用作图5的实施例的说明，但是每个PTAT单元5101至510m可以被配置为包含本文中公开的其他PTAT单元实施例的电路拓扑。
每个PTAT单元5101至510m被示出为具有耦合到晶体管Q1的基极的输入节点和耦合到晶体管Q2的基极的输出节点，使得一个PTAT单元的输出节点耦合到其紧邻的PTAT单元的输入节点。例如，第一PTAT单元5101的输入节点连接到地GND，并且第一PTAT单元5101的输出节点连接到第二PTAT单元5102的输入节点。然而，最后的PTAT单元510m的输出节点Vm连接到晶体管Qc的基极和电流源108，电流源108为PTAT单元5101至510m的NMOS晶体管M1提供漏极电流。电流源502将偏置电流Ib2提供给晶体管Qc。
因为PTAT单元5101的输入节点耦合到地，所以PTAT单元5101的输出节点V1具有相对于地为ΔVbe的电压。因为PTAT单元5102的输入节点耦合到具有为ΔVbe的电压的节点V1(而不是耦合到地)，所以PTAT单元5102的输出节点V2具有为ΔVbe+V1＝2ΔVbe的电压。因此，当使用m个PTAT单元实现电压基准电路500时，PTAT单元510m的输出电压Vm是mΔVbe。
PTAT单元510m的NMOS晶体管M1的漏极电流包括PTAT单元510m的晶体管Q1和Q2的基极电流、以及晶体管Qc的基极电流。由于PTAT单元5101至510m的级联结构，除了其自身单元的晶体管Q1和Q2的基极电流之外，每个后续PTAT单元的NMOS晶体管M1的漏极电流还承载其前一单元的漏极电流。结果，NMOS晶体管M1的漏极电流随着每个后续PTAT单元而增加。因此，每个PTAT单元5101至510m中的反馈回路被单独补偿以确保每个单元的稳定性。在一些实施例中，补偿网络(诸如图1B中的包括电阻器Rc和电容器Cc的补偿网络)可以与每个放大器102结合使用。如上面关于上述各种实施例所述，实施例PTAT单元对晶体管Q1和Q2的基极电流以及晶体管Q1和Q2的基极处的电压误差具有非常低的灵敏度。因此，由电压基准电路500生成的基准电压Vref对工艺变化和器件失配具有低灵敏度。
在一些实施例中，每个PTAT单元5101至510m可以使用相同的电路来实现。然而，在备选实施例中，可以逐单元地调节发射极面积比n以及偏置电流I1和I2，以微调PTAT电流。
图6示出了根据本发明的又一实施例的电压基准电路600，其包括耦合在节点Vi处的晶体管Q10与输出节点Vo处的电流源604之间的PTAT核心电路601。如图所示，PTAT核心电路601包括晶体管Q1和晶体管Q2，晶体管Q2具有的发射极面积是晶体管Q1的发射极面积的n倍。与上述实施例类似，NMOS晶体管M1连接在晶体管Q1和Q2的基极之间。然而，与上述实施例不同，晶体管Q1和Q2的发射极连接到公共节点Com，而晶体管Q1和Q2的集电极连接到放大器102的输入。此外，与上述其他实施例不同，放大器102的输入连接到晶体管Q1和Q2的集电极。
如图所示，电流源602提供在晶体管Q1和Q2之间分离的电流Ib1，并且电流源604提供电流Ib2，电流Ib2向NMOS晶体管M1提供漏极电流。在各种实施例中，电流源602和604可以使用基于晶体管的电流源来实现，诸如利用PMOS晶体管和/或PNP双极晶体管的电流源。然而，在一些实施例中，电流源602可以使用电阻器来实现。电阻器R11耦合在晶体管Q1的集电极与地之间；并且电阻器R22耦合在晶体管Q2的集电极与地之间。在一些实施例中，电阻器R11和R22可以替换为有源电流源，诸如利用NMOS晶体管和/或NPN双极晶体管的电流源。
在操作期间，放大器102调节NMOS晶体管M1的栅极电压，直到晶体管Q2的集电极电压基本上等于晶体管Q1的集电极电压。当该条件满足时，假定R1＝R2，输出节点Vo与输入节点Vi之间的电压差是PTAT电压，其可以表示为：
Figure GDA0002279367450000121
在一些实施例中，晶体管Q3的添加为输出电压Vo提供CTAT分量：
Figure GDA0002279367450000122
其中VEB10是晶体管Q10的发射极基极电压。在一些实施例中，可以通过以与图5的实施例类似的方式，在节点Vo和Vi之间级联PTAT核心601的附加实例来添加附加PTAT项目。然而，在这样的实施例中，输出晶体管Qc不是必需的，因为晶体管Q10提供必要的CTAT组件。在一些实施例中，通过明智地选择发射极面积比和级数，可以使输出电压Vo与温度无关。
在各种实施例中，除了为输出电压Vo提供CTAT分量之外，晶体管Q10还帮助保持晶体管Q1和Q2不饱和。在一些实施例中，晶体管Q10可以被省略和/或替换为具有足以确保晶体管Q1和Q2保持不饱和的电压的电压源。在另外的备选实施例中，双极晶体管Q3可以替换为不同的电压源，以便迫使Q1和Q2的基极集电极电压足够高以使Q1和Q2保持不饱和。与放大器控制两个发射极电压处于相同电位的先前电路布置不同，图6的电压基准电路600控制集电极电压处于基本相同的电位。结果是，放大器102的输入偏移电压生成对应的集电极电流变化，该变化与基极发射极电压差成对数关系。因此，在一些实施例中，与图1的电路相比，图6的电压基准电路600对放大器102的偏移电压的灵敏度可以低约十倍。
以上公开的所有实施例可以例如使用各种不同的半导体技术在单个单片半导体衬底上实现。一些实施例PTAT电路和电压基准电路可以使用本领域已知的双极、CMOS和BiCMOS工艺来实现。CMOS工艺可以包括例如体CMOS工艺、使用薄膜或厚膜绝缘体上硅(SOI)的CMOS工艺或其他工艺。
本文中总结了本发明的示例实施例。从整个说明书和本文中提交的权利要求中还可以理解其他实施例。
示例1.一种与绝对温度成比例(PTAT)电路，包括：第一双极晶体管，具有耦合到公共节点的集电极；第二双极晶体管，具有耦合到所述公共节点的集电极；MOSFET，具有耦合在所述第一双极晶体管的基极与所述第二双极晶体管的基极之间的负载路径；以及放大器，具有耦合到所述第一双极晶体管的发射极的第一输入、耦合到所述第二双极晶体管的发射极的第二输入和耦合到所述MOSFET的栅极的输出。
示例2.根据示例1所述的PTAT电路，其中所述第一双极晶体管的基极耦合到所述公共节点。
示例3.根据示例1或2之一所述的PTAT电路，其中所述公共节点耦合到地。
示例4.根据示例1至3之一所述的PTAT电路，还包括：第一电流源，耦合到所述第一双极晶体管的发射极；以及第二电流源，耦合到所述第二双极晶体管的发射极。
示例5.根据示例4所述的PTAT电路，其中所述第一电流源和所述第二电流源每个包括有源电流源。
示例6.根据示例4或5之一所述的PTAT电路，还包括耦合到所述第二双极晶体管的基极的第三电流源。
示例7.根据示例1至6之一所述的PTAT电路，还包括：第一电流源；第一电阻器，耦合在所述第一双极晶体管的发射极与所述第一电流源之间；第二电阻器，耦合在所述第二双极晶体管的发射极与所述第一电流源之间；以及第二电流源，耦合到所述第二双极晶体管的基极。
示例8.根据示例1至7之一所述的PTAT电路，其中所述放大器包括单级CMOS放大器。
示例9.根据示例8所述的PTAT电路，还包括耦合在所述放大器的输出与所述第二双极晶体管的基极之间的补偿网络，所述补偿网络包括与电容器串联耦合的电阻器。
示例10.根据示例1至9之一所述的PTAT电路，其中：所述第一双极晶体管和所述第二双极晶体管设置在半导体衬底上；上；以及所述第一双极晶体管和所述第二双极晶体管每个包括衬底PNP双极晶体管。
示例11.根据示例1至10之一所述的PTAT电路，还包括：第三双极晶体管，具有耦合到所述公共节点的集电极和耦合到所述第一双极晶体管的发射极的基极；第四双极晶体管，具有耦合到所述公共节点的集电极和耦合到所述第二双极晶体管的发射极的基极，其中所述放大器的第一输入耦合到所述第三双极晶体管的发射极，并且由此经由所述第三双极晶体管耦合到所述第一双极晶体管的发射极，并且所述放大器的第二输入耦合到所述第四双极晶体管的发射极，并且由此经由所述第四双极晶体管耦合到所述第二双极晶体管的发射极；以及第三电流源，耦合到所述第二双极晶体管的基极。
示例12.一种使用与绝对温度成比例PTAT电路生成PTAT电压的方法，所述PTAT电路包括：具有耦合到公共节点的集电极的第一双极晶体管、具有耦合到所述公共节点的集电极的第二双极晶体管、具有耦合在所述第一双极晶体管的基极与所述第二双极晶体管的基极之间的负载路径的MOSFET、以及放大器，所述放大器具有耦合到所述第一双极晶体管的发射极的第一输入、耦合到所述第二双极晶体管的发射极的第二输入以及耦合到所述MOSFET的栅极的输出，所述方法包括：在所述第二双极晶体管的基极处生成ΔVbe电压。
示例13.根据示例12所述的方法，还包括：使用第一电流源向所述第一双极晶体管的发射极提供第一电流；使用第一电流源向所述第二双极晶体管的发射极提供第二电流；以及使用第三电流源向所述第二双极晶体管的基极和所述MOSFET的负载路径提供所述第二电流。
示例14.一种电压基准，包括：多个与绝对温度成比例(PTAT)单元，其中所述多个PTAT单元中的每个PTAT单元包括：具有耦合到输入节点的基极和耦合到公共节点的集电极的第一双极晶体管、具有耦合到所述公共节点的集电极的第二双极晶体管、具有耦合在所述第二双极晶体管的基极与所述输入节点之间的负载路径的MOSFET、以及放大器，所述放大器具有耦合到所述第一双极晶体管的发射极的第一输入、耦合到所述第二双极晶体管的发射极的第二输入以及耦合到所述MOSFET的栅极的输出，其中所述多个PTAT单元中的第一PTAT单元的输入节点连接到所述公共节点，并且所述多个PTAT单元中的第一PTAT单元的输出节点连接到所述多个PTAT单元中的后续PTAT单元的输入节点。
示例15：根据示例14所述的电压基准，其中所述多个PTAT单元中的每个PTAT单元还包括：第一电流源，耦合到所述第一双极晶体管的发射极；以及第二电流源，耦合到所述第二双极晶体管的发射极。
示例16.根据示例14或15之一所述的电压基准，还包括耦合到所述多个PTAT单元中的最后的PTAT单元的输出节点的偏置电流源。
示例17.根据示例14至16之一所述的电压基准，还包括输出双极晶体管，所述输出双极晶体管具有耦合到所述公共节点的发射极、耦合到所述多个PTAT单元中的最后的PTAT单元的输出节点的基极、以及耦合到所述电压基准的基准电压输出节点的发射极。
示例18.根据示例14至17之一所述的电压基准，其中所述多个PTAT单元中的每个PTAT单元的第一双极晶体管和第二双极晶体管均包括PNP双极晶体管。
示例19.一种电压基准电路，包括：第一双极晶体管，具有耦合到公共节点的发射极；第二双极晶体管，具有耦合到所述公共节点的发射极；第一电流源，耦合到所述公共节点；MOSFET，具有耦合在所述第一双极晶体管的基极与所述第二双极晶体管的基极之间的负载路径；以及放大器，具有耦合到所述第一双极晶体管的集电极的第一输入、耦合到所述第二双极晶体管的集电极的第二输入以及耦合到所述MOSFET的栅极的输出。
示例20.根据示例19所述的电压基准电路，还包括：第二电流源，耦合到所述第二双极晶体管的基极；第一电阻器，耦合在所述第一双极晶体管的集电极与第一电源节点之间；以及第二电阻器，耦合在所述第二双极晶体管的集电极与所述第一电源节点之间。
示例21.根据示例19或20之一所述的电压基准电路，还包括耦合在所述第一双极晶体管的基极与所述第一电源节点之间的第三双极晶体管。
示例22.根据示例21所述的电压基准电路，其中所述第一双极晶体管、所述第二双极晶体管和所述第三双极晶体管均包括PNP双极晶体管。
虽然已经参考说明性实施例描述了本发明，但是本说明书并不旨在以限制意义来解释。参考说明书，本领域技术人员将清楚说明性实施例的各种修改和组合以及本发明的其他实施例。因此，所附权利要求旨在涵盖任何这样的修改或实施例。

Claims (22)

1.一种与绝对温度成比例PTAT电路，包括：
第一双极晶体管，具有被耦合到公共节点的集电极；
第二双极晶体管，具有被耦合到所述公共节点的集电极；
MOSFET，具有可操作地被耦合在所述第一双极晶体管的基极与所述第二双极晶体管的基极之间的负载路径；以及
放大器，具有被耦合到所述第一双极晶体管的发射极的第一输入、被耦合到所述第二双极晶体管的发射极的第二输入以及被耦合到所述MOSFET的栅极的输出，其中所述MOSFET的所述负载路径被设置在连接在所述第一双极晶体管的所述基极和所述第二双极晶体管的所述基极之间的电路路径内，其中所述电路路径不包括所述第一双极晶体管的所述发射极和所述集电极以及所述第二双极晶体管的所述发射极和所述集电极，并且不包括电源节点。
2.根据权利要求1所述的PTAT电路，其中所述第一双极晶体管的基极被耦合到所述公共节点。
3.根据权利要求2所述的PTAT电路，其中所述公共节点被耦合到地。
4.根据权利要求1所述的PTAT电路，还包括：
第一电流源，被耦合到所述第一双极晶体管的所述发射极；以及
第二电流源，被耦合到所述第二双极晶体管的所述发射极。
5.根据权利要求4所述的PTAT电路，其中所述第一电流源和所述第二电流源每个包括有源电流源。
6.根据权利要求4所述的PTAT电路，还包括被耦合到所述第二双极晶体管的所述基极的第三电流源。
7.根据权利要求1所述的PTAT电路，还包括：
第一电流源；
第一电阻器，被耦合在所述第一双极晶体管的所述发射极与所述第一电流源之间；
第二电阻器，被耦合在所述第二双极晶体管的所述发射极与所述第一电流源之间；以及
第二电流源，被耦合到所述第二双极晶体管的所述基极。
8.根据权利要求1所述的PTAT电路，其中所述放大器包括单级CMOS放大器。
9.根据权利要求8所述的PTAT电路，还包括被耦合在所述放大器的所述输出与所述第二双极晶体管的基极之间的补偿网络，所述补偿网络包括与电容器串联耦合的电阻器。
10.根据权利要求1所述的PTAT电路，其中：
所述第一双极晶体管和所述第二双极晶体管被设置在半导体衬底上；以及
所述第一双极晶体管和所述第二双极晶体管每个包括衬底PNP双极晶体管。
11.根据权利要求1所述的PTAT电路，还包括：
第三双极晶体管，具有被耦合到所述公共节点的集电极和被耦合到所述第一双极晶体管的所述发射极的基极；
第四双极晶体管，具有被耦合到所述公共节点的集电极和被耦合到所述第二双极晶体管的所述发射极的基极，其中所述放大器的所述第一输入被耦合到所述第三双极晶体管的所述发射极，并且由此经由所述第三双极晶体管被耦合到所述第一双极晶体管的所述发射极，并且所述放大器的所述第二输入被耦合到所述第四双极晶体管的所述发射极，并且由此经由所述第四双极晶体管被耦合到所述第二双极晶体管的所述发射极；以及
第三电流源，被耦合到所述第二双极晶体管的所述基极。
12.一种使用与绝对温度成比例PTAT电路生成PTAT电压的方法，所述PTAT电路包括：具有被耦合到公共节点的集电极的第一双极晶体管、具有被耦合到所述公共节点的集电极的第二双极晶体管、具有被可操作地耦合在所述第一双极晶体管的基极与所述第二双极晶体管的基极之间的负载路径的MOSFET、以及放大器，所述放大器具有被耦合到所述第一双极晶体管的发射极的第一输入、被耦合到所述第二双极晶体管的发射极的第二输入以及被耦合到所述MOSFET的栅极的输出，其中所述MOSFET的所述负载路径被设置在连接在所述第一双极晶体管的所述基极和所述第二双极晶体管的所述基极之间的电路路径内，其中所述电路路径不包括所述第一双极晶体管的所述发射极和所述集电极以及所述第二双极晶体管的所述发射极和所述集电极，并且不包括电源节点，所述方法包括：
在所述第二双极晶体管的所述基极处生成ΔVbe电压。
13.根据权利要求12所述的方法，还包括：
使用第一电流源向所述第一双极晶体管的所述发射极提供第一电流；
使用第一电流源向所述第二双极晶体管的所述发射极提供第二电流；以及
使用第三电流源向所述第二双极晶体管的所述基极和所述MOSFET的所述负载路径提供第二电流。
14.一种电压基准电路，包括：
多个与绝对温度成比例PTAT单元，其中所述多个PTAT单元中的每个PTAT单元包括：
第一双极晶体管，具有被耦合到输入节点的基极以及被耦合到公共节点的集电极，
第二双极晶体管，具有被耦合到所述公共节点的集电极，
MOSFET，具有可操作地被耦合在所述第二双极晶体管的基极与所述输入节点之间的负载路径，以及
放大器，具有被耦合到所述第一双极晶体管的发射极的第一输入、被耦合到所述第二双极晶体管的发射极的第二输入以及被耦合到所述MOSFET的栅极的输出，其中
所述多个PTAT单元中的第一PTAT单元的输入节点被连接到所述公共节点，并且所述多个PTAT单元中的所述第一PTAT单元的输出节点被连接到所述多个PTAT单元中的后续PTAT单元的输入节点，
所述MOSFET的所述负载路径被设置在直接连接在所述输入节点和所述第二双极晶体管的所述基极之间的电路路径内，其中所述电路路径不包括电源节点，以及
所述第一双极晶体管的所述集电极以及所述第二双极晶体管的所述集电极被直接连接到相同的公共节点。
15.根据权利要求14所述的电压基准电路，其中所述多个PTAT单元中的每个PTAT单元还包括：
第一电流源，被耦合到所述第一双极晶体管的所述发射极；以及
第二电流源，被耦合到所述第二双极晶体管的所述发射极。
16.根据权利要求15所述的电压基准电路，还包括被耦合到所述多个PTAT单元中的最后的PTAT单元的输出节点的偏置电流源。
17.根据权利要求16所述的电压基准电路，还包括输出双极晶体管，所述输出双极晶体管具有被耦合到所述公共节点的发射极、被耦合到所述多个PTAT单元中的所述最后的PTAT单元的所述输出节点的基极、以及被耦合到所述电压基准电路的基准电压输出节点的发射极。
18.根据权利要求17所述的电压基准电路，其中所述多个PTAT单元中的每个PTAT单元的所述第一双极晶体管和所述第二双极晶体管每个包括PNP双极晶体管。
19.一种电压基准电路，包括：
第一双极晶体管，具有被耦合到公共节点的发射极；
第二双极晶体管，具有被耦合到公共节点的发射极；
第一电流源，被耦合到所述公共节点；
MOSFET，具有可操作性地被耦合在所述第一双极晶体管的基极与所述第二双极晶体管的基极之间的负载路径；以及
放大器，具有被耦合到所述第一双极晶体管的集电极的第一输入、被耦合到所述第二双极晶体管的集电极的第二输入以及被耦合到所述MOSFET的栅极的输出，其中所述MOSFET的所述负载路径被设置在连接在所述第一双极晶体管的所述基极和所述第二双极晶体管的所述基极之间的电路路径内，其中所述电路路径不包括所述第一双极晶体管的所述发射极和所述集电极以及所述第二双极晶体管的所述发射极和所述集电极，并且不包括电源节点。
20.根据权利要求19所述的电压基准电路，还包括：
第二电流源，被耦合到所述第二双极晶体管的所述基极；
第一电阻器，被耦合在所述第一双极晶体管的所述集电极与第一电源节点之间；以及
第二电阻器，被耦合在所述第二双极晶体管的所述集电极与所述第一电源节点之间。
21.根据权利要求20所述的电压基准电路，还包括被耦合在所述第一双极晶体管的所述基极与所述第一电源节点之间的第三双极晶体管。
22.根据权利要求21所述的电压基准电路，其中所述第一双极晶体管、所述第二双极晶体管和所述第三双极晶体管每个包括PNP双极晶体管。
CN201910842500.2A 2018-09-12 2019-09-06 用于与绝对温度成比例电路的系统和方法 Active CN110895423B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/129,308 US10691155B2 (en) 2018-09-12 2018-09-12 System and method for a proportional to absolute temperature circuit
US16/129,308 2018-09-12

Publications (2)

Publication Number Publication Date
CN110895423A CN110895423A (zh) 2020-03-20
CN110895423B true CN110895423B (zh) 2022-12-09

Family

ID=69621667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910842500.2A Active CN110895423B (zh) 2018-09-12 2019-09-06 用于与绝对温度成比例电路的系统和方法

Country Status (3)

Country Link
US (1) US10691155B2 (zh)
CN (1) CN110895423B (zh)
DE (1) DE102019124383A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7075172B2 (ja) * 2017-06-01 2022-05-25 エイブリック株式会社 基準電圧回路及び半導体装置
EP3683649A1 (en) * 2019-01-21 2020-07-22 NXP USA, Inc. Bandgap current architecture optimized for size and accuracy
EP3812873A1 (en) * 2019-10-24 2021-04-28 NXP USA, Inc. Voltage reference generation with compensation for temperature variation
KR20220033850A (ko) * 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023543A (en) * 1989-09-15 1991-06-11 Gennum Corporation Temperature compensated voltage regulator and reference circuit
US5349286A (en) 1993-06-18 1994-09-20 Texas Instruments Incorporated Compensation for low gain bipolar transistors in voltage and current reference circuits
US6864741B2 (en) * 2002-12-09 2005-03-08 Douglas G. Marsh Low noise resistorless band gap reference
US7253597B2 (en) * 2004-03-04 2007-08-07 Analog Devices, Inc. Curvature corrected bandgap reference circuit and method
US7173407B2 (en) * 2004-06-30 2007-02-06 Analog Devices, Inc. Proportional to absolute temperature voltage circuit
US7170336B2 (en) * 2005-02-11 2007-01-30 Etron Technology, Inc. Low voltage bandgap reference (BGR) circuit
US7274250B2 (en) 2005-06-28 2007-09-25 Intel Corporation Low-voltage, buffered bandgap reference with selectable output voltage
DE102005033434A1 (de) * 2005-07-18 2007-01-25 Infineon Technologies Ag Referenzspannungserzeugungsschaltung zur Erzeugung kleiner Referenzspannungen
US7598799B2 (en) * 2007-12-21 2009-10-06 Analog Devices, Inc. Bandgap voltage reference circuit
US8169256B2 (en) * 2009-02-18 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bandgap reference circuit with an output insensitive to offset voltage
US9218015B2 (en) 2009-03-31 2015-12-22 Analog Devices, Inc. Method and circuit for low power voltage reference and bias current generator
US9285820B2 (en) * 2012-02-03 2016-03-15 Analog Devices, Inc. Ultra-low noise voltage reference circuit
CN103399612B (zh) * 2013-07-16 2015-04-15 江苏芯创意电子科技有限公司 无电阻的带隙基准源
US9323275B2 (en) 2013-12-11 2016-04-26 Analog Devices Global Proportional to absolute temperature circuit
US9864389B1 (en) * 2016-11-10 2018-01-09 Analog Devices Global Temperature compensated reference voltage circuit

Also Published As

Publication number Publication date
CN110895423A (zh) 2020-03-20
US20200081475A1 (en) 2020-03-12
US10691155B2 (en) 2020-06-23
DE102019124383A1 (de) 2020-03-12

Similar Documents

Publication Publication Date Title
CN110895423B (zh) 用于与绝对温度成比例电路的系统和方法
US10152078B2 (en) Semiconductor device having voltage generation circuit
US10061340B1 (en) Bandgap reference voltage generator
JP3586073B2 (ja) 基準電圧発生回路
US7777558B2 (en) Bandgap reference circuit
US7755344B2 (en) Ultra low-voltage sub-bandgap voltage reference generator
US6885178B2 (en) CMOS voltage bandgap reference with improved headroom
US6958643B2 (en) Folded cascode bandgap reference voltage circuit
US9678526B2 (en) Current generation circuit, and bandgap reference circuit and semiconductor device including the same
US7902912B2 (en) Bias current generator
US20070296392A1 (en) Bandgap reference circuits
JPH05173659A (ja) バンドギャップ参照回路装置
US4906863A (en) Wide range power supply BiCMOS band-gap reference voltage circuit
CN108052150B (zh) 一种带高阶曲率补偿的带隙基准电压源
US6242897B1 (en) Current stacked bandgap reference voltage source
US6885179B1 (en) Low-voltage bandgap reference
JP2002091590A (ja) 基準電圧発生回路及び電源装置
GB2598742A (en) Low noise reference circuit
US20170077872A1 (en) Low power circuit for amplifying a voltage without using resistors
US11720137B2 (en) Bandgap type reference voltage generation circuit
US8203324B2 (en) Low voltage bandgap voltage reference circuit
Xichuan et al. Curvature-compensated CMOS bandgap reference with 1.8-V operation
JPH0275010A (ja) 基準電圧発生回路
Moharrami et al. Design of a bandgap reference circuit for driving resistance load with low impedance
Bhattacharyya et al. A CMOS Band Gap Reference Generator for Low Voltage Amplification with the Application of a (-ve) Feedback Loop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant