JP2588703B2 - 半導体スイツチング素子の駆動回路 - Google Patents
半導体スイツチング素子の駆動回路Info
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- JP2588703B2 JP2588703B2 JP61283967A JP28396786A JP2588703B2 JP 2588703 B2 JP2588703 B2 JP 2588703B2 JP 61283967 A JP61283967 A JP 61283967A JP 28396786 A JP28396786 A JP 28396786A JP 2588703 B2 JP2588703 B2 JP 2588703B2
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- Japan
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- transistor
- switching element
- semiconductor switching
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種電源回路などにおけるスイツチングト
ランジスタまたはゲートターンオフサイリスタのような
半導体スイツチング素子の駆動回路に関する。
ランジスタまたはゲートターンオフサイリスタのような
半導体スイツチング素子の駆動回路に関する。
第４図は従来の半導体スイツチング素子の駆動回路を
説明するための図である。同図において、１は半導体ス
イツチング素子として用いられるトランジスタ、２、３
はトランジスタ１をオン、オフするためのスイツチ素
子、４は第１の巻線N1と第２の巻線N2と第３の巻線N3と
を有する駆動変成器、５は巻線N1の短絡用ダイオード、
６は電流制限用素子、７は直流電圧源、８はトランジス
タ１の主電流路に直列に接続された第１の巻線Naとこれ
と電磁的に結合された第２の巻線Nbとを有し、電流帰還
手段を構成する電流帰還変成器である。巻線Nbはダイオ
ード９と駆動変成器４の第３の巻線N3と外部の制御回路
（図示せず）からの信号により開閉制御されるスイツチ
素子２とで閉ループを構成する。巻線Nbに並列に、励磁
エネルギの放電用素子として、例えばダイオード、抵
抗、ツエナダイオードなどで構成される回路10を接続
し、またダイオード11を介して巻線Nbと巻線N1を接続し
て、巻線Nbを共有する形で正帰還路と負帰還路を構成す
る。12,12′は主電流端子である。
説明するための図である。同図において、１は半導体ス
イツチング素子として用いられるトランジスタ、２、３
はトランジスタ１をオン、オフするためのスイツチ素
子、４は第１の巻線N1と第２の巻線N2と第３の巻線N3と
を有する駆動変成器、５は巻線N1の短絡用ダイオード、
６は電流制限用素子、７は直流電圧源、８はトランジス
タ１の主電流路に直列に接続された第１の巻線Naとこれ
と電磁的に結合された第２の巻線Nbとを有し、電流帰還
手段を構成する電流帰還変成器である。巻線Nbはダイオ
ード９と駆動変成器４の第３の巻線N3と外部の制御回路
（図示せず）からの信号により開閉制御されるスイツチ
素子２とで閉ループを構成する。巻線Nbに並列に、励磁
エネルギの放電用素子として、例えばダイオード、抵
抗、ツエナダイオードなどで構成される回路10を接続
し、またダイオード11を介して巻線Nbと巻線N1を接続し
て、巻線Nbを共有する形で正帰還路と負帰還路を構成す
る。12,12′は主電流端子である。
斯かる回路の動作を説明すると、先ずオフ状態にある
トランジスタ１をターンオンさせるためにはスイツチ素
子２を閉じ、スイツチ素子３を開く。すると、それまで
巻線N1及びスイツチ素子３などを介して流れていた電流
により駆動変成器４に蓄えられていたエネルギが巻線N2
からトランジスタ１を順にバイアスする極性で放出さ
れ、トランジスタ１のベースに順ベース電流が流れる。
一方、スイツチ素子２を閉じることにより正帰還路が形
成される。従つてトランジスタ１がオンし始めると、流
れる電流により電流帰還変成器８、ダイオード９、巻線
N3及びスイツチ素子２を介してトランジスタ１のベース
に正帰還が与えられ、トランジスタ１は飽和状態に至
る。
トランジスタ１をターンオンさせるためにはスイツチ素
子２を閉じ、スイツチ素子３を開く。すると、それまで
巻線N1及びスイツチ素子３などを介して流れていた電流
により駆動変成器４に蓄えられていたエネルギが巻線N2
からトランジスタ１を順にバイアスする極性で放出さ
れ、トランジスタ１のベースに順ベース電流が流れる。
一方、スイツチ素子２を閉じることにより正帰還路が形
成される。従つてトランジスタ１がオンし始めると、流
れる電流により電流帰還変成器８、ダイオード９、巻線
N3及びスイツチ素子２を介してトランジスタ１のベース
に正帰還が与えられ、トランジスタ１は飽和状態に至
る。
次に、スイツチ素子２を開きスイツチ素子３を閉じる
と、それまで巻線N3に流れていた電流はダイオード11、
巻線N1及びスイツチ素子３を介してトランジスタ１のベ
ースに負帰還が加わり、逆ベース電流が流れ、蓄積時間
後トランジスタ１はターンオフする。ここで、ダイオー
ド５はトランジスタ１のベース・エミツタ間をその順バ
イアス方向に対して等価的に短絡状態にしているので、
トランジスタ１のターンオフを確実にする。そして再び
駆動変成器４に励磁エネルギを蓄え始め、以下同様な動
作を繰り返す。
と、それまで巻線N3に流れていた電流はダイオード11、
巻線N1及びスイツチ素子３を介してトランジスタ１のベ
ースに負帰還が加わり、逆ベース電流が流れ、蓄積時間
後トランジスタ１はターンオフする。ここで、ダイオー
ド５はトランジスタ１のベース・エミツタ間をその順バ
イアス方向に対して等価的に短絡状態にしているので、
トランジスタ１のターンオフを確実にする。そして再び
駆動変成器４に励磁エネルギを蓄え始め、以下同様な動
作を繰り返す。
しかし斯かる従来の回路にあつては、主半導体スイツ
チング素子であるトランジスタの特性上ターンオンを余
り速くできないという欠点があつた。
チング素子であるトランジスタの特性上ターンオンを余
り速くできないという欠点があつた。
本発明は以上の欠点を除去するために，主半導体スイ
ッチング素子の制御端子に接続された巻線を有する第１
の変成器と，上記主半導体スイッチング素子の主電流路
に直列に挿入された巻線を有する第２の変成器とを備
え，上記第1,第２の変成器の他の巻線間をスイッチ素子
により接続できるようにして正帰還路と負帰還路とを構
成し，上記スイッチ素子で上記正帰還路と負帰還路を切
り替えて，上記主半導体スイッチング素子をオンオフさ
せる半導体スイッチング素子の駆動回路において，上記
第２の変成器に更に他の巻線を設けると共に，該巻線と
電界効果トランジスタとの直列接続回路を上記主半導体
スイツチング素子に並列接続したことを特徴とする半導
体スイツチング素子の駆動回路を提供するものである。
ッチング素子の制御端子に接続された巻線を有する第１
の変成器と，上記主半導体スイッチング素子の主電流路
に直列に挿入された巻線を有する第２の変成器とを備
え，上記第1,第２の変成器の他の巻線間をスイッチ素子
により接続できるようにして正帰還路と負帰還路とを構
成し，上記スイッチ素子で上記正帰還路と負帰還路を切
り替えて，上記主半導体スイッチング素子をオンオフさ
せる半導体スイッチング素子の駆動回路において，上記
第２の変成器に更に他の巻線を設けると共に，該巻線と
電界効果トランジスタとの直列接続回路を上記主半導体
スイツチング素子に並列接続したことを特徴とする半導
体スイツチング素子の駆動回路を提供するものである。
〔作 用〕 本発明は上記のような構成になつているので、先ず上
記電界効果トランジスタがオンして主回路の電流の立上
がりを速くすると同時に、上記第１、第２の変成器など
からなる正帰還作用により上記主半導体スイッチング素
子のターンオンを加速する。
記電界効果トランジスタがオンして主回路の電流の立上
がりを速くすると同時に、上記第１、第２の変成器など
からなる正帰還作用により上記主半導体スイッチング素
子のターンオンを加速する。
第１図及び第２図により本発明の一実施例を説明す
る。第１図において、ダイオード13、電界効果トランジ
スタ（以下FETという）14及び電流帰還変成器８の第３
の巻線Ncからなる直列接続回路がトランジスタ１に並列
接続されている。
る。第１図において、ダイオード13、電界効果トランジ
スタ（以下FETという）14及び電流帰還変成器８の第３
の巻線Ncからなる直列接続回路がトランジスタ１に並列
接続されている。
今時刻t1前ではスイツチ素子２が開き、スイツチ素子
３が閉じた状態にあり、トランジスタ１及びFET14はオ
フしているものとする。時刻t1でFET14のゲートにオン
信号を与えると、FET14はトランジスタ１よりもターン
オン速度が速いので、ドレイン電流IdがFET14、巻線N
c、Naなどを流れ、電流帰還変成器８、ダイオード９、
巻線N3及びスイツチ素子２を介してトランジスタ１のベ
ースに正帰還が与えられ、トランジスタ１は急速に飽和
状態に至る。FET14は飽和電圧が高いため電力損失が大
きいので、トランジスタ１が飽和状態に至つた後、時刻
t2でFET14をオフする。
３が閉じた状態にあり、トランジスタ１及びFET14はオ
フしているものとする。時刻t1でFET14のゲートにオン
信号を与えると、FET14はトランジスタ１よりもターン
オン速度が速いので、ドレイン電流IdがFET14、巻線N
c、Naなどを流れ、電流帰還変成器８、ダイオード９、
巻線N3及びスイツチ素子２を介してトランジスタ１のベ
ースに正帰還が与えられ、トランジスタ１は急速に飽和
状態に至る。FET14は飽和電圧が高いため電力損失が大
きいので、トランジスタ１が飽和状態に至つた後、時刻
t2でFET14をオフする。
次に、時刻t3でスイツチ素子２を開きスイツチ素子３
を閉じると、それまで巻線N3に流れていた電流はダイオ
ード11、巻線N1及びスイツチ素子３を介してトランジス
タ１のベースに負帰還が加わり、逆ベース電流が流れ、
蓄積時間時刻t4でトランジスタ１はターンオフする。以
下同様の動作を繰り返す。尚、ダイオード13はFET14の
オン時にドレイン電流IDが振動する場合があるので、逆
方向電流を阻止するために挿入したものであり、電流の
振動が生じない場合には省略することができる。
を閉じると、それまで巻線N3に流れていた電流はダイオ
ード11、巻線N1及びスイツチ素子３を介してトランジス
タ１のベースに負帰還が加わり、逆ベース電流が流れ、
蓄積時間時刻t4でトランジスタ１はターンオフする。以
下同様の動作を繰り返す。尚、ダイオード13はFET14の
オン時にドレイン電流IDが振動する場合があるので、逆
方向電流を阻止するために挿入したものであり、電流の
振動が生じない場合には省略することができる。
この実施例によれば、FET13は飽和電圧は高いがスイ
ツチング速度が速いので、トランジスタ１がターンオン
するまでの期間トランジスタ１に代つて電流を流すこと
ができると共に、少なくともトランジスタ１が飽和状態
に至るまでの期間、電流帰還変成器８の巻線Ncに電流が
流れるので、電流帰還変成器８、ダイオード９、巻線N3
及びスイツチ素子２を介してトランジスタ１のベースに
正帰還を与え、トランジスタ１のターンオンを速めるこ
とができる。また、第１図に示すようにトランジスタ１
にはジヤンクシヨン容量C1があるため、その充電々圧が
トランジスタ１に逆ベース電圧として印加されるので、
トランジスタ１のターンオンが遅くなる傾向にあるが、
ジヤンクシヨン容量C1→ダイオード13→FET14→巻線Nc
→巻線N2→ジヤンクシヨン容量C1の経路で流れる電流に
よりそれを打消すことができ、その結果トランジスタ１
のターンオンを速めることができる。
ツチング速度が速いので、トランジスタ１がターンオン
するまでの期間トランジスタ１に代つて電流を流すこと
ができると共に、少なくともトランジスタ１が飽和状態
に至るまでの期間、電流帰還変成器８の巻線Ncに電流が
流れるので、電流帰還変成器８、ダイオード９、巻線N3
及びスイツチ素子２を介してトランジスタ１のベースに
正帰還を与え、トランジスタ１のターンオンを速めるこ
とができる。また、第１図に示すようにトランジスタ１
にはジヤンクシヨン容量C1があるため、その充電々圧が
トランジスタ１に逆ベース電圧として印加されるので、
トランジスタ１のターンオンが遅くなる傾向にあるが、
ジヤンクシヨン容量C1→ダイオード13→FET14→巻線Nc
→巻線N2→ジヤンクシヨン容量C1の経路で流れる電流に
よりそれを打消すことができ、その結果トランジスタ１
のターンオンを速めることができる。
第３図は本発明の他の一実施例を説明するための図で
ある。この実施例は、第１図に示した実施例の駆動変成
器４に補助巻線N3′を設け、スイツチ素子２、２′のい
ずれかを選択的に閉じることにより、駆動巻線N2に帰還
される正帰還電流の大きさを選択し得るようにして、タ
ーンオン速度を更に改善し得るようにしたものである。
尚、ダイオード13、FET14及び巻線Ncからなる回路に並
列接続されたコンデンサ15、ダイオード16及び巻線Ndか
らなる回路は、トランジスタ１の電流Icが立下がり時間
に入つたときこの回路を電流が流れるので、負帰還とし
ての電流帰還をトランジスタのベースに加えてトランジ
スタ１の立下がり時間を改善するためのものであり、コ
ンデンサ15及びダイオード16からなる回路をダイオード
13及びFET14からなる回路に並列接続して巻線Ncと増線N
dとを単一の巻線で兼ねることもできる。ここで、17は
コンデンサ15に蓄えられたエネルギを放電するための抵
抗である。
ある。この実施例は、第１図に示した実施例の駆動変成
器４に補助巻線N3′を設け、スイツチ素子２、２′のい
ずれかを選択的に閉じることにより、駆動巻線N2に帰還
される正帰還電流の大きさを選択し得るようにして、タ
ーンオン速度を更に改善し得るようにしたものである。
尚、ダイオード13、FET14及び巻線Ncからなる回路に並
列接続されたコンデンサ15、ダイオード16及び巻線Ndか
らなる回路は、トランジスタ１の電流Icが立下がり時間
に入つたときこの回路を電流が流れるので、負帰還とし
ての電流帰還をトランジスタのベースに加えてトランジ
スタ１の立下がり時間を改善するためのものであり、コ
ンデンサ15及びダイオード16からなる回路をダイオード
13及びFET14からなる回路に並列接続して巻線Ncと増線N
dとを単一の巻線で兼ねることもできる。ここで、17は
コンデンサ15に蓄えられたエネルギを放電するための抵
抗である。
以上述べたように本発明は，主半導体スイッチング素
子の制御端子に接続された巻線を有する第１の変成器
と，上記主半導体スイツチング素子の主電流路に着列に
挿入された巻線を有する第２の変成器とを備え，上記第
1,第２の変成器の他の巻線間をスイツチ素子により接続
できるようにして正帰還路と負帰還路とを構成し，上記
スイツチ素子で上記正帰還路と負帰還路を切り替えて，
上記主半導体スイツチング素子をオンオフさせる半導体
スイツチング素子の駆動回路において，上記第２の変成
器に更に他の巻線を設けると共に，該巻線と電界効果ト
ランジスタとの直列接続回路を上記主半導体スイツチン
グ素子に並列接続したことを特徴とする半導体スイツチ
ング素子の駆動回路である。本発明はこのような特徴を
有するので、先ず電界効果トランジスタがオンして主回
路に電流を流すことにより、主回路の電流の立上がりを
速くすると同時に、上記第１、第２の変成器などからな
る正帰還作用により上記主半導体スイツチング素子のタ
ーンオンを加速することができ、ターンオン時のスイツ
チング損失の低減を図ることができる。また定常時は上
記主半導体スイツチング素子に電流分担させているの
で、電界効果トランジスタを主スイツチにした場合に比
較して、飽和時の損失を少なくすることができる。
子の制御端子に接続された巻線を有する第１の変成器
と，上記主半導体スイツチング素子の主電流路に着列に
挿入された巻線を有する第２の変成器とを備え，上記第
1,第２の変成器の他の巻線間をスイツチ素子により接続
できるようにして正帰還路と負帰還路とを構成し，上記
スイツチ素子で上記正帰還路と負帰還路を切り替えて，
上記主半導体スイツチング素子をオンオフさせる半導体
スイツチング素子の駆動回路において，上記第２の変成
器に更に他の巻線を設けると共に，該巻線と電界効果ト
ランジスタとの直列接続回路を上記主半導体スイツチン
グ素子に並列接続したことを特徴とする半導体スイツチ
ング素子の駆動回路である。本発明はこのような特徴を
有するので、先ず電界効果トランジスタがオンして主回
路に電流を流すことにより、主回路の電流の立上がりを
速くすると同時に、上記第１、第２の変成器などからな
る正帰還作用により上記主半導体スイツチング素子のタ
ーンオンを加速することができ、ターンオン時のスイツ
チング損失の低減を図ることができる。また定常時は上
記主半導体スイツチング素子に電流分担させているの
で、電界効果トランジスタを主スイツチにした場合に比
較して、飽和時の損失を少なくすることができる。
第１図及び第２図は本発明の一実施例を説明するための
図、第３図は本発明の他の一実施例を説明するための
図、第４図は従来回路を説明するための図である。 １……主半導体スイツチング素子 2,3……スイツチ素子、４……駆動変成器 5,9,11,13,16……ダイオード ６……電流制限用素子、７……直流電圧源 ８……電流帰還変成器、10……回路 12,12′……主電流端子 14……電界効果トランジスタ 15……コンデンサ、17……抵抗
図、第３図は本発明の他の一実施例を説明するための
図、第４図は従来回路を説明するための図である。 １……主半導体スイツチング素子 2,3……スイツチ素子、４……駆動変成器 5,9,11,13,16……ダイオード ６……電流制限用素子、７……直流電圧源 ８……電流帰還変成器、10……回路 12,12′……主電流端子 14……電界効果トランジスタ 15……コンデンサ、17……抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−264120（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主半導体スイッチング素子の制御端子に接
続された巻線を有する第１の変成器と，上記主半導体ス
イッチング素子の主電流路に直列に挿入された巻線を有
する第２の変成器とを備え，上記第1,第２の変成器の他
の巻線間をスイッチ素子により接続できるようにして正
帰還路と負帰還路とを構成し，上記スイッチ素子で上記
正帰還路と負帰還路を切り替えて，上記主半導体スイッ
チング素子をオンオフさせる半導体スイッチング素子の
駆動回路において，上記第２の変成器に更に他の巻線を
設けると共に，該巻線と電界効果トランジスタとの直列
接続回路を上記主半導体スイッチング素子に並列接続し
たことを特徴とする半導体スイッチング素子の駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283967A JP2588703B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体スイツチング素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61283967A JP2588703B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体スイツチング素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136817A JPS63136817A (ja) | 1988-06-09 |
| JP2588703B2 true JP2588703B2 (ja) | 1997-03-12 |
Family
ID=17672547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61283967A Expired - Lifetime JP2588703B2 (ja) | 1986-11-28 | 1986-11-28 | 半導体スイツチング素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588703B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693619B2 (ja) * | 1984-06-12 | 1994-11-16 | オリジン電気株式会社 | スイッチング半導体素子の駆動回路 |
| JPS61104641U (ja) * | 1984-12-12 | 1986-07-03 |
-
1986
- 1986-11-28 JP JP61283967A patent/JP2588703B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136817A (ja) | 1988-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |