JPS62159515A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPS62159515A JPS62159515A JP61001025A JP102586A JPS62159515A JP S62159515 A JPS62159515 A JP S62159515A JP 61001025 A JP61001025 A JP 61001025A JP 102586 A JP102586 A JP 102586A JP S62159515 A JPS62159515 A JP S62159515A
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- semiconductor device
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- capacitor
- main circuit
- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は負荷に印加される高電圧、大電流を高速で開閉
するために、主回路素子としてバイポーラ型の第1の半
導体装置と電界効果型などの第2の半導体装置とを組合
せ用いた複合半導体装置に関する。 なお、以下各図の説明において同一の符号は同一または
担当部分を示す。
するために、主回路素子としてバイポーラ型の第1の半
導体装置と電界効果型などの第2の半導体装置とを組合
せ用いた複合半導体装置に関する。 なお、以下各図の説明において同一の符号は同一または
担当部分を示す。
まず第2図、第3図に基づいて従来技術とその問題点を
説明する。第2図はいわゆるカスコード(Cascod
e)接続と呼ばれるこの種の複合トランジスタからなる
回路の1例、第3図は同じ複合トランジスタからなる他
の回路例を示す。 第2図において1は主回路電源、2は主回路負荷、3は
主となるバイポーラトランジスタ(以下BPTと呼ぶ)
、4はこの例ではMOS型などの電界効果トランジスタ
(以下FETと呼ぶ)、6はツェナダイオードである。 BPT3のコレクタC・エミッタEと、FET4のドレ
インD・ソースSとは、エミッタEとドレインDにおい
て直列に接続されて、主回路電源1から主回路負荷2に
供給される電流(便宜上コレクタ電流と呼ぶ)ICを開
閉する。なおトランジスタ3と4を合わせ便宜上複合ト
ランジスタと呼ぶ。またBPT3のベースBとFET4
のソースS間にはベースB側がカソード側となるように
ツェナダイオード6が接続されている。 FET4のゲートG・ソースS間には図外の駆動回路を
介して、コレクタ電流ICのオン、オフを指令する開閉
信号電圧eGが与えられ、またBPT3のベースBとF
ET4のソースS間に設けられたベース電a8を介して
、FET4のオンの際、前記ベースBにはベース電流I
BIが供給される。 この回路は一般にFETのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のFET4と低速、高耐圧のバイポーラトランジスタ3
とを組合わせ高速、高耐圧の複合スイッチング素子を得
ようとする回路である。 すなわちまず複合トランジスタ3,4をターンオンさせ
る場合を述べると、この回路では、BPT3のエミッタ
EにFET4が接続されてベース電流IBIを開閉し得
るところから、BPT3のベースBに与えられるベース
電圧eBは比較的高い電圧とすることができるので、F
ET4に該トランジスタ4をターンオンさせるべき開閉
信号電圧eGを与えると、そのドレインD・ソース8間
電圧VDSが急峻に下降することによってベース電流I
BIを急峻に立上がらせ、BPT3.従って複合トラン
ジスタ3.4を急速にターンオンさせることができる。 なおこの場合のツェナダイオード6はオフ(無通電)状
態にある。 他方複合トランジスタ3.4をターンオフさせる場合に
は、FET4に該トランジスタ4をターンオフさせるべ
き開閉信号電圧eGを与えると、FET4のドレイン・
ソース間電圧VDSが急峻に高まり、自身に流れるコレ
クタ電流rcを遮断する。この瞬間BPT3のベース・
エミッタを流れていたコネクタ電流ICはツェナダイオ
ード6に転流する。このようにしてBPT3のベース部
の蓄積キャリアは急速に放出されるので、該トランジス
タ3.従って複合トランジスタ3.4は急速にターンオ
フし、コレクタ電流ICを遮断することができる。 なお、ここで前記の転流路にツェナダイオード6が用い
られる理由は、FET4のターンオフ時。 すなわちコレクタ電流ICの前記の転流の際には、FE
T4のドレイン・ソース間電圧VDSをターンオフ可能
な限界電圧(スイッチング阻止電圧BVDS)以下に保
ち、他方複合トランジスタ3゜4がオンしている場合に
は、ベース電源8からBPT3のベースB側に供給され
るベース電流IB■がツェナダイオード6に無駄に分流
することを阻止し、有効にベース電流となるようにする
ためである。 ところで第2図の回路においてはBPT3のベース駆動
のためにベース電源8を別に設けなければならぬわずら
れしさがある。 これを解決する回路として第3図の回路が知られている
。同図において5は補助FETで、主FET4と同じ開
閉信号電圧eGによって駆動され、そのONの際、主回
路電源側(B P T 3のコレクタC)よりベース電
流をBPT3に供給するものである。この回路において
は1つの制御信号(開閉用信号電圧eG)で主回路電流
を開閉できるが、補助FET5の動作抵抗のため、BP
T3の飽和電圧が高くなり、発生損失が大きくなるとい
う問題と、補助FET5が高耐圧品のため、高価である
という問題がある。
説明する。第2図はいわゆるカスコード(Cascod
e)接続と呼ばれるこの種の複合トランジスタからなる
回路の1例、第3図は同じ複合トランジスタからなる他
の回路例を示す。 第2図において1は主回路電源、2は主回路負荷、3は
主となるバイポーラトランジスタ(以下BPTと呼ぶ)
、4はこの例ではMOS型などの電界効果トランジスタ
(以下FETと呼ぶ)、6はツェナダイオードである。 BPT3のコレクタC・エミッタEと、FET4のドレ
インD・ソースSとは、エミッタEとドレインDにおい
て直列に接続されて、主回路電源1から主回路負荷2に
供給される電流(便宜上コレクタ電流と呼ぶ)ICを開
閉する。なおトランジスタ3と4を合わせ便宜上複合ト
ランジスタと呼ぶ。またBPT3のベースBとFET4
のソースS間にはベースB側がカソード側となるように
ツェナダイオード6が接続されている。 FET4のゲートG・ソースS間には図外の駆動回路を
介して、コレクタ電流ICのオン、オフを指令する開閉
信号電圧eGが与えられ、またBPT3のベースBとF
ET4のソースS間に設けられたベース電a8を介して
、FET4のオンの際、前記ベースBにはベース電流I
BIが供給される。 この回路は一般にFETのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のFET4と低速、高耐圧のバイポーラトランジスタ3
とを組合わせ高速、高耐圧の複合スイッチング素子を得
ようとする回路である。 すなわちまず複合トランジスタ3,4をターンオンさせ
る場合を述べると、この回路では、BPT3のエミッタ
EにFET4が接続されてベース電流IBIを開閉し得
るところから、BPT3のベースBに与えられるベース
電圧eBは比較的高い電圧とすることができるので、F
ET4に該トランジスタ4をターンオンさせるべき開閉
信号電圧eGを与えると、そのドレインD・ソース8間
電圧VDSが急峻に下降することによってベース電流I
BIを急峻に立上がらせ、BPT3.従って複合トラン
ジスタ3.4を急速にターンオンさせることができる。 なおこの場合のツェナダイオード6はオフ(無通電)状
態にある。 他方複合トランジスタ3.4をターンオフさせる場合に
は、FET4に該トランジスタ4をターンオフさせるべ
き開閉信号電圧eGを与えると、FET4のドレイン・
ソース間電圧VDSが急峻に高まり、自身に流れるコレ
クタ電流rcを遮断する。この瞬間BPT3のベース・
エミッタを流れていたコネクタ電流ICはツェナダイオ
ード6に転流する。このようにしてBPT3のベース部
の蓄積キャリアは急速に放出されるので、該トランジス
タ3.従って複合トランジスタ3.4は急速にターンオ
フし、コレクタ電流ICを遮断することができる。 なお、ここで前記の転流路にツェナダイオード6が用い
られる理由は、FET4のターンオフ時。 すなわちコレクタ電流ICの前記の転流の際には、FE
T4のドレイン・ソース間電圧VDSをターンオフ可能
な限界電圧(スイッチング阻止電圧BVDS)以下に保
ち、他方複合トランジスタ3゜4がオンしている場合に
は、ベース電源8からBPT3のベースB側に供給され
るベース電流IB■がツェナダイオード6に無駄に分流
することを阻止し、有効にベース電流となるようにする
ためである。 ところで第2図の回路においてはBPT3のベース駆動
のためにベース電源8を別に設けなければならぬわずら
れしさがある。 これを解決する回路として第3図の回路が知られている
。同図において5は補助FETで、主FET4と同じ開
閉信号電圧eGによって駆動され、そのONの際、主回
路電源側(B P T 3のコレクタC)よりベース電
流をBPT3に供給するものである。この回路において
は1つの制御信号(開閉用信号電圧eG)で主回路電流
を開閉できるが、補助FET5の動作抵抗のため、BP
T3の飽和電圧が高くなり、発生損失が大きくなるとい
う問題と、補助FET5が高耐圧品のため、高価である
という問題がある。
本発明は、バイポーラ半導体装置と電界効果型などの半
導体装置をカスコード接続したスイソチング用複合半導
体装置において、前記の問題点を除去し、装置全体を低
価格に構成し得るとともに、その発生損失を小さく保ち
得る複合半導体装置を提供することを目的とする。
導体装置をカスコード接続したスイソチング用複合半導
体装置において、前記の問題点を除去し、装置全体を低
価格に構成し得るとともに、その発生損失を小さく保ち
得る複合半導体装置を提供することを目的とする。
本発明の要点は、複合半導体装置のオフ時、主回路電圧
によって充電され、かつバイポーラ半導体装置のターン
オフの瞬間、その制御用端子(ベースなど)からその駆
動電流と逆向きに放出される主回路側転流電流をダイオ
ードを介して蓄えるコンデンサを設け、このコンデンサ
をバイポーラ半導体装置の駆動電源として利用するよう
にした点にある。 換言すれば本発明の要点は、それぞれ第1.第2の主端
子と1つの制御用端子を持つバイポーラ型の第1の半導
体装置(バイポーラトランジスタ、GTOなど)と電界
効果型などの第2の半導体装W(MOSFETなど)を
備え、第1の半導体装置の第1の主端子(エミッタ、カ
ソードなど)と第2の半導体装置の第1の主端子(ドレ
インなど)とを共通主端子として接続し、第1の半導体
装置の第2主端子(コレクタ、アノードなど)と第2の
半導体装置の第2主端子(ソースなど)とを主回路負荷
を介して主回路電源に接続し、第2の半導体装置の制御
用端子(ゲートなど)と第2の主端子の間に主回路電流
と開閉するための信号電圧を加えるようにした(カスコ
ード接続の)複合半導体装置において、 第1の半導体装置の制御用端子(ベース、ゲートなど)
に該半導体装置の駆動電流(ベース電流、デーl−電流
など)を阻止する極性にダイオードをう接続し、該ダイ
オードに並列に第1の抵抗を接続して形成する並列回路
と、前記並列回路の前記第1の半導体装置の制御用端子
に接続された一方端側を第1の接続点、他方端を第2の
接続点とし、この並列回路の第2の接続点と第2の半導
体装置の第2の主端子との間に接続されたコンデンサと
、該コンデンサに並列に接続された第2の抵抗と、前記
の第2の接続点と第1の半導体装置の第2の主端子また
は主回路電源との間に接続された第3の抵抗とを備える
ようにした点にある。
によって充電され、かつバイポーラ半導体装置のターン
オフの瞬間、その制御用端子(ベースなど)からその駆
動電流と逆向きに放出される主回路側転流電流をダイオ
ードを介して蓄えるコンデンサを設け、このコンデンサ
をバイポーラ半導体装置の駆動電源として利用するよう
にした点にある。 換言すれば本発明の要点は、それぞれ第1.第2の主端
子と1つの制御用端子を持つバイポーラ型の第1の半導
体装置(バイポーラトランジスタ、GTOなど)と電界
効果型などの第2の半導体装W(MOSFETなど)を
備え、第1の半導体装置の第1の主端子(エミッタ、カ
ソードなど)と第2の半導体装置の第1の主端子(ドレ
インなど)とを共通主端子として接続し、第1の半導体
装置の第2主端子(コレクタ、アノードなど)と第2の
半導体装置の第2主端子(ソースなど)とを主回路負荷
を介して主回路電源に接続し、第2の半導体装置の制御
用端子(ゲートなど)と第2の主端子の間に主回路電流
と開閉するための信号電圧を加えるようにした(カスコ
ード接続の)複合半導体装置において、 第1の半導体装置の制御用端子(ベース、ゲートなど)
に該半導体装置の駆動電流(ベース電流、デーl−電流
など)を阻止する極性にダイオードをう接続し、該ダイ
オードに並列に第1の抵抗を接続して形成する並列回路
と、前記並列回路の前記第1の半導体装置の制御用端子
に接続された一方端側を第1の接続点、他方端を第2の
接続点とし、この並列回路の第2の接続点と第2の半導
体装置の第2の主端子との間に接続されたコンデンサと
、該コンデンサに並列に接続された第2の抵抗と、前記
の第2の接続点と第1の半導体装置の第2の主端子また
は主回路電源との間に接続された第3の抵抗とを備える
ようにした点にある。
以下第1図(A) 、 (B)に基づいて本発明の詳細
な説明する。同図(A) 、 (B)はそれぞれ本発明
の異なる実施例としての回路図である。第1図において
は従来のベース電源に代りコンデンサ24が設けられて
BPT3を駆動する一方、このコンデンサ24は抵抗2
2.23を介して主回路電源1側から適当な電圧に充電
されると同時に、複合トランジスタ3.4の開閉動作中
はダイオード21を介してBPT3のターンオフ時のベ
ース放出電流(主回路側の転流電流)が蓄えられる。 なお、第1図(A)ではコンデンサ24への電源1側か
らの充電は主回路負荷2を介して行われているが、第1
図(B)では電源1から直接充電される。 また、第1図(B)ではバイポーラ半導体装置としてG
TO(ゲートターンオフサイリスク)3Aが用いられる
。 次に第1図の動作の細部を説明する。第1図(八)にお
いて複合トランジスタ3,4がオフの時、主回路電源1
−主回路負荷2−抵抗22−コンデンサ24の経路でコ
ンデンサ24をFET4の耐圧以下の電圧に充電してお
く、この時コンデンサ24の充電電圧は抵抗22と23
の比で決定される。なお、この抵抗22は第1図(A)
のようにBPT3のコレクタ端子Cに直接接続せず、第
1図(B)のように電源1に直接接続しても良い。また
抵抗22の抵抗値は、比較的大きく選択できる。なぜな
ら、FET4のゲートGに第1回目のオン信号が入り、
次にオフ信号が入った時、コンデンサ24には、今まで
BPT3とFET4の主電流であったBPT3のコし・
クク電流ICが全てベースB側に転流し、ダイオード2
1を介して、はとんどコンデンサ24に充電される。従
って、第1回目(起動時)のFET4への信号時のBP
T3へのベース電流IBをまかなえるだけのコンデンサ
24への充電ができれば、後はBPT3のターンオフ時
のベースBからの放出電流(コレクタ電流ICの転流電
流)で、BPT3がオンするに必要なベース電流TBを
、まかなえる条件の成立は容易であり、特に複合トラン
ジスタ3,4の開閉動作周波数が高< (10kHz
程度以上に)なるとこの傾向は著しくなる。 抵抗23はダイオード21を介してのまたは抵抗22を
介してのコンデンサ24の充電電圧がFET4の耐圧以
上にならないために接続される。抵抗7はFET4がオ
ンした時、ベース電流IB、即ちコンデンサ24からの
放電方法を制限する作用を持つ。 なお、BPT3としてはバイポーラ型の半導体装置であ
ればダーリントン型であってもよく、また第1図(B)
のようにGTOであってもよい。またFET4は電界効
果型に限定されず、高速スイッチングする阻止ならば、
何でも適用できる。そして、抵抗22.23. 7、コ
ンデンサ24は、BPT3のターンオフ特性、増幅率及
び主回路電流によって決定されるものとする。
な説明する。同図(A) 、 (B)はそれぞれ本発明
の異なる実施例としての回路図である。第1図において
は従来のベース電源に代りコンデンサ24が設けられて
BPT3を駆動する一方、このコンデンサ24は抵抗2
2.23を介して主回路電源1側から適当な電圧に充電
されると同時に、複合トランジスタ3.4の開閉動作中
はダイオード21を介してBPT3のターンオフ時のベ
ース放出電流(主回路側の転流電流)が蓄えられる。 なお、第1図(A)ではコンデンサ24への電源1側か
らの充電は主回路負荷2を介して行われているが、第1
図(B)では電源1から直接充電される。 また、第1図(B)ではバイポーラ半導体装置としてG
TO(ゲートターンオフサイリスク)3Aが用いられる
。 次に第1図の動作の細部を説明する。第1図(八)にお
いて複合トランジスタ3,4がオフの時、主回路電源1
−主回路負荷2−抵抗22−コンデンサ24の経路でコ
ンデンサ24をFET4の耐圧以下の電圧に充電してお
く、この時コンデンサ24の充電電圧は抵抗22と23
の比で決定される。なお、この抵抗22は第1図(A)
のようにBPT3のコレクタ端子Cに直接接続せず、第
1図(B)のように電源1に直接接続しても良い。また
抵抗22の抵抗値は、比較的大きく選択できる。なぜな
ら、FET4のゲートGに第1回目のオン信号が入り、
次にオフ信号が入った時、コンデンサ24には、今まで
BPT3とFET4の主電流であったBPT3のコし・
クク電流ICが全てベースB側に転流し、ダイオード2
1を介して、はとんどコンデンサ24に充電される。従
って、第1回目(起動時)のFET4への信号時のBP
T3へのベース電流IBをまかなえるだけのコンデンサ
24への充電ができれば、後はBPT3のターンオフ時
のベースBからの放出電流(コレクタ電流ICの転流電
流)で、BPT3がオンするに必要なベース電流TBを
、まかなえる条件の成立は容易であり、特に複合トラン
ジスタ3,4の開閉動作周波数が高< (10kHz
程度以上に)なるとこの傾向は著しくなる。 抵抗23はダイオード21を介してのまたは抵抗22を
介してのコンデンサ24の充電電圧がFET4の耐圧以
上にならないために接続される。抵抗7はFET4がオ
ンした時、ベース電流IB、即ちコンデンサ24からの
放電方法を制限する作用を持つ。 なお、BPT3としてはバイポーラ型の半導体装置であ
ればダーリントン型であってもよく、また第1図(B)
のようにGTOであってもよい。またFET4は電界効
果型に限定されず、高速スイッチングする阻止ならば、
何でも適用できる。そして、抵抗22.23. 7、コ
ンデンサ24は、BPT3のターンオフ特性、増幅率及
び主回路電流によって決定されるものとする。
以上の説明から明らかなように本発明によれば、それぞ
れ第1.第2の主端子と1つの制御用端子を持つバイポ
ーラ型の第1の半導体装置と電界効果型などの第2の半
導体装置を備え、第1半導体装置の第1の主端子と第2
の半導体装置の第1の主端子とを共通主端子としてカス
コード接続し、第2の半導体の制御用端子、第2の主端
子の間に開閉信号電圧を加え主回路電流を開閉するよう
にした複合半導体装置において、 第1の半導体装置の制御用端子と第2の半導体装置の第
2の主端子間にコンデンサを設け、このコンデンサは抵
抗を介して第1の半導体装置に駆動電流を供給する一方
、複合半導体装置のオフの際、主回路電源側から抵抗を
介し、また第1の半導体装置の制御用端子からダイオー
ドを介し該端子からの放出電流によって充電されるよう
にしたので、 簡単な回路構成によって第1の半導体装置の駆動電力を
、主回路と、それ自身のターンオフ時の放出電流によっ
て、まかなうことができ、特別な駆動電源を必要としな
いばかりか、従来回路に比し、第1の半導体装置の飽和
電圧を低くでき、主回路側電力損失の低減が達成できる
と同時に、制御回路側においても従来のようなツェナダ
イオードの電力消費がなく、装置全体を極めて低損失に
構成できる効果がある。
れ第1.第2の主端子と1つの制御用端子を持つバイポ
ーラ型の第1の半導体装置と電界効果型などの第2の半
導体装置を備え、第1半導体装置の第1の主端子と第2
の半導体装置の第1の主端子とを共通主端子としてカス
コード接続し、第2の半導体の制御用端子、第2の主端
子の間に開閉信号電圧を加え主回路電流を開閉するよう
にした複合半導体装置において、 第1の半導体装置の制御用端子と第2の半導体装置の第
2の主端子間にコンデンサを設け、このコンデンサは抵
抗を介して第1の半導体装置に駆動電流を供給する一方
、複合半導体装置のオフの際、主回路電源側から抵抗を
介し、また第1の半導体装置の制御用端子からダイオー
ドを介し該端子からの放出電流によって充電されるよう
にしたので、 簡単な回路構成によって第1の半導体装置の駆動電力を
、主回路と、それ自身のターンオフ時の放出電流によっ
て、まかなうことができ、特別な駆動電源を必要としな
いばかりか、従来回路に比し、第1の半導体装置の飽和
電圧を低くでき、主回路側電力損失の低減が達成できる
と同時に、制御回路側においても従来のようなツェナダ
イオードの電力消費がなく、装置全体を極めて低損失に
構成できる効果がある。
第1図(A)、(B)はそれぞれ本発明の異なる実施例
としての回路図、第2図、第3図はそれぞれ従来装置の
異なる回路例を示す図である。 1:主回路電源、2:主回路負荷、3:ハイポーラトラ
ンジスタ(BPT) 、3A : GTO14:電界効
果トランジスタ(F ET) 、21 :ダイオード、
7.22.23:抵抗、24:コンデンサ。 恍J2人弁理kJJ 口 2、主回路偵荷 第1図
としての回路図、第2図、第3図はそれぞれ従来装置の
異なる回路例を示す図である。 1:主回路電源、2:主回路負荷、3:ハイポーラトラ
ンジスタ(BPT) 、3A : GTO14:電界効
果トランジスタ(F ET) 、21 :ダイオード、
7.22.23:抵抗、24:コンデンサ。 恍J2人弁理kJJ 口 2、主回路偵荷 第1図
Claims (1)
- 【特許請求の範囲】 1)それぞれの第1、第2の主端子と1つの制御用端子
を持つバイポーラ型の第1の半導体装置と電界効果型な
どの第2の半導体装置を備え、第1の半導体装置の第1
の主端子と第2の半導体装置の第1の主端子とを共通主
端子として接続し、第1の半導体装置の第2の主端子と
第2の半導体装置の第2の主端子とを主回路負荷を介し
て主回路電源に接続し、第2の半導体装置の制御用端子
、第2の主端子の間に主回路電流を開閉するための信号
電圧を加えるようにした複合半導体装置において、 第1の半導体装置の制御用端子に該半導体装置の駆動電
流を阻止する極性にダイオードを接続し該ダイオードに
並列に第1の抵抗を接続して形成する並列回路と、前記
並列回路の前記第1の半導体装置の制御用端子に接続さ
れた側を第1の接続点、他方側を第2の接続点とし、こ
の並列回路の第2の接続点と第2の半導体装置の第2の
主端子との間に接続されたコンデンサと、該コンデンサ
に並列に接続された第2の抵抗と、前記の第2の接続点
と第1の半導体装置の第2の主端子または主回路電源と
の間に接続された第3の抵抗を備えたことを特徴とする
複合半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61001025A JPS62159515A (ja) | 1986-01-07 | 1986-01-07 | 複合半導体装置 |
US06/947,863 US4740722A (en) | 1986-01-07 | 1986-12-30 | Composite semiconductor device |
FR8618346A FR2592750B1 (fr) | 1986-01-07 | 1986-12-30 | Dispositif de commutation a semiconducteurs composite |
DE19873700071 DE3700071A1 (de) | 1986-01-07 | 1987-01-02 | Halbleiterschalter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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