JPS62159515A - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPS62159515A JPS62159515A JP61001025A JP102586A JPS62159515A JP S62159515 A JPS62159515 A JP S62159515A JP 61001025 A JP61001025 A JP 61001025A JP 102586 A JP102586 A JP 102586A JP S62159515 A JPS62159515 A JP S62159515A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は負荷に印加される高電圧、大電流を高速で開閉
するために、主回路素子としてバイポーラ型の第１の半
導体装置と電界効果型などの第２の半導体装置とを組合
せ用いた複合半導体装置に関する。 なお、以下各図の説明において同一の符号は同一または
担当部分を示す。
するために、主回路素子としてバイポーラ型の第１の半
導体装置と電界効果型などの第２の半導体装置とを組合
せ用いた複合半導体装置に関する。 なお、以下各図の説明において同一の符号は同一または
担当部分を示す。
まず第２図、第３図に基づいて従来技術とその問題点を
説明する。第２図はいわゆるカスコード（Ｃａｓｃｏｄ
ｅ）接続と呼ばれるこの種の複合トランジスタからなる
回路の１例、第３図は同じ複合トランジスタからなる他
の回路例を示す。 第２図において１は主回路電源、２は主回路負荷、３は
主となるバイポーラトランジスタ（以下ＢＰＴと呼ぶ）
、４はこの例ではＭＯＳ型などの電界効果トランジスタ
（以下ＦＥＴと呼ぶ）、６はツェナダイオードである。 ＢＰＴ３のコレクタＣ・エミッタＥと、ＦＥＴ４のドレ
インＤ・ソースＳとは、エミッタＥとドレインＤにおい
て直列に接続されて、主回路電源１から主回路負荷２に
供給される電流（便宜上コレクタ電流と呼ぶ）ＩＣを開
閉する。なおトランジスタ３と４を合わせ便宜上複合ト
ランジスタと呼ぶ。またＢＰＴ３のベースＢとＦＥＴ４
のソースＳ間にはベースＢ側がカソード側となるように
ツェナダイオード６が接続されている。 ＦＥＴ４のゲートＧ・ソースＳ間には図外の駆動回路を
介して、コレクタ電流ＩＣのオン、オフを指令する開閉
信号電圧ｅＧが与えられ、またＢＰＴ３のベースＢとＦ
ＥＴ４のソースＳ間に設けられたベース電ａ８を介して
、ＦＥＴ４のオンの際、前記ベースＢにはベース電流Ｉ
ＢＩが供給される。 この回路は一般にＦＥＴのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のＦＥＴ４と低速、高耐圧のバイポーラトランジスタ３
とを組合わせ高速、高耐圧の複合スイッチング素子を得
ようとする回路である。 すなわちまず複合トランジスタ３，４をターンオンさせ
る場合を述べると、この回路では、ＢＰＴ３のエミッタ
ＥにＦＥＴ４が接続されてベース電流ＩＢＩを開閉し得
るところから、ＢＰＴ３のベースＢに与えられるベース
電圧ｅＢは比較的高い電圧とすることができるので、Ｆ
ＥＴ４に該トランジスタ４をターンオンさせるべき開閉
信号電圧ｅＧを与えると、そのドレインＤ・ソース８間
電圧ＶＤＳが急峻に下降することによってベース電流Ｉ
ＢＩを急峻に立上がらせ、ＢＰＴ３．従って複合トラン
ジスタ３．４を急速にターンオンさせることができる。 なおこの場合のツェナダイオード６はオフ（無通電）状
態にある。 他方複合トランジスタ３．４をターンオフさせる場合に
は、ＦＥＴ４に該トランジスタ４をターンオフさせるべ
き開閉信号電圧ｅＧを与えると、ＦＥＴ４のドレイン・
ソース間電圧ＶＤＳが急峻に高まり、自身に流れるコレ
クタ電流ｒｃを遮断する。この瞬間ＢＰＴ３のベース・
エミッタを流れていたコネクタ電流ＩＣはツェナダイオ
ード６に転流する。このようにしてＢＰＴ３のベース部
の蓄積キャリアは急速に放出されるので、該トランジス
タ３．従って複合トランジスタ３．４は急速にターンオ
フし、コレクタ電流ＩＣを遮断することができる。 なお、ここで前記の転流路にツェナダイオード６が用い
られる理由は、ＦＥＴ４のターンオフ時。 すなわちコレクタ電流ＩＣの前記の転流の際には、ＦＥ
Ｔ４のドレイン・ソース間電圧ＶＤＳをターンオフ可能
な限界電圧（スイッチング阻止電圧ＢＶＤＳ）以下に保
ち、他方複合トランジスタ３゜４がオンしている場合に
は、ベース電源８からＢＰＴ３のベースＢ側に供給され
るベース電流ＩＢ■がツェナダイオード６に無駄に分流
することを阻止し、有効にベース電流となるようにする
ためである。 ところで第２図の回路においてはＢＰＴ３のベース駆動
のためにベース電源８を別に設けなければならぬわずら
れしさがある。 これを解決する回路として第３図の回路が知られている
。同図において５は補助ＦＥＴで、主ＦＥＴ４と同じ開
閉信号電圧ｅＧによって駆動され、そのＯＮの際、主回
路電源側（Ｂ Ｐ Ｔ ３のコレクタＣ）よりベース電
流をＢＰＴ３に供給するものである。この回路において
は１つの制御信号（開閉用信号電圧ｅＧ）で主回路電流
を開閉できるが、補助ＦＥＴ５の動作抵抗のため、ＢＰ
Ｔ３の飽和電圧が高くなり、発生損失が大きくなるとい
う問題と、補助ＦＥＴ５が高耐圧品のため、高価である
という問題がある。
説明する。第２図はいわゆるカスコード（Ｃａｓｃｏｄ
ｅ）接続と呼ばれるこの種の複合トランジスタからなる
回路の１例、第３図は同じ複合トランジスタからなる他
の回路例を示す。 第２図において１は主回路電源、２は主回路負荷、３は
主となるバイポーラトランジスタ（以下ＢＰＴと呼ぶ）
、４はこの例ではＭＯＳ型などの電界効果トランジスタ
（以下ＦＥＴと呼ぶ）、６はツェナダイオードである。 ＢＰＴ３のコレクタＣ・エミッタＥと、ＦＥＴ４のドレ
インＤ・ソースＳとは、エミッタＥとドレインＤにおい
て直列に接続されて、主回路電源１から主回路負荷２に
供給される電流（便宜上コレクタ電流と呼ぶ）ＩＣを開
閉する。なおトランジスタ３と４を合わせ便宜上複合ト
ランジスタと呼ぶ。またＢＰＴ３のベースＢとＦＥＴ４
のソースＳ間にはベースＢ側がカソード側となるように
ツェナダイオード６が接続されている。 ＦＥＴ４のゲートＧ・ソースＳ間には図外の駆動回路を
介して、コレクタ電流ＩＣのオン、オフを指令する開閉
信号電圧ｅＧが与えられ、またＢＰＴ３のベースＢとＦ
ＥＴ４のソースＳ間に設けられたベース電ａ８を介して
、ＦＥＴ４のオンの際、前記ベースＢにはベース電流Ｉ
ＢＩが供給される。 この回路は一般にＦＥＴのスイッチング速度がバイポー
ラトランジスタより速いことに着目して、高速、低耐圧
のＦＥＴ４と低速、高耐圧のバイポーラトランジスタ３
とを組合わせ高速、高耐圧の複合スイッチング素子を得
ようとする回路である。 すなわちまず複合トランジスタ３，４をターンオンさせ
る場合を述べると、この回路では、ＢＰＴ３のエミッタ
ＥにＦＥＴ４が接続されてベース電流ＩＢＩを開閉し得
るところから、ＢＰＴ３のベースＢに与えられるベース
電圧ｅＢは比較的高い電圧とすることができるので、Ｆ
ＥＴ４に該トランジスタ４をターンオンさせるべき開閉
信号電圧ｅＧを与えると、そのドレインＤ・ソース８間
電圧ＶＤＳが急峻に下降することによってベース電流Ｉ
ＢＩを急峻に立上がらせ、ＢＰＴ３．従って複合トラン
ジスタ３．４を急速にターンオンさせることができる。 なおこの場合のツェナダイオード６はオフ（無通電）状
態にある。 他方複合トランジスタ３．４をターンオフさせる場合に
は、ＦＥＴ４に該トランジスタ４をターンオフさせるべ
き開閉信号電圧ｅＧを与えると、ＦＥＴ４のドレイン・
ソース間電圧ＶＤＳが急峻に高まり、自身に流れるコレ
クタ電流ｒｃを遮断する。この瞬間ＢＰＴ３のベース・
エミッタを流れていたコネクタ電流ＩＣはツェナダイオ
ード６に転流する。このようにしてＢＰＴ３のベース部
の蓄積キャリアは急速に放出されるので、該トランジス
タ３．従って複合トランジスタ３．４は急速にターンオ
フし、コレクタ電流ＩＣを遮断することができる。 なお、ここで前記の転流路にツェナダイオード６が用い
られる理由は、ＦＥＴ４のターンオフ時。 すなわちコレクタ電流ＩＣの前記の転流の際には、ＦＥ
Ｔ４のドレイン・ソース間電圧ＶＤＳをターンオフ可能
な限界電圧（スイッチング阻止電圧ＢＶＤＳ）以下に保
ち、他方複合トランジスタ３゜４がオンしている場合に
は、ベース電源８からＢＰＴ３のベースＢ側に供給され
るベース電流ＩＢ■がツェナダイオード６に無駄に分流
することを阻止し、有効にベース電流となるようにする
ためである。 ところで第２図の回路においてはＢＰＴ３のベース駆動
のためにベース電源８を別に設けなければならぬわずら
れしさがある。 これを解決する回路として第３図の回路が知られている
。同図において５は補助ＦＥＴで、主ＦＥＴ４と同じ開
閉信号電圧ｅＧによって駆動され、そのＯＮの際、主回
路電源側（Ｂ Ｐ Ｔ ３のコレクタＣ）よりベース電
流をＢＰＴ３に供給するものである。この回路において
は１つの制御信号（開閉用信号電圧ｅＧ）で主回路電流
を開閉できるが、補助ＦＥＴ５の動作抵抗のため、ＢＰ
Ｔ３の飽和電圧が高くなり、発生損失が大きくなるとい
う問題と、補助ＦＥＴ５が高耐圧品のため、高価である
という問題がある。
本発明は、バイポーラ半導体装置と電界効果型などの半
導体装置をカスコード接続したスイソチング用複合半導
体装置において、前記の問題点を除去し、装置全体を低
価格に構成し得るとともに、その発生損失を小さく保ち
得る複合半導体装置を提供することを目的とする。
導体装置をカスコード接続したスイソチング用複合半導
体装置において、前記の問題点を除去し、装置全体を低
価格に構成し得るとともに、その発生損失を小さく保ち
得る複合半導体装置を提供することを目的とする。
本発明の要点は、複合半導体装置のオフ時、主回路電圧
によって充電され、かつバイポーラ半導体装置のターン
オフの瞬間、その制御用端子（ベースなど）からその駆
動電流と逆向きに放出される主回路側転流電流をダイオ
ードを介して蓄えるコンデンサを設け、このコンデンサ
をバイポーラ半導体装置の駆動電源として利用するよう
にした点にある。 換言すれば本発明の要点は、それぞれ第１．第２の主端
子と１つの制御用端子を持つバイポーラ型の第１の半導
体装置（バイポーラトランジスタ、ＧＴＯなど）と電界
効果型などの第２の半導体装Ｗ（ＭＯＳＦＥＴなど）を
備え、第１の半導体装置の第１の主端子（エミッタ、カ
ソードなど）と第２の半導体装置の第１の主端子（ドレ
インなど）とを共通主端子として接続し、第１の半導体
装置の第２主端子（コレクタ、アノードなど）と第２の
半導体装置の第２主端子（ソースなど）とを主回路負荷
を介して主回路電源に接続し、第２の半導体装置の制御
用端子（ゲートなど）と第２の主端子の間に主回路電流
と開閉するための信号電圧を加えるようにした（カスコ
ード接続の）複合半導体装置において、 第１の半導体装置の制御用端子（ベース、ゲートなど）
に該半導体装置の駆動電流（ベース電流、デーｌ−電流
など）を阻止する極性にダイオードをう接続し、該ダイ
オードに並列に第１の抵抗を接続して形成する並列回路
と、前記並列回路の前記第１の半導体装置の制御用端子
に接続された一方端側を第１の接続点、他方端を第２の
接続点とし、この並列回路の第２の接続点と第２の半導
体装置の第２の主端子との間に接続されたコンデンサと
、該コンデンサに並列に接続された第２の抵抗と、前記
の第２の接続点と第１の半導体装置の第２の主端子また
は主回路電源との間に接続された第３の抵抗とを備える
ようにした点にある。
によって充電され、かつバイポーラ半導体装置のターン
オフの瞬間、その制御用端子（ベースなど）からその駆
動電流と逆向きに放出される主回路側転流電流をダイオ
ードを介して蓄えるコンデンサを設け、このコンデンサ
をバイポーラ半導体装置の駆動電源として利用するよう
にした点にある。 換言すれば本発明の要点は、それぞれ第１．第２の主端
子と１つの制御用端子を持つバイポーラ型の第１の半導
体装置（バイポーラトランジスタ、ＧＴＯなど）と電界
効果型などの第２の半導体装Ｗ（ＭＯＳＦＥＴなど）を
備え、第１の半導体装置の第１の主端子（エミッタ、カ
ソードなど）と第２の半導体装置の第１の主端子（ドレ
インなど）とを共通主端子として接続し、第１の半導体
装置の第２主端子（コレクタ、アノードなど）と第２の
半導体装置の第２主端子（ソースなど）とを主回路負荷
を介して主回路電源に接続し、第２の半導体装置の制御
用端子（ゲートなど）と第２の主端子の間に主回路電流
と開閉するための信号電圧を加えるようにした（カスコ
ード接続の）複合半導体装置において、 第１の半導体装置の制御用端子（ベース、ゲートなど）
に該半導体装置の駆動電流（ベース電流、デーｌ−電流
など）を阻止する極性にダイオードをう接続し、該ダイ
オードに並列に第１の抵抗を接続して形成する並列回路
と、前記並列回路の前記第１の半導体装置の制御用端子
に接続された一方端側を第１の接続点、他方端を第２の
接続点とし、この並列回路の第２の接続点と第２の半導
体装置の第２の主端子との間に接続されたコンデンサと
、該コンデンサに並列に接続された第２の抵抗と、前記
の第２の接続点と第１の半導体装置の第２の主端子また
は主回路電源との間に接続された第３の抵抗とを備える
ようにした点にある。
以下第１図（Ａ） 、 （Ｂ）に基づいて本発明の詳細
な説明する。同図（Ａ） 、 （Ｂ）はそれぞれ本発明
の異なる実施例としての回路図である。第１図において
は従来のベース電源に代りコンデンサ２４が設けられて
ＢＰＴ３を駆動する一方、このコンデンサ２４は抵抗２
２．２３を介して主回路電源１側から適当な電圧に充電
されると同時に、複合トランジスタ３．４の開閉動作中
はダイオード２１を介してＢＰＴ３のターンオフ時のベ
ース放出電流（主回路側の転流電流）が蓄えられる。 なお、第１図（Ａ）ではコンデンサ２４への電源１側か
らの充電は主回路負荷２を介して行われているが、第１
図（Ｂ）では電源１から直接充電される。 また、第１図（Ｂ）ではバイポーラ半導体装置としてＧ
ＴＯ（ゲートターンオフサイリスク）３Ａが用いられる
。 次に第１図の動作の細部を説明する。第１図（八）にお
いて複合トランジスタ３，４がオフの時、主回路電源１
−主回路負荷２−抵抗２２−コンデンサ２４の経路でコ
ンデンサ２４をＦＥＴ４の耐圧以下の電圧に充電してお
く、この時コンデンサ２４の充電電圧は抵抗２２と２３
の比で決定される。なお、この抵抗２２は第１図（Ａ）
のようにＢＰＴ３のコレクタ端子Ｃに直接接続せず、第
１図（Ｂ）のように電源１に直接接続しても良い。また
抵抗２２の抵抗値は、比較的大きく選択できる。なぜな
ら、ＦＥＴ４のゲートＧに第１回目のオン信号が入り、
次にオフ信号が入った時、コンデンサ２４には、今まで
ＢＰＴ３とＦＥＴ４の主電流であったＢＰＴ３のコし・
クク電流ＩＣが全てベースＢ側に転流し、ダイオード２
１を介して、はとんどコンデンサ２４に充電される。従
って、第１回目（起動時）のＦＥＴ４への信号時のＢＰ
Ｔ３へのベース電流ＩＢをまかなえるだけのコンデンサ
２４への充電ができれば、後はＢＰＴ３のターンオフ時
のベースＢからの放出電流（コレクタ電流ＩＣの転流電
流）で、ＢＰＴ３がオンするに必要なベース電流ＴＢを
、まかなえる条件の成立は容易であり、特に複合トラン
ジスタ３，４の開閉動作周波数が高＜ （１０ｋＨｚ
程度以上に）なるとこの傾向は著しくなる。 抵抗２３はダイオード２１を介してのまたは抵抗２２を
介してのコンデンサ２４の充電電圧がＦＥＴ４の耐圧以
上にならないために接続される。抵抗７はＦＥＴ４がオ
ンした時、ベース電流ＩＢ、即ちコンデンサ２４からの
放電方法を制限する作用を持つ。 なお、ＢＰＴ３としてはバイポーラ型の半導体装置であ
ればダーリントン型であってもよく、また第１図（Ｂ）
のようにＧＴＯであってもよい。またＦＥＴ４は電界効
果型に限定されず、高速スイッチングする阻止ならば、
何でも適用できる。そして、抵抗２２．２３． ７、コ
ンデンサ２４は、ＢＰＴ３のターンオフ特性、増幅率及
び主回路電流によって決定されるものとする。
な説明する。同図（Ａ） 、 （Ｂ）はそれぞれ本発明
の異なる実施例としての回路図である。第１図において
は従来のベース電源に代りコンデンサ２４が設けられて
ＢＰＴ３を駆動する一方、このコンデンサ２４は抵抗２
２．２３を介して主回路電源１側から適当な電圧に充電
されると同時に、複合トランジスタ３．４の開閉動作中
はダイオード２１を介してＢＰＴ３のターンオフ時のベ
ース放出電流（主回路側の転流電流）が蓄えられる。 なお、第１図（Ａ）ではコンデンサ２４への電源１側か
らの充電は主回路負荷２を介して行われているが、第１
図（Ｂ）では電源１から直接充電される。 また、第１図（Ｂ）ではバイポーラ半導体装置としてＧ
ＴＯ（ゲートターンオフサイリスク）３Ａが用いられる
。 次に第１図の動作の細部を説明する。第１図（八）にお
いて複合トランジスタ３，４がオフの時、主回路電源１
−主回路負荷２−抵抗２２−コンデンサ２４の経路でコ
ンデンサ２４をＦＥＴ４の耐圧以下の電圧に充電してお
く、この時コンデンサ２４の充電電圧は抵抗２２と２３
の比で決定される。なお、この抵抗２２は第１図（Ａ）
のようにＢＰＴ３のコレクタ端子Ｃに直接接続せず、第
１図（Ｂ）のように電源１に直接接続しても良い。また
抵抗２２の抵抗値は、比較的大きく選択できる。なぜな
ら、ＦＥＴ４のゲートＧに第１回目のオン信号が入り、
次にオフ信号が入った時、コンデンサ２４には、今まで
ＢＰＴ３とＦＥＴ４の主電流であったＢＰＴ３のコし・
クク電流ＩＣが全てベースＢ側に転流し、ダイオード２
１を介して、はとんどコンデンサ２４に充電される。従
って、第１回目（起動時）のＦＥＴ４への信号時のＢＰ
Ｔ３へのベース電流ＩＢをまかなえるだけのコンデンサ
２４への充電ができれば、後はＢＰＴ３のターンオフ時
のベースＢからの放出電流（コレクタ電流ＩＣの転流電
流）で、ＢＰＴ３がオンするに必要なベース電流ＴＢを
、まかなえる条件の成立は容易であり、特に複合トラン
ジスタ３，４の開閉動作周波数が高＜ （１０ｋＨｚ
程度以上に）なるとこの傾向は著しくなる。 抵抗２３はダイオード２１を介してのまたは抵抗２２を
介してのコンデンサ２４の充電電圧がＦＥＴ４の耐圧以
上にならないために接続される。抵抗７はＦＥＴ４がオ
ンした時、ベース電流ＩＢ、即ちコンデンサ２４からの
放電方法を制限する作用を持つ。 なお、ＢＰＴ３としてはバイポーラ型の半導体装置であ
ればダーリントン型であってもよく、また第１図（Ｂ）
のようにＧＴＯであってもよい。またＦＥＴ４は電界効
果型に限定されず、高速スイッチングする阻止ならば、
何でも適用できる。そして、抵抗２２．２３． ７、コ
ンデンサ２４は、ＢＰＴ３のターンオフ特性、増幅率及
び主回路電流によって決定されるものとする。
以上の説明から明らかなように本発明によれば、それぞ
れ第１．第２の主端子と１つの制御用端子を持つバイポ
ーラ型の第１の半導体装置と電界効果型などの第２の半
導体装置を備え、第１半導体装置の第１の主端子と第２
の半導体装置の第１の主端子とを共通主端子としてカス
コード接続し、第２の半導体の制御用端子、第２の主端
子の間に開閉信号電圧を加え主回路電流を開閉するよう
にした複合半導体装置において、 第１の半導体装置の制御用端子と第２の半導体装置の第
２の主端子間にコンデンサを設け、このコンデンサは抵
抗を介して第１の半導体装置に駆動電流を供給する一方
、複合半導体装置のオフの際、主回路電源側から抵抗を
介し、また第１の半導体装置の制御用端子からダイオー
ドを介し該端子からの放出電流によって充電されるよう
にしたので、 簡単な回路構成によって第１の半導体装置の駆動電力を
、主回路と、それ自身のターンオフ時の放出電流によっ
て、まかなうことができ、特別な駆動電源を必要としな
いばかりか、従来回路に比し、第１の半導体装置の飽和
電圧を低くでき、主回路側電力損失の低減が達成できる
と同時に、制御回路側においても従来のようなツェナダ
イオードの電力消費がなく、装置全体を極めて低損失に
構成できる効果がある。
れ第１．第２の主端子と１つの制御用端子を持つバイポ
ーラ型の第１の半導体装置と電界効果型などの第２の半
導体装置を備え、第１半導体装置の第１の主端子と第２
の半導体装置の第１の主端子とを共通主端子としてカス
コード接続し、第２の半導体の制御用端子、第２の主端
子の間に開閉信号電圧を加え主回路電流を開閉するよう
にした複合半導体装置において、 第１の半導体装置の制御用端子と第２の半導体装置の第
２の主端子間にコンデンサを設け、このコンデンサは抵
抗を介して第１の半導体装置に駆動電流を供給する一方
、複合半導体装置のオフの際、主回路電源側から抵抗を
介し、また第１の半導体装置の制御用端子からダイオー
ドを介し該端子からの放出電流によって充電されるよう
にしたので、 簡単な回路構成によって第１の半導体装置の駆動電力を
、主回路と、それ自身のターンオフ時の放出電流によっ
て、まかなうことができ、特別な駆動電源を必要としな
いばかりか、従来回路に比し、第１の半導体装置の飽和
電圧を低くでき、主回路側電力損失の低減が達成できる
と同時に、制御回路側においても従来のようなツェナダ
イオードの電力消費がなく、装置全体を極めて低損失に
構成できる効果がある。
第１図（Ａ）、（Ｂ）はそれぞれ本発明の異なる実施例
としての回路図、第２図、第３図はそれぞれ従来装置の
異なる回路例を示す図である。 １：主回路電源、２：主回路負荷、３：ハイポーラトラ
ンジスタ（ＢＰＴ） 、３Ａ ： ＧＴＯ１４：電界効
果トランジスタ（Ｆ ＥＴ） 、２１ ：ダイオード、
７．２２．２３：抵抗、２４：コンデンサ。 恍Ｊ２人弁理ｋＪＪ 口 ２、主回路偵荷 第１図
としての回路図、第２図、第３図はそれぞれ従来装置の
異なる回路例を示す図である。 １：主回路電源、２：主回路負荷、３：ハイポーラトラ
ンジスタ（ＢＰＴ） 、３Ａ ： ＧＴＯ１４：電界効
果トランジスタ（Ｆ ＥＴ） 、２１ ：ダイオード、
７．２２．２３：抵抗、２４：コンデンサ。 恍Ｊ２人弁理ｋＪＪ 口 ２、主回路偵荷 第１図
Claims (1)
- 【特許請求の範囲】 １）それぞれの第１、第２の主端子と１つの制御用端子
を持つバイポーラ型の第１の半導体装置と電界効果型な
どの第２の半導体装置を備え、第１の半導体装置の第１
の主端子と第２の半導体装置の第１の主端子とを共通主
端子として接続し、第１の半導体装置の第２の主端子と
第２の半導体装置の第２の主端子とを主回路負荷を介し
て主回路電源に接続し、第２の半導体装置の制御用端子
、第２の主端子の間に主回路電流を開閉するための信号
電圧を加えるようにした複合半導体装置において、 第１の半導体装置の制御用端子に該半導体装置の駆動電
流を阻止する極性にダイオードを接続し該ダイオードに
並列に第１の抵抗を接続して形成する並列回路と、前記
並列回路の前記第１の半導体装置の制御用端子に接続さ
れた側を第１の接続点、他方側を第２の接続点とし、こ
の並列回路の第２の接続点と第２の半導体装置の第２の
主端子との間に接続されたコンデンサと、該コンデンサ
に並列に接続された第２の抵抗と、前記の第２の接続点
と第１の半導体装置の第２の主端子または主回路電源と
の間に接続された第３の抵抗を備えたことを特徴とする
複合半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
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| JP61001025A JPS62159515A (ja) | 1986-01-07 | 1986-01-07 | 複合半導体装置 |
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Applications Claiming Priority (1)
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| JP61001025A JPS62159515A (ja) | 1986-01-07 | 1986-01-07 | 複合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
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Family
ID=11490022
Family Applications (1)
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|---|---|---|---|
| JP61001025A Pending JPS62159515A (ja) | 1986-01-07 | 1986-01-07 | 複合半導体装置 |
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