JPH0311574B2 - - Google Patents
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- JPH0311574B2 JPH0311574B2 JP58055608A JP5560883A JPH0311574B2 JP H0311574 B2 JPH0311574 B2 JP H0311574B2 JP 58055608 A JP58055608 A JP 58055608A JP 5560883 A JP5560883 A JP 5560883A JP H0311574 B2 JPH0311574 B2 JP H0311574B2
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- 238000004804 winding Methods 0.000 claims description 21
- 230000004907 flux Effects 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 10
- 239000000969 carrier Substances 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、トランジスタ駆動回路に関し、特に
チヨツパ、インバータ等において、高周波で大電
力を開閉制御するトランジスタの駆動回路に関す
るものである。
チヨツパ、インバータ等において、高周波で大電
力を開閉制御するトランジスタの駆動回路に関す
るものである。
一般に、パワートランジスタを開閉制御して電
力を変換する回路等においては、トランジスタの
スイツチング損失及び定常損失（Vce（sat））を
低減するために、パワートランジスタに、正逆と
も十分に大きなベース駆動電流を高速に流してや
ることが必要であり、しかもパワートランジスタ
の制御性能が良好でなくてはならない。
力を変換する回路等においては、トランジスタの
スイツチング損失及び定常損失（Vce（sat））を
低減するために、パワートランジスタに、正逆と
も十分に大きなベース駆動電流を高速に流してや
ることが必要であり、しかもパワートランジスタ
の制御性能が良好でなくてはならない。
従来、この種のトランジスタ駆動回路として、
第１図に示されるものが知られている。第１図は
この種の従来のトランジスタ駆動回路を示す図で
ある。
第１図に示されるものが知られている。第１図は
この種の従来のトランジスタ駆動回路を示す図で
ある。
第１図において、Q1は主トランジスタで、主
トランジスタQ1の主電極の一つをなすエミツタ
に副トランジスタQ2の主電極の一をなすコレク
タが接続されている。主トランジスタQ1のベー
スと副トランジスタQ2のエミツタとの間にはダ
イオードD1，D2，D3が直列に接続されている。
動作において、主トランジスタQ1のターンオン
は、主トランジスタQ1と副トランジスタQ2を同
時に順方向にバイアスすることによつて行なつて
いる。一方、ターンオフは主トランジスタQ1の
順バイアス電流を遮断し、その後副トランジスタ
Q2をターンオフすることによつて行なう。これ
をすこし詳しく説明すると、まず、主トランジス
タQ1の順バイアス電流が遮断され、副トランジ
スタQ2がターンオフすると、主トランジスタQ1
のエミツタが瞬時にオープンされたことになる。
しかし、主トランジスタQ1のベースは依然余剰
キヤリアで飽和されたままであるから、そのコレ
クタ−ベース間の抵抗は低いままである。その結
果、主トランジスタQ1のコレクタ−電流ICの一部
が電流IBとして主トランジスタQ1のベースから副
トランジスタQ2のエミツタに接続されているダ
イオードD1，D2，D3を通して流れ出る。この電
流IBは余剰キヤリアを消し去つたのち、コレクタ
−電流ICをしや断するので、主トランジスタQ1は
ターンオフとなる。
トランジスタQ1の主電極の一つをなすエミツタ
に副トランジスタQ2の主電極の一をなすコレク
タが接続されている。主トランジスタQ1のベー
スと副トランジスタQ2のエミツタとの間にはダ
イオードD1，D2，D3が直列に接続されている。
動作において、主トランジスタQ1のターンオン
は、主トランジスタQ1と副トランジスタQ2を同
時に順方向にバイアスすることによつて行なつて
いる。一方、ターンオフは主トランジスタQ1の
順バイアス電流を遮断し、その後副トランジスタ
Q2をターンオフすることによつて行なう。これ
をすこし詳しく説明すると、まず、主トランジス
タQ1の順バイアス電流が遮断され、副トランジ
スタQ2がターンオフすると、主トランジスタQ1
のエミツタが瞬時にオープンされたことになる。
しかし、主トランジスタQ1のベースは依然余剰
キヤリアで飽和されたままであるから、そのコレ
クタ−ベース間の抵抗は低いままである。その結
果、主トランジスタQ1のコレクタ−電流ICの一部
が電流IBとして主トランジスタQ1のベースから副
トランジスタQ2のエミツタに接続されているダ
イオードD1，D2，D3を通して流れ出る。この電
流IBは余剰キヤリアを消し去つたのち、コレクタ
−電流ICをしや断するので、主トランジスタQ1は
ターンオフとなる。
このように副トランジスタの存在により、主ト
ランジスタの高速スイツチングが大きな逆バイア
ス電源を備えることなく可能になり、しかも回路
の高耐圧化が容易となる。しかしながら主トラン
ジスタの高耐圧化とその直流電流増幅率hfeとは
相反する関係にあるので、一般的にこの種のパワ
ートランジスタの直流電流増幅率hfeは低い。こ
の結果、主トランジスタを順バイアスする回路は
大きくなり、その回路に消費される損失も大きく
なる。
ランジスタの高速スイツチングが大きな逆バイア
ス電源を備えることなく可能になり、しかも回路
の高耐圧化が容易となる。しかしながら主トラン
ジスタの高耐圧化とその直流電流増幅率hfeとは
相反する関係にあるので、一般的にこの種のパワ
ートランジスタの直流電流増幅率hfeは低い。こ
の結果、主トランジスタを順バイアスする回路は
大きくなり、その回路に消費される損失も大きく
なる。
結局、主トランジスタを高速で駆動しようとす
ると、そのベース駆動回路は大きく、かつ損失も
大きくなり、このような駆動回路のメリツトは少
なくなる。
ると、そのベース駆動回路は大きく、かつ損失も
大きくなり、このような駆動回路のメリツトは少
なくなる。
本発明は、上記のような従来のものの欠点を除
去するためになされたもので、この主トランジス
タのスイツチング損失、定常損失を低下させると
共に、主トランジスタを駆動するために必要とす
るベース駆動回路を小形化できるトランジスタ駆
動回路を提供することを目的としている。
去するためになされたもので、この主トランジス
タのスイツチング損失、定常損失を低下させると
共に、主トランジスタを駆動するために必要とす
るベース駆動回路を小形化できるトランジスタ駆
動回路を提供することを目的としている。
以下、本発明の一実施例を図に従つて説明す
る。第２図は本発明の一実施例を示すパワートラ
ンジスタ駆動回路図である。図中、第１図と同等
部分には同一符号を用いて表示してあり、繰返し
となる説明は省略する。
る。第２図は本発明の一実施例を示すパワートラ
ンジスタ駆動回路図である。図中、第１図と同等
部分には同一符号を用いて表示してあり、繰返し
となる説明は省略する。
第２図において、変成器T1は巻線W1，W2及び
W3を有し、巻線W3はトランジスタQ3（制御トラ
ンジスタ）のコレクタと直流電源４との間に直列
に接続され、このトランジスタQ3のベースには
連続的なパルス列の信号e2が端子Ｂを介して入力
される。変成器T1の巻線W2は、その一端が整流
用のダイオードD5及びインダクタンスL1を介し
て主トランジスタQ1のベースに接続され、その
他端が直流電源１の負側に接続され、ダイオード
D5とインダクタンスL1との接続点はダイオード
D6を介して直流電源１の負側に接続される。変
成器T1の巻線W1は、一端が直流電源１の負側に
接続され、他端が副トランジスタQ2、主トラン
ジスタQ1及び負荷３を介して直流電源１の正端
子に接続される。
W3を有し、巻線W3はトランジスタQ3（制御トラ
ンジスタ）のコレクタと直流電源４との間に直列
に接続され、このトランジスタQ3のベースには
連続的なパルス列の信号e2が端子Ｂを介して入力
される。変成器T1の巻線W2は、その一端が整流
用のダイオードD5及びインダクタンスL1を介し
て主トランジスタQ1のベースに接続され、その
他端が直流電源１の負側に接続され、ダイオード
D5とインダクタンスL1との接続点はダイオード
D6を介して直流電源１の負側に接続される。変
成器T1の巻線W1は、一端が直流電源１の負側に
接続され、他端が副トランジスタQ2、主トラン
ジスタQ1及び負荷３を介して直流電源１の正端
子に接続される。
第３図は第２図に示す副トランジスタQ2のシ
ンボル図である。副トランジスタQ2は図示のよ
うにいわゆる金属酸化被膜電界トランジスタ
（MOSFET）よりなる。
ンボル図である。副トランジスタQ2は図示のよ
うにいわゆる金属酸化被膜電界トランジスタ
（MOSFET）よりなる。
第４図は第２図に示すトランジスタ駆動回路に
おける各部の出力波形を示す図であり、その動作
について第４図を参照しながら説明する。
おける各部の出力波形を示す図であり、その動作
について第４図を参照しながら説明する。
まず、主トランジスタQ1を周期τ1で、かつ導
通時間τ2で駆動するものとして、この信号を第４
図ａで示すe1とする。この信号e1とは無関係に周
期τ1に対して十分に小さいパルス幅τ4で周期τ3の
パルス列からなる第４図ｂに示す信号e2を端子Ｂ
を介してトランジスタQ3のベースに入力する。
信号e1及びe2により、トランジスタQ3は時間τ4の
期間でオンとなり、時間τ3−τ4の期間でオフとな
る。トランジスタQ3がオンする時に変成器T1の
各巻線W1，W2，W3の電圧極性は第２図ａの黒
点で示す端子がプラス電圧となり、ダイオード
D5の巻線W2には電流が流れず、主トランジスタ
Q1はしや断状態となる。したがつて、巻線W1に
も電流は流れず、巻線W3のみに電流が流れて変
成器T1は磁気エネルギを蓄える。トランジスタ
Q3が時間τ4後にオフの状態となると、変成器T1
の磁気エネルギは巻線W2及びダイオードD5を介
して放出される。この時、副トランジスタQ2は
信号e1によりオン状態であるので、主トランジス
タQ1にベース電流IB1が流れる。これにより、主
トランジスタQ1は導通して負荷電流ICが流れるの
で、巻線W1にも負荷電流が流れ、巻線W1と巻線
W2とは変流器の関係となり、主トランジスタQ1
のベース電流が維持される。ところが、変成器
T1の磁束は、ダイオードD5の順方向電圧と、主
トランジスタQ1のベース・エミツタ間電圧と副
トランジスタQ2の飽和電圧（VCE（sat））の積分
値により変化するので、変成器T1の磁束はいず
れどちらか一方方向に飽和する。しかるに、時間
τ3−τ4後に再びトランジスタQ3がオンしたとする
と、巻線W3を介する電流によりダイオードD5に
は整流作用により逆方向電流が流れないが、変成
器T1の磁束がリセツトされる。しかしリセツト
期間においては主トランジスタQ1に加えられる
ベース電流IB1は第４図ｃに示すように、ベース
電流続流手段を構成するダイオードD6とインダ
クタンスL1の作用により続流する。この磁束の
リセツトが終了すると再び主トランジスタQ1の
ベースには、巻線W1と巻線W2との間の変流器の
関係によつてベース電流が供給される。トランジ
スタQ2にパルス列の信号e1が印加され続ける限
り、主トランジスタQ1は導通状態を続ける。
通時間τ2で駆動するものとして、この信号を第４
図ａで示すe1とする。この信号e1とは無関係に周
期τ1に対して十分に小さいパルス幅τ4で周期τ3の
パルス列からなる第４図ｂに示す信号e2を端子Ｂ
を介してトランジスタQ3のベースに入力する。
信号e1及びe2により、トランジスタQ3は時間τ4の
期間でオンとなり、時間τ3−τ4の期間でオフとな
る。トランジスタQ3がオンする時に変成器T1の
各巻線W1，W2，W3の電圧極性は第２図ａの黒
点で示す端子がプラス電圧となり、ダイオード
D5の巻線W2には電流が流れず、主トランジスタ
Q1はしや断状態となる。したがつて、巻線W1に
も電流は流れず、巻線W3のみに電流が流れて変
成器T1は磁気エネルギを蓄える。トランジスタ
Q3が時間τ4後にオフの状態となると、変成器T1
の磁気エネルギは巻線W2及びダイオードD5を介
して放出される。この時、副トランジスタQ2は
信号e1によりオン状態であるので、主トランジス
タQ1にベース電流IB1が流れる。これにより、主
トランジスタQ1は導通して負荷電流ICが流れるの
で、巻線W1にも負荷電流が流れ、巻線W1と巻線
W2とは変流器の関係となり、主トランジスタQ1
のベース電流が維持される。ところが、変成器
T1の磁束は、ダイオードD5の順方向電圧と、主
トランジスタQ1のベース・エミツタ間電圧と副
トランジスタQ2の飽和電圧（VCE（sat））の積分
値により変化するので、変成器T1の磁束はいず
れどちらか一方方向に飽和する。しかるに、時間
τ3−τ4後に再びトランジスタQ3がオンしたとする
と、巻線W3を介する電流によりダイオードD5に
は整流作用により逆方向電流が流れないが、変成
器T1の磁束がリセツトされる。しかしリセツト
期間においては主トランジスタQ1に加えられる
ベース電流IB1は第４図ｃに示すように、ベース
電流続流手段を構成するダイオードD6とインダ
クタンスL1の作用により続流する。この磁束の
リセツトが終了すると再び主トランジスタQ1の
ベースには、巻線W1と巻線W2との間の変流器の
関係によつてベース電流が供給される。トランジ
スタQ2にパルス列の信号e1が印加され続ける限
り、主トランジスタQ1は導通状態を続ける。
次いで第４図ａに示すように、時間τ1において
副トランジスタQ2のベースに加えられていた信
号e1をしや断すると、副トランジスタQ2はしや
断状態となり、今まで流れていた主トランジスタ
Q1のベース電流もしや断され、主トランジスタ
Q1のエミツタも瞬時にオープンされる。しかし
主トランジスタQ1のベースは依然余剰キヤリア
で飽和したままである。よつてコレクタ−ベース
間の抵抗は低いままである。その結果、主トラン
ジスタQ1のコレクタ電流ICの一部が電流IB2とし
て、主トランジスタQ1のベースから副トランジ
スタQ2のエミツタに接続されているダイオード
D1，D2，D3を通して流れ出る。この電流IBは、
余剰キヤリアを消し去つたのちコレクタ−電流IC
をしや断する。従つて、主トランジスタQ1は高
速でターン・オフする。すなわち蓄積時間tsもフ
オールタイムtfも非常に小さいので損失も少な
い。この時、当然トランジスタQ3は主トランジ
スタQ1のベース電流IB1を供給しようとしまいと
関係はない。すなわち、副トランジスタQ2とは
無関係に動作しても良い。このことは主トランジ
スタQ1のベース電流は、常に一定電流で良く、
なんら制御の必要はないということである。
副トランジスタQ2のベースに加えられていた信
号e1をしや断すると、副トランジスタQ2はしや
断状態となり、今まで流れていた主トランジスタ
Q1のベース電流もしや断され、主トランジスタ
Q1のエミツタも瞬時にオープンされる。しかし
主トランジスタQ1のベースは依然余剰キヤリア
で飽和したままである。よつてコレクタ−ベース
間の抵抗は低いままである。その結果、主トラン
ジスタQ1のコレクタ電流ICの一部が電流IB2とし
て、主トランジスタQ1のベースから副トランジ
スタQ2のエミツタに接続されているダイオード
D1，D2，D3を通して流れ出る。この電流IBは、
余剰キヤリアを消し去つたのちコレクタ−電流IC
をしや断する。従つて、主トランジスタQ1は高
速でターン・オフする。すなわち蓄積時間tsもフ
オールタイムtfも非常に小さいので損失も少な
い。この時、当然トランジスタQ3は主トランジ
スタQ1のベース電流IB1を供給しようとしまいと
関係はない。すなわち、副トランジスタQ2とは
無関係に動作しても良い。このことは主トランジ
スタQ1のベース電流は、常に一定電流で良く、
なんら制御の必要はないということである。
第５図は第２図に示す駆動回路を複数個組み合
せてなるモータ駆動回路を示し、この発明の他の
実施例を示す図である。モータＭは３相のものよ
りなり、各相毎に制御アームをなす一対の制御回
路５，６が接続される。制御回路５，６は互に直
列接続され、直流電源１により駆動される。各制
御回路５，６は第２図で示すものと同様のダイオ
ード回路７を有し、その一つのみを詳細に示す。
端子E1〜E8には変成器T2の巻線W21，W22，
W23，W24が接続される。変成器T2は第２図に示
す変成器T1と巻線W1，W2の構成を異にするが、
巻線W3は同じように構成される。
せてなるモータ駆動回路を示し、この発明の他の
実施例を示す図である。モータＭは３相のものよ
りなり、各相毎に制御アームをなす一対の制御回
路５，６が接続される。制御回路５，６は互に直
列接続され、直流電源１により駆動される。各制
御回路５，６は第２図で示すものと同様のダイオ
ード回路７を有し、その一つのみを詳細に示す。
端子E1〜E8には変成器T2の巻線W21，W22，
W23，W24が接続される。変成器T2は第２図に示
す変成器T1と巻線W1，W2の構成を異にするが、
巻線W3は同じように構成される。
以上のように、本発明によれば、副トランジス
タを開閉することにより、主パワートランジスタ
を開閉するようにした構成としたので、少ない駆
動電力で主パワートランジスタを開閉制御でき、
かつ高周波スイツチング、高耐圧化が容易でパワ
ー損失も少ない高性能のパワートランジスタ駆動
回路が実現できる効果を奏する。
タを開閉することにより、主パワートランジスタ
を開閉するようにした構成としたので、少ない駆
動電力で主パワートランジスタを開閉制御でき、
かつ高周波スイツチング、高耐圧化が容易でパワ
ー損失も少ない高性能のパワートランジスタ駆動
回路が実現できる効果を奏する。
また、主トランジスタのベースにベース電流を
供給する変成器の磁束のリセツト期間に、上記主
トランジスタのベースにダイオードとインダクタ
ンスの作用でベース電流を続流するように構成し
たので、本出願人が先に特開昭59−176928号とし
て提案したトランジスタ駆動回路のように、主ト
ランジスタの蓄積時間よりも短かい周期の断続時
間を持つパルス列のベース電流を上記主トランジ
スタに供給するというような制約がなく、ベース
駆動回路の構成が簡単かつ容易化する効果があ
る。
供給する変成器の磁束のリセツト期間に、上記主
トランジスタのベースにダイオードとインダクタ
ンスの作用でベース電流を続流するように構成し
たので、本出願人が先に特開昭59−176928号とし
て提案したトランジスタ駆動回路のように、主ト
ランジスタの蓄積時間よりも短かい周期の断続時
間を持つパルス列のベース電流を上記主トランジ
スタに供給するというような制約がなく、ベース
駆動回路の構成が簡単かつ容易化する効果があ
る。
第１図は従来のパワートランジスタ駆動回路の
回路図、第２図は本発明の一実施例を示すパワー
トランジスタ駆動回路の回路図、第３図はトラン
ジスタのシンボル図、第４図ａ〜ｃは第２図に示
すパワートランジスタ駆動回路における各部の出
力波形図である。第５図は本発明の他の実施例を
示す回路図である。 １，４…直流電源、３…負荷、５，６…制御回
路、７…ダイオード回路、Q1…主トランジスタ、
Q2…副トランジスタ、Q3…トランジスタ、T1，
T2…変成器、D1，D2，D3，D5，D6…ダイオー
ド、L1…インダクタンス。なお、図中同一符号
は同一、又は相当部分を示す。
回路図、第２図は本発明の一実施例を示すパワー
トランジスタ駆動回路の回路図、第３図はトラン
ジスタのシンボル図、第４図ａ〜ｃは第２図に示
すパワートランジスタ駆動回路における各部の出
力波形図である。第５図は本発明の他の実施例を
示す回路図である。 １，４…直流電源、３…負荷、５，６…制御回
路、７…ダイオード回路、Q1…主トランジスタ、
Q2…副トランジスタ、Q3…トランジスタ、T1，
T2…変成器、D1，D2，D3，D5，D6…ダイオー
ド、L1…インダクタンス。なお、図中同一符号
は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 導通により負荷電流を導く主トランジスタ
と、上記主トランジスタのエミツタにコレクタを
接続し、ベースへの第１パルス信号の印加により
導通する副トランジスタと、複数のダイオードを
直列接続し上記主トランジスタのベースより流出
する電流を上記副トランジスタを側路するように
導くダイオード回路と、上記第１パルス信号より
短かいパルス幅を有する連続的なパルス列からな
る第２パルス信号のベースへの印加により導通す
る制御トランジスタと、この制御トランジスタの
コレクタに接続された第１巻線及び上記主トラン
ジスタのベースにベース電流を供給する第２巻線
を有する変成器と、上記変成器の磁束のリセツト
期間に上記主トランジスタのベースに、ダイオー
ドとインダクタンスの作用でベース電流を続流す
るベース電流続流手段とを備えたトランジスタ駆
動回路。 ２ 変成器は副トランジスタのエミツタに直列接
続され、負荷電流を導く帰還巻線を有することを
特徴とする特許請求の範囲第１項記載のトランジ
スタ駆動回路。 ３ 副トランジスタは電界効果トランジスタによ
り構成されていることを特徴とする特許請求の範
囲第１項又は第２項記載のトランジスタ駆動回
路。 ４ 導通により負荷電流を導く主トランジスタ
と、上記主トランジスタのエミツタにコレクタを
接続し、ベースへの第１パルス信号の印加により
導通する副トランジスタと、複数のダイオードを
直列接続し上記主トランジスタのベースより流出
する電流を上記副トランジスタを側路するように
導くダイオード回路とを有する制御回路を直流電
源線間に２個直列接続した複数の制御アームと、
上記各制御アームにおける制御回路の各直列接続
点を上記負荷電流により駆動される負荷の各端子
に接続すると共に、上記第１パルス信号より短か
いパルス幅を有する連続的なパルス列からなる第
２パルス信号により導通する制御トランジスタ
と、この制御トランジスタのコレクタに接続され
た第１巻線及び上記各制御アームにおける各主ト
ランジスタのベースにベース電流を供給する複数
の第２巻線を有する変成器と、上記変成器の磁束
のリセツト期間に上記各主トランジスタのベース
に、ダイオードとインダクタンスの作用でベース
電流を続流する複数ベース電流続流手段とを備え
たトランジスタ駆動回路。 ５ 副トランジスタは電界効果トランジスタによ
り構成されていることを特徴とする特許請求の範
囲第４項記載のトランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055608A JPS59178821A (ja) | 1983-03-29 | 1983-03-29 | トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055608A JPS59178821A (ja) | 1983-03-29 | 1983-03-29 | トランジスタ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178821A JPS59178821A (ja) | 1984-10-11 |
| JPH0311574B2 true JPH0311574B2 (ja) | 1991-02-18 |
Family
ID=13003478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055608A Granted JPS59178821A (ja) | 1983-03-29 | 1983-03-29 | トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178821A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE56700B1 (en) * | 1984-11-30 | 1991-11-06 | Canadian Ind | Thermoplastic sacks |
| US4638240A (en) * | 1985-12-05 | 1987-01-20 | Tandem Computers Incorporated | Base drive circuit for high-power switching transistor |
| JP2716221B2 (ja) * | 1989-10-12 | 1998-02-18 | 甲府日本電気 株式会社 | Ｄｃ―ｄｃコンバータ |
| JP6566294B2 (ja) | 2014-01-29 | 2019-08-28 | パナソニックＩｐマネジメント株式会社 | マトリックスコンバータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176928A (ja) * | 1983-03-26 | 1984-10-06 | Mitsubishi Electric Corp | トランジスタ駆動回路 |
-
1983
- 1983-03-29 JP JP58055608A patent/JPS59178821A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176928A (ja) * | 1983-03-26 | 1984-10-06 | Mitsubishi Electric Corp | トランジスタ駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59178821A (ja) | 1984-10-11 |
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