JP6566294B2 - マトリックスコンバータ - Google Patents
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Description
本開示の一態様に係る半導体デバイスは、第一のソース端子、第二のソース端子、第一のゲート端子、及び第二のゲート端子を有する半導体スイッチと、第一の入力端子、第一の入力基準端子、第一の出力端子、及び、第一の出力基準端子を有し、前記第一の入力基準端子と前記第一の出力基準端子とは等電位に接続され、前記第一の入力端子及び前記第一の入力基準端子から入力された第一の高周波信号を整流して第一の出力信号を生成し、前記第一の出力信号を前記第一の出力端子及び前記第一の出力基準端子に出力する第一の整流回路と、第二の入力端子、第二の入力基準端子、第二の出力端子、及び、第二の出力基準端子を有し、前記第二の入力基準端子と前記第二の出力基準端子とは等電位に接続され、前記第二の入力端子及び前記第二の入力基準端子から入力された第二の高周波信号を整流して第二の出力信号を生成し、前記第二の出力信号を前記第二の出力端子及び前記第二の出力基準端子に出力する第二の整流回路と、を備え、前記半導体スイッチと前記第一の整流回路と前記第二の整流回路とは共通の基板上に集積化され、前記基板上において、前記第一の整流回路の前記第一の出力端子は、前記半導体スイッチの前記第一のゲート端子に接続され、前記第一の整流回路の前記第一の出力基準端子は、前記半導体スイッチの前記第一のソース端子に接続され、前記基板上において、前記第二の整流回路の前記第二の出力端子は、前記半導体スイッチの前記第二のゲート端子に接続され、前記第二の整流回路の前記第二の出力基準端子は、前記半導体スイッチの前記第二のソース端子に接続される。
第一の整流回路の基準端子と、第二の整流回路の基準端子とが別々の構成であるため、半導体スイッチを簡素な回路で駆動させることができる。
まず、本開示の発明者らの着眼点について説明する。
(構成)
以下、本実施の形態に係る半導体デバイスの一例について、図面を参照しながら説明する。図1は、半導体デバイス100の構成例を示す回路ブロック図である。半導体デバイス100は、高周波で駆動されるパワーデバイスである。高周波とは、例えば、1MHz以上100GHz以下を意味する。高周波は、例えば5GHzである。半導体デバイス100は、入力された高周波信号に応じて、オンオフされる。
半導体デバイス100の動作の一例について、説明する。半導体デバイス100は、例えば、5GHzの高周波信号の入力により動作する。
導通状態の第一の双方向スイッチ101において、電流は、第一のソース端子113から第二のソース端子114へ向かう方向、及び、第二のソース端子114から第一のソース端子113へ向かう方向のどちらにも流れる。
半導体デバイス100は、高周波の有無、あるいは高周波信号のハイレベルまたはローレベルに応じて動作する。そのため、半導体デバイス100は、低周波の雑音に強く、安定したスイッチング動作を実現できる。
本実施の形態に係る半導体デバイスの集積化の一例について述べる。
図5は、半導体デバイス100の実施例に係る特性を示す。
図6は、本実施の形態に係る半導体デバイスを含む3相ACマトリックスコンバータシステムの一例を示す。
図7は、図6に示される3相ACマトリックスコンバータシステムの具体例の上面図を示す。図8は、図7に示されるA−A’線上の断面模式図を示す。
101,301,601 第一の双方向スイッチ
302,602 第二の双方向スイッチ
303,603 第三の双方向スイッチ
111 第一のゲート端子
112 第二のゲート端子
113 第一のソース端子
114 第二のソース端子
121,321 第一の整流回路
122 第一の入力端子
123 第一の入力基準端子
124 第一の結合キャパシタ
125 第一のインダクタ
126 第一のダイオード
127 第一の抵抗
128 第一のキャパシタ
129 第一の出力端子
130 第一の出力基準端子
131,331 第二の整流回路
132 第二の入力端子
133 第二の入力基準端子
140 第二の出力基準端子
341,641 第一の端子
342,642 第二の端子
343,643 第三の端子
344,644 第四の端子
350,650 集積半導体デバイス
351 第一の半導体デバイス
352 第二の半導体デバイス
353 第三の半導体デバイス
363 第三の整流回路
364 第四の整流回路
365 第五の整流回路
366 第六の整流回路
671 集積送信回路
672 集積絶縁素子
Claims (12)
- 少なくとも9つの半導体デバイスと、
少なくとも3つの送信回路が集積化された集積送信回路であって、前記少なくとも3つの送信回路のそれぞれが、入力信号に応じて高周波を変調して高周波信号を生成する、集積送信回路と、
少なくとも9つの共鳴結合器が集積化された集積絶縁素子であって、前記少なくとも9つの共鳴結合器のそれぞれが、前記送信回路から入力された前記高周波信号を絶縁伝送して、第一の高周波信号と第二の高周波信号を前記半導体デバイスに出力する、集積絶縁素子とを備え、
前記集積送信回路に入力された少なくとも9つの入力信号に応じて、前記少なくとも9つの半導体デバイスが駆動されるマトリックスコンバータであって、
前記各半導体デバイスは、
第一のソース端子、第二のソース端子、第一のゲート端子、及び第二のゲート端子を有する半導体スイッチと、
第一の入力端子、第一の入力基準端子、第一の出力端子、及び、第一の出力基準端子を有し、前記第一の入力基準端子と前記第一の出力基準端子とは等電位に接続され、前記第一の入力端子及び前記第一の入力基準端子から入力された第一の高周波信号を整流して第一の出力信号を生成し、前記第一の出力信号を前記第一の出力端子及び前記第一の出力基準端子に出力する第一の整流回路と、
第二の入力端子、第二の入力基準端子、第二の出力端子、及び、第二の出力基準端子を有し、前記第二の入力基準端子と前記第二の出力基準端子とは等電位に接続され、前記第二の入力端子及び前記第二の入力基準端子から入力された第二の高周波信号を整流して第二の出力信号を生成し、前記第二の出力信号を前記第二の出力端子及び前記第二の出力基準端子に出力する第二の整流回路と、を備え、
前記半導体スイッチと前記第一の整流回路と前記第二の整流回路とは共通の基板上に集積化され、
前記基板上において、前記第一の整流回路の前記第一の出力端子は、前記半導体スイッチの前記第一のゲート端子に接続され、前記第一の整流回路の前記第一の出力基準端子は、前記半導体スイッチの前記第一のソース端子に接続され、
前記基板上において、前記第二の整流回路の前記第二の出力端子は、前記半導体スイッチの前記第二のゲート端子に接続され、前記第二の整流回路の前記第二の出力基準端子は、前記半導体スイッチの前記第二のソース端子に接続され、
前記少なくとも3つの送信回路のそれぞれは、3つの入力信号に応じて3つの高周波信号を生成し、
前記少なくとも9つの共鳴結合器のそれぞれは、前記集積送信回路から入力された1つの高周波信号を2つの高周波信号に分割して出力し、
前記少なくとも9つの半導体デバイスのそれぞれは、前記集積絶縁素子から入力された2つの高周波信号に応じて駆動する、
マトリックスコンバータ。 - 前記半導体スイッチは、前記第一のゲート端子に入力される前記第一の出力信号と前記第二のゲート端子に入力される前記第二の出力信号とに応じて、前記第一のソース端子および前記第二のソース端子間の導通が制御される双方向スイッチである、
請求項1に記載のマトリックスコンバータ。 - 前記第一の入力基準端子と前記第二の入力基準端子とは、互いに絶縁されている、
請求項1または2に記載のマトリックスコンバータ。 - 前記基板は窒化物半導体層を含み、前記半導体スイッチと前記第一の整流回路と前記第二の整流回路とは、窒化物半導体層上に集積化されている、
請求項1から3のいずれか一項に記載のマトリックスコンバータ。 - 前記半導体デバイスが、横型デバイスである、
請求項1から4のいずれか一項に記載のマトリックスコンバータ。 - 前記第一の整流回路は、第一の結合キャパシタと、第一のインダクタと、第一のダイオードとを含み、
前記第二の整流回路は、第二の結合キャパシタと、第二のインダクタと、第二のダイオードとを含む、
請求項1から5のいずれか一項に記載のマトリックスコンバータ。 - 前記第一のダイオードのカソードは前記第一の入力端子に接続され、前記第一のダイオードのアノードは前記第一の入力基準端子に接続され、前記第二のダイオードのカソードは前記第二の入力端子に接続され、前記第二のダイオードのアノードは前記第二の入力基準端子に接続される、
請求項6に記載のマトリックスコンバータ。 - 前記第一の整流回路は、前記第一の出力端子及び前記第一の出力基準端子の間に互いに並列に接続される第一のキャパシタ及び第一の抵抗器をさらに含み、
前記第二の整流回路は、前記第二の出力端子及び前記第二の出力基準端子の間に互いに並列に接続される第二のキャパシタ及び第二の抵抗器をさらに含む、
請求項6または7に記載のマトリックスコンバータ。 - 前記第一のインダクタのインダクタンスと前記第二のインダクタのインダクタンスとが異なる、
請求項6から8のいずれか一項に記載のマトリックスコンバータ。 - 前記第一の高周波信号の周波数と、前記第二の高周波信号の周波数とが互いに異なる、
請求項1から9のいずれか一項に記載のマトリックスコンバータ。 - 前記半導体スイッチは第一の双方向スイッチであり、
前記半導体デバイスは、
第三のソース端子、第四のソース端子、第三のゲート端子、及び第四のゲート端子を有する第二の双方向スイッチと、
第五のソース端子、第六のソース端子、第五のゲート端子、及び第六のゲート端子を有する第三の双方向スイッチと、
前記第二の双方向スイッチの第三のソース端子及び第三のゲート端子に接続される第三の整流回路と、
前記第二の双方向スイッチの第四のソース端子及び第四ゲート端子に接続される第四の整流回路と、
前記第三の双方向スイッチの第五のソース端子及び第五のゲート端子に接続される第五の整流回路と、
前記第三の双方向スイッチの第六のソース端子及び第六のゲート端子に接続される第六の整流回路と、をさらに備え、
前記第一の双方向スイッチ、前記第二の双方向スイッチ、前記第三の双方向スイッチ、前記第一の整流回路、前記第二の整流回路、前記第三の整流回路、前記第四の整流回路、前記第五の整流回路、及び前記第六の整流回路が前記基板上に集積化されている、
請求項1から9のいずれか一項に記載のマトリックスコンバータ。 - 前記第一の双方向スイッチの前記第一のソース端子及び前記第二のソース端子のいずれか一方と、前記第二の双方向スイッチの前記第三のソース端子及び前記第四のソース端子のいずれか一方と、前記第三の双方向スイッチの前記第五のソース端子及び前記第六のソース端子のいずれか一方とが共通して接続される共通接続部をさらに備え、
前記第一の整流回路、前記第二の整流回路、前記第三の整流回路、前記第四の整流回路、前記第五の整流回路、及び前記第六の整流回路は、前記基板上の整流回路領域に集積化されており、
前記第一の双方向スイッチ及び前記第二の双方向スイッチは、前記共通接続部を挟んで隣り合い、かつ、前記第三の双方向スイッチ及び前記整流回路領域は、前記共通接続部を挟んで隣り合う、
請求項11に記載のマトリックスコンバータ。
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