JPS59178821A - トランジスタ駆動回路 - Google Patents
トランジスタ駆動回路Info
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- JPS59178821A JPS59178821A JP58055608A JP5560883A JPS59178821A JP S59178821 A JPS59178821 A JP S59178821A JP 58055608 A JP58055608 A JP 58055608A JP 5560883 A JP5560883 A JP 5560883A JP S59178821 A JPS59178821 A JP S59178821A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタ駆動回路に関し、特にチョッパ
１．インバータ等において、高周波で大電力を開閉制御
するトランジスタの駆動回路に関するものである。
１．インバータ等において、高周波で大電力を開閉制御
するトランジスタの駆動回路に関するものである。
一般に、パワートランジスタを開閉制御して電力を変換
する回路等においては、トランジスタのスイッチング損
失及び定常損失（Ｖｃｅ（ｓａｔ））を低減するために
、パワートランジスタに、正逆とも十分に大きなベース
駆動電流を高速に流してやることが必要であり、しかも
パワートランジスタの制御性能が良好でなくてはならな
い。
する回路等においては、トランジスタのスイッチング損
失及び定常損失（Ｖｃｅ（ｓａｔ））を低減するために
、パワートランジスタに、正逆とも十分に大きなベース
駆動電流を高速に流してやることが必要であり、しかも
パワートランジスタの制御性能が良好でなくてはならな
い。
従来、この種のトランジスタ駆動回路として、第１図に
示されるものが知られている。第１図はこの種の従来の
トランジスタ駆動回路を示す図である。
示されるものが知られている。第１図はこの種の従来の
トランジスタ駆動回路を示す図である。
第１図において、Ｑｌは主トランジスタで、主トランジ
スタＱｌの主電極の一つをなすエミッタに副トランジス
タＱ２の主電極の−をなすコレクタが接続されている。
スタＱｌの主電極の一つをなすエミッタに副トランジス
タＱ２の主電極の−をなすコレクタが接続されている。
主トランジスタＱ１０ベースと副トランジスタＱ２のエ
ミッタ、との間にはダイオードＤＩ、Ｄ２．Ｄ３が直列
に接続されている。動作において、主トランジスタＱ１
のターンオンは、主トランジスタＱ１と副トランジスタ
Ｑ２を同時に順方向にバイアスすることによって行なっ
ている。一方、ターンオフは副トランジスタＱ２をター
ンオフすることによって行なう。これをすこし詳しく説
明すると、まず副トランジスタＱ２がターンオフすると
、主トランジスタＱ１のエミッタが瞬時にオープンされ
たことになる。しかし、主トランジスタＱｌのベースは
依然余剰キャリアで飽和されたままであるから、そのコ
レクターベース間の抵抗は低いままである。その結果、
主トランジスタＱｌのコレクター電流ＩＢは主トランジ
スタＱ１のベースから副トランジスタＱｚのエミッタに
接続されているダイオードＤＩ、Ｄ２、Ｄ３を通して流
れ出る。この電流ＩＢｉ余剰キャリアを消し去ったのち
、コレクター電流Ｉｃをしゃ断するので、主トランジス
タＱｌはターンオフとなる。
ミッタ、との間にはダイオードＤＩ、Ｄ２．Ｄ３が直列
に接続されている。動作において、主トランジスタＱ１
のターンオンは、主トランジスタＱ１と副トランジスタ
Ｑ２を同時に順方向にバイアスすることによって行なっ
ている。一方、ターンオフは副トランジスタＱ２をター
ンオフすることによって行なう。これをすこし詳しく説
明すると、まず副トランジスタＱ２がターンオフすると
、主トランジスタＱ１のエミッタが瞬時にオープンされ
たことになる。しかし、主トランジスタＱｌのベースは
依然余剰キャリアで飽和されたままであるから、そのコ
レクターベース間の抵抗は低いままである。その結果、
主トランジスタＱｌのコレクター電流ＩＢは主トランジ
スタＱ１のベースから副トランジスタＱｚのエミッタに
接続されているダイオードＤＩ、Ｄ２、Ｄ３を通して流
れ出る。この電流ＩＢｉ余剰キャリアを消し去ったのち
、コレクター電流Ｉｃをしゃ断するので、主トランジス
タＱｌはターンオフとなる。
このように副トランジスタの存在によシ、主トランジス
タの高速スイッチングが大きな逆バイアス電源を備える
ことなく可能になり、しかも回路の高耐圧化が容易とな
る。しかしながら主トランジスタの高耐圧化とその直流
電流増幅率ｈｆｅとは相反する関係にあるので、一般的
にこの種のパワートランジスタのｈｆｅは低い。この結
果、主トランジスタを順バイアスする回路は犬きくなシ
、その回路に消費される損失も犬きくなる。
タの高速スイッチングが大きな逆バイアス電源を備える
ことなく可能になり、しかも回路の高耐圧化が容易とな
る。しかしながら主トランジスタの高耐圧化とその直流
電流増幅率ｈｆｅとは相反する関係にあるので、一般的
にこの種のパワートランジスタのｈｆｅは低い。この結
果、主トランジスタを順バイアスする回路は犬きくなシ
、その回路に消費される損失も犬きくなる。
結局、主トランジスタを高速で駆動しようとすると、そ
のベース駆動回路は大きく、かつ損失も大きくなり、こ
のような駆動回路のメリットは少なくなる。
のベース駆動回路は大きく、かつ損失も大きくなり、こ
のような駆動回路のメリットは少なくなる。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、この主トランジスタのスイッチン
グ損失、定常損失を低下させると共に、主トランジスタ
を駆動するために必要とするベース駆動回路を小形化で
きるトランジスタ駆動回路を提供することを目的として
いる。
めになされたもので、この主トランジスタのスイッチン
グ損失、定常損失を低下させると共に、主トランジスタ
を駆動するために必要とするベース駆動回路を小形化で
きるトランジスタ駆動回路を提供することを目的として
いる。
以下、本発明の一実施例を図に従って説明する。
第２図は本発明の一実施例を示すパワ−トランジスタ１
駆動回路図である。図中、第１図と同等部分には同一符
号を用いて表示してあり、繰返しとなる説明は省略する
。
駆動回路図である。図中、第１図と同等部分には同一符
号を用いて表示してあり、繰返しとなる説明は省略する
。
第２図において、変成器Ｔｌは巻線Ｗ １ 、 Ｗ ２
及びＷ３を有し、巻線Ｗ３はトラン・ジスタＱ３（制御
トランジスタ）のコレクタと直流電源１１との間に直列
に接続され、このトランジスタＱ３のベースには連続的
なパルス列の信号ｅ２が端子Ｂを介して入力される。変
成器Ｔｌの巻線Ｗ２は、その一端が整流用のダイオード
Ｄ５及びインダクタンスＬ１を介して主トランジスタＱ
１０ベースに接続され、その他端が直流電源１の負側に
接続され、ダイオードＤ５とインダクタンスＬ１との接
続点はダイオードＤ６を介して直流電源１の負側に接続
されろ。変成器Ｔ１０巻線Ｗ１は、一端が直流電源１の
負側に１＆続され、他端が副トランジスタＱ２、主トラ
ンジスタＱｌ及び負荷６を介して直流電源１の正端子に
接続される。
及びＷ３を有し、巻線Ｗ３はトラン・ジスタＱ３（制御
トランジスタ）のコレクタと直流電源１１との間に直列
に接続され、このトランジスタＱ３のベースには連続的
なパルス列の信号ｅ２が端子Ｂを介して入力される。変
成器Ｔｌの巻線Ｗ２は、その一端が整流用のダイオード
Ｄ５及びインダクタンスＬ１を介して主トランジスタＱ
１０ベースに接続され、その他端が直流電源１の負側に
接続され、ダイオードＤ５とインダクタンスＬ１との接
続点はダイオードＤ６を介して直流電源１の負側に接続
されろ。変成器Ｔ１０巻線Ｗ１は、一端が直流電源１の
負側に１＆続され、他端が副トランジスタＱ２、主トラ
ンジスタＱｌ及び負荷６を介して直流電源１の正端子に
接続される。
第３図は第２図に示すｎ）トランジスタＱ２のシンボル
図である。副トランジスタＱ２は図示のようにいわゆる
金属酸化被膜電界トランジスタ（ＭＯＳＦＥＴ ）より
なる。
図である。副トランジスタＱ２は図示のようにいわゆる
金属酸化被膜電界トランジスタ（ＭＯＳＦＥＴ ）より
なる。
第４図は第２図に示すトランジスタ、駆動回路における
各部の出力波形を示す図であり、その動作について第４
図を参照（−ながら説明する。
各部の出力波形を示す図であり、その動作について第４
図を参照（−ながら説明する。
まず、主トランジスタＱｌを周期τ１で、かつ導通時間
τ２で駆動するものとして、この信号を第３図（ａ）で
示すｅｌとする。この信号ｅｌとは無関係に周期τｌに
対して十分に小さいパルス幅τ、 ４で周期τ３のパル
ス列からなり、端子Ａを介してトランジスタＱ２のベー
スに信号ｅ２を第３図中）入力する。信号ｅｌ及びｅ２
により、トランジスタＱ３は時間τ４の期間でオンとな
り、時間τ３−τ４の期間でオフとなる。トランジスタ
Ｑ３がオンする時に変成器Ｔ１の各巻線Ｗｌ、Ｗ２゜Ｗ
３の電圧極性は第２図（ａ）の黒点で示す端子がプラス
電圧となり、ダイオードＤ５０巻線Ｗ２には電流が流れ
ず、主トランジスタＱｌはし−や断状態となる。したが
って、巻線Ｗ上にも電流は流れず、巻線Ｗ３のみに電流
が流れて変成器Ｔ１は磁気エネルギを蓄える。トランジ
スタＱ３が時間Ｔ４後にオフの状態となると、変成器Ｔ
１の磁気エイ、ルギは巻線Ｗ２及びダイオードＤ５を介
して放出される。この時、副トランジスタＱ２は信号ｅ
ｌによりオン状態であるので、主トランジスタＱｌにベ
ース電流ＩＢＩが流れる。これにより、主トランジスタ
Ｑ１は導通して負荷電流Ｉｃが流れるので、巻線Ｗｌに
も負荷電流が流れ、巻線Ｗｌと巻線Ｗ２とは変流器の関
係となり、主トランジスタＱｌのベース電流が維持され
る。ところが、変成器Ｔ１の磁束は、ダイオードＤ５の
順方向電圧と、主トランジスタＱｌのベース・エミッタ
間電圧と副トランジスタＱ２の飽和電圧（ＶＣＫ （ｓ
ａｔ） ）の積分値により変化するので、変成器ＴＩの
磁束はいずれどちらか一方方向に飽和する。しかるに、
時間τ３−τ４後に再びトランジスタＱ３がオンしたと
すると、巻線Ｗ３を介する電流によりダイオードＤ５に
（ｒ−１整流作用により逆方向電流が流れないが、変成
器Ｔ１の磁束がリセットされる。しかしリセット期間に
おいては主トランジスタＱｌに加えられるペース′６流
ＩＢ１は第３図（Ｃ）に示すようにダイオードＤ６とイ
ンダクタンスＬ１の作用によシ続流する。この磁束のリ
セットが終了すると再び主トランジスタＱｌのベースに
は、巻線＼■１と巻線Ｗ ２との間の変流器の関係（（
よってペニス電流が供給される。トランジスタＱ２にパ
ルス列の１言号ｅ１が印加され続ける限り、主トランジ
スタＱ１は導通、因襲な伏ける。
τ２で駆動するものとして、この信号を第３図（ａ）で
示すｅｌとする。この信号ｅｌとは無関係に周期τｌに
対して十分に小さいパルス幅τ、 ４で周期τ３のパル
ス列からなり、端子Ａを介してトランジスタＱ２のベー
スに信号ｅ２を第３図中）入力する。信号ｅｌ及びｅ２
により、トランジスタＱ３は時間τ４の期間でオンとな
り、時間τ３−τ４の期間でオフとなる。トランジスタ
Ｑ３がオンする時に変成器Ｔ１の各巻線Ｗｌ、Ｗ２゜Ｗ
３の電圧極性は第２図（ａ）の黒点で示す端子がプラス
電圧となり、ダイオードＤ５０巻線Ｗ２には電流が流れ
ず、主トランジスタＱｌはし−や断状態となる。したが
って、巻線Ｗ上にも電流は流れず、巻線Ｗ３のみに電流
が流れて変成器Ｔ１は磁気エネルギを蓄える。トランジ
スタＱ３が時間Ｔ４後にオフの状態となると、変成器Ｔ
１の磁気エイ、ルギは巻線Ｗ２及びダイオードＤ５を介
して放出される。この時、副トランジスタＱ２は信号ｅ
ｌによりオン状態であるので、主トランジスタＱｌにベ
ース電流ＩＢＩが流れる。これにより、主トランジスタ
Ｑ１は導通して負荷電流Ｉｃが流れるので、巻線Ｗｌに
も負荷電流が流れ、巻線Ｗｌと巻線Ｗ２とは変流器の関
係となり、主トランジスタＱｌのベース電流が維持され
る。ところが、変成器Ｔ１の磁束は、ダイオードＤ５の
順方向電圧と、主トランジスタＱｌのベース・エミッタ
間電圧と副トランジスタＱ２の飽和電圧（ＶＣＫ （ｓ
ａｔ） ）の積分値により変化するので、変成器ＴＩの
磁束はいずれどちらか一方方向に飽和する。しかるに、
時間τ３−τ４後に再びトランジスタＱ３がオンしたと
すると、巻線Ｗ３を介する電流によりダイオードＤ５に
（ｒ−１整流作用により逆方向電流が流れないが、変成
器Ｔ１の磁束がリセットされる。しかしリセット期間に
おいては主トランジスタＱｌに加えられるペース′６流
ＩＢ１は第３図（Ｃ）に示すようにダイオードＤ６とイ
ンダクタンスＬ１の作用によシ続流する。この磁束のリ
セットが終了すると再び主トランジスタＱｌのベースに
は、巻線＼■１と巻線Ｗ ２との間の変流器の関係（（
よってペニス電流が供給される。トランジスタＱ２にパ
ルス列の１言号ｅ１が印加され続ける限り、主トランジ
スタＱ１は導通、因襲な伏ける。
次いで第３図（ａ）に示すようと１時間τＩにおいて副
トランジスタＱ２のベースに加えられていた１言号ｅ１
をしゃ断すると、剣トランジスタＱ２はしゃ断状頓とな
シ、今まで流れていた主トランジスタＱｌのベース電流
もしゃ断され、主トランジスタＱｌのエミッタも瞬時に
オープンされる。しかし主トランジスタＱｌのベースは
依然余剰キτリアで飽和したままであ−る。よってコレ
クターベース間の抵抗は低い−１：まである。その結果
、主トランジスタＱ１の直流ＩＢ２は、主トランジスタ
Ｑｌのベースから１ｉｉｌ） ）ランジスタＱ２のエミ
ッタに接続されているダイオードＤＩ、Ｄ２．Ｄ３を通
して流れ出る。この電流ＩＢは、余剰キャリアを消し去
ったのちコレクター電流Ｉｃをしゃ断する。
トランジスタＱ２のベースに加えられていた１言号ｅ１
をしゃ断すると、剣トランジスタＱ２はしゃ断状頓とな
シ、今まで流れていた主トランジスタＱｌのベース電流
もしゃ断され、主トランジスタＱｌのエミッタも瞬時に
オープンされる。しかし主トランジスタＱｌのベースは
依然余剰キτリアで飽和したままであ−る。よってコレ
クターベース間の抵抗は低い−１：まである。その結果
、主トランジスタＱ１の直流ＩＢ２は、主トランジスタ
Ｑｌのベースから１ｉｉｌ） ）ランジスタＱ２のエミ
ッタに接続されているダイオードＤＩ、Ｄ２．Ｄ３を通
して流れ出る。この電流ＩＢは、余剰キャリアを消し去
ったのちコレクター電流Ｉｃをしゃ断する。
従って、主トランジスタＱｌは高速でターン・オフする
。すなわち蓄積時間ｔｓもフォールタイムｉｆも非常に
小さいので損失も少ない。この時、当然トランジスタＱ
３は主トランジスタＱ１のベース電流ＩＢＩを供給しよ
うとしまいと関係はない。すなわち、副トランジスタＱ
２とは無関係に動作しても良い。このことは主トランジ
スタＱｌのベース電流は、常に一定電流で良く、なんら
制御の必要はないということでめる。
。すなわち蓄積時間ｔｓもフォールタイムｉｆも非常に
小さいので損失も少ない。この時、当然トランジスタＱ
３は主トランジスタＱ１のベース電流ＩＢＩを供給しよ
うとしまいと関係はない。すなわち、副トランジスタＱ
２とは無関係に動作しても良い。このことは主トランジ
スタＱｌのベース電流は、常に一定電流で良く、なんら
制御の必要はないということでめる。
第５図は第２図に示す駆動回路を：ＦＪ数１固組み合せ
てなるモータ、駆動回路を示し、この発明の他の実施例
を示す図である。モータＭは３相のものよりなり、各相
毎に制御アームをなす一対の制御回路５，６が接続され
る。制御回路５．６は互に直列接続され、直流型＃、１
により、駆動される。各制御回路５，６は第２図で示す
ものと同様のダイオード回路７を有し、その一つのみを
詳細に示す。
てなるモータ、駆動回路を示し、この発明の他の実施例
を示す図である。モータＭは３相のものよりなり、各相
毎に制御アームをなす一対の制御回路５，６が接続され
る。制御回路５．６は互に直列接続され、直流型＃、１
により、駆動される。各制御回路５，６は第２図で示す
ものと同様のダイオード回路７を有し、その一つのみを
詳細に示す。
端子Ｅｌ、Ｅ２．Ｅ３．Ｅ４．Ｅ５．Ｅ６には変成器Ｔ
２の巻線Ｗ２１ 、 Ｗ２２ 、 Ｗ２３ 、 Ｗ２４
が接続される。変成器Ｔ２は第２図に示す変成器Ｔｌと
巻線Ｗユ、Ｗ２の構成を異にするが、巻線Ｗ３は同じよ
うに構成される。
２の巻線Ｗ２１ 、 Ｗ２２ 、 Ｗ２３ 、 Ｗ２４
が接続される。変成器Ｔ２は第２図に示す変成器Ｔｌと
巻線Ｗユ、Ｗ２の構成を異にするが、巻線Ｗ３は同じよ
うに構成される。
以上のように、本発明によれば、副トランジスタを開閉
することにより、主パワートランジスタを開閉するよう
にした構成としたので、少ない、駆動電力で主パワート
ランジスタを開閉制御でき、かつ高周波スイッチング、
高耐圧化が容易でパワー損失も少ない高性能のパワ−ト
ランジスタ１駆動回路が実現できる効果を奏する。
することにより、主パワートランジスタを開閉するよう
にした構成としたので、少ない、駆動電力で主パワート
ランジスタを開閉制御でき、かつ高周波スイッチング、
高耐圧化が容易でパワー損失も少ない高性能のパワ−ト
ランジスタ１駆動回路が実現できる効果を奏する。
第１図は従来のパワートランジスタ駆動回路の回路図、
第２図は本発明の一実施例を示すノくワートランジスタ
駆動回路の回路図、第３図はトランジスタのシンボル図
、第４図（ａ）〜（Ｃ）は第２図に示すパワ−トランジ
スタ１駆動回路における各部の出力波形図である。第５
図は本発明の他の実施例を示す回路図である。 １．１１・・・直流電源、 ６・・・負荷、 ５．６
・・・制御回路、７・・・ダイオード回路、 Ｑｌ・・
・主トランジスタ、 Ｑ２・・・副トランジスタ、
Ｑ３・・・トランジスタ、 Ｔｌ、Ｔ２・・・変成
器、 ＤＩ、Ｄ２、Ｄ３．Ｄ５．Ｄ６・・・ダイオー
ド、 Ｌｌ・・・インダクタンス。 なお、図中同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −（ほか１名）第
１３ 図 第 ４ 図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５８−５５６０８号２、発
明の名称 トランジスタ駆動回路 ３、補正をする者 事件との関係 持許出［９１１人 住 所 東京都千代ｌＪ１区丸の内二丁目２番３
号名 称 （６０１）三菱電機株式会社代表者片山仁
八部 ４、代理人 ５、補正の対象 ｆｉ１明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２１明細書第４頁第１２行に「ターンオフは」とある
のを「夕“−ンオフは主トランジスタＱ１１７）Ｉｌｉ
バイアス電流’１ｇ断し、その後」と補正する。 （３１明細書第４頁第１４行に「′！Ｆず」とあるのを
ｒｌｆ、主トランジスタＱ１の順バイアス電流が遮断さ
ｆｌ、 Ｊと補正する。 （４）明細書第５頁第１３行にｒ ｈｆｅＪとあるのを
「直流電流増幅率１１ｆｅＪと補正する。 （５１明細書第７頁第１５行に「第３図（ａ）」とある
の？「第４図（ａ） Ｊと補正する。 （６）明細書第７頁第１８行から第１９行に「第３図（
ｂ）」とあるのを「第４図（′ｂ）に示すように」と補
正する。 （７）明細書第９頁第８行に「第３図（Ｃ）」とあるの
を「第４図・（Ｃ）」と補正する。 （８）明細書第９頁第１６行に「第３図（ａ）」とある
のをｆ第４図（ａ）」と補正する。 ７、 添付書類の目録 補正後の特許請求の範囲を記載した書面 １通以上 補正後の特許請求の範囲 通して負荷電流を導く主電極を有する主トランジスタと
、上記主トランジスタの主電極に直列接続された主電極
？有し、第１パルス信号の印部にエリ導通する副トラン
ジスタと、複数のダイオードを直列接続し上記主トラン
ジスタのベースエリ流出する電流を上記副トランジスタ
を側路するように導くダイオード回路と、上記第１パル
ス信号エリ短かいパルス幅を有する連続的なパルス列か
らなる第２パルス信号ＫＬり導通ずる制御トランジスタ
とを備えたトランジスタ駆動回路。 （２）変成器は副トランジスタの主電極に直列接続され
、負荷電流を導く帰還巻線を有することを特徴とする特
許請求の範囲第１項記載のトランジスタ駆動回路。 ＋３）、？ｉｌｌ ）ランジスタは電界効果トランジス
タにより構成されていることを特徴とする特許請求の範
囲第１項又は第２項記載のトランジスタ駆動回路。 （４）導通により負荷電流を導く主電極を有する主トラ
ンジスタと、上記主トランジスタの主電極に直列接続さ
れた主電極を有し、第１パルス信号の印加により導通す
る副トランジスタと、複数のダイオードを直列接続し、
上記主トランジスタのベースより流出する電流を上記副
トランジスタを側路するように導くダイオード回路とを
含む制御回路を直流電Ｑ線間に２個直列接続してなる制
御アームを複数備え、−Ｆ記各制御アームにおける制御
回路の各直列接続点を上記負荷電流により駆動される負
荷の各端子に接続すると共に、上記第１パルス信号より
短かいパルス幅を有する連続的なパルス列からなる第２
パルス信号により導通する制御トランジスタと、この制
砥トランジスタの主電極に接続された第１巻線及び上記
各制御アームにおける各主トランジスタのベースに開閉
制御用の伯母を供給する複数の第２巻線を有する変成器
とを備えたトランジスタ駆動回路。 （５）副トランジスタは電界効果トランジスタにより構
成されていることを特徴とする特許請求の範囲第４項記
載のトランジスタ駆動回路。
第２図は本発明の一実施例を示すノくワートランジスタ
駆動回路の回路図、第３図はトランジスタのシンボル図
、第４図（ａ）〜（Ｃ）は第２図に示すパワ−トランジ
スタ１駆動回路における各部の出力波形図である。第５
図は本発明の他の実施例を示す回路図である。 １．１１・・・直流電源、 ６・・・負荷、 ５．６
・・・制御回路、７・・・ダイオード回路、 Ｑｌ・・
・主トランジスタ、 Ｑ２・・・副トランジスタ、
Ｑ３・・・トランジスタ、 Ｔｌ、Ｔ２・・・変成
器、 ＤＩ、Ｄ２、Ｄ３．Ｄ５．Ｄ６・・・ダイオー
ド、 Ｌｌ・・・インダクタンス。 なお、図中同一符号は同一、又は相当部分を示す。 代理人 葛 野 信 −（ほか１名）第
１３ 図 第 ４ 図 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５８−５５６０８号２、発
明の名称 トランジスタ駆動回路 ３、補正をする者 事件との関係 持許出［９１１人 住 所 東京都千代ｌＪ１区丸の内二丁目２番３
号名 称 （６０１）三菱電機株式会社代表者片山仁
八部 ４、代理人 ５、補正の対象 ｆｉ１明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２１明細書第４頁第１２行に「ターンオフは」とある
のを「夕“−ンオフは主トランジスタＱ１１７）Ｉｌｉ
バイアス電流’１ｇ断し、その後」と補正する。 （３１明細書第４頁第１４行に「′！Ｆず」とあるのを
ｒｌｆ、主トランジスタＱ１の順バイアス電流が遮断さ
ｆｌ、 Ｊと補正する。 （４）明細書第５頁第１３行にｒ ｈｆｅＪとあるのを
「直流電流増幅率１１ｆｅＪと補正する。 （５１明細書第７頁第１５行に「第３図（ａ）」とある
の？「第４図（ａ） Ｊと補正する。 （６）明細書第７頁第１８行から第１９行に「第３図（
ｂ）」とあるのを「第４図（′ｂ）に示すように」と補
正する。 （７）明細書第９頁第８行に「第３図（Ｃ）」とあるの
を「第４図・（Ｃ）」と補正する。 （８）明細書第９頁第１６行に「第３図（ａ）」とある
のをｆ第４図（ａ）」と補正する。 ７、 添付書類の目録 補正後の特許請求の範囲を記載した書面 １通以上 補正後の特許請求の範囲 通して負荷電流を導く主電極を有する主トランジスタと
、上記主トランジスタの主電極に直列接続された主電極
？有し、第１パルス信号の印部にエリ導通する副トラン
ジスタと、複数のダイオードを直列接続し上記主トラン
ジスタのベースエリ流出する電流を上記副トランジスタ
を側路するように導くダイオード回路と、上記第１パル
ス信号エリ短かいパルス幅を有する連続的なパルス列か
らなる第２パルス信号ＫＬり導通ずる制御トランジスタ
とを備えたトランジスタ駆動回路。 （２）変成器は副トランジスタの主電極に直列接続され
、負荷電流を導く帰還巻線を有することを特徴とする特
許請求の範囲第１項記載のトランジスタ駆動回路。 ＋３）、？ｉｌｌ ）ランジスタは電界効果トランジス
タにより構成されていることを特徴とする特許請求の範
囲第１項又は第２項記載のトランジスタ駆動回路。 （４）導通により負荷電流を導く主電極を有する主トラ
ンジスタと、上記主トランジスタの主電極に直列接続さ
れた主電極を有し、第１パルス信号の印加により導通す
る副トランジスタと、複数のダイオードを直列接続し、
上記主トランジスタのベースより流出する電流を上記副
トランジスタを側路するように導くダイオード回路とを
含む制御回路を直流電Ｑ線間に２個直列接続してなる制
御アームを複数備え、−Ｆ記各制御アームにおける制御
回路の各直列接続点を上記負荷電流により駆動される負
荷の各端子に接続すると共に、上記第１パルス信号より
短かいパルス幅を有する連続的なパルス列からなる第２
パルス信号により導通する制御トランジスタと、この制
砥トランジスタの主電極に接続された第１巻線及び上記
各制御アームにおける各主トランジスタのベースに開閉
制御用の伯母を供給する複数の第２巻線を有する変成器
とを備えたトランジスタ駆動回路。 （５）副トランジスタは電界効果トランジスタにより構
成されていることを特徴とする特許請求の範囲第４項記
載のトランジスタ駆動回路。
Claims (5)
- （１）導通によシ負荷電流を導く主電極を有する主トラ
ンジスタと、上記主トランジスタの主電極に直列接続さ
れた主電極を有し、第１パルス信号の印加により導通す
る副トランジスタと、複数のダイオードを直列接続し上
記主トランジスタのベースより流出する電流を上記副ト
ランジスタを側路するように導くダイオード回路と、上
記第１パルス信号より短かいパルス幅を有する連続的な
パルス列からなる第２パルス信号により導通する制御ト
ランジスタと、この制御トランジスタの主電極に接続さ
れた第１巻線及び上記主トランジスタのベースに１ｍｍ
副制御用信号を供給する第２巻線を有する変成器とを備
えたトランジスタ駆動回路。 - （２）変成器は副トランジスタの主電極に直列接続され
、負荷電流を導く帰還巻線を有することを特徴とする特
許請求の範囲第１項記載のトランジスタ駆動回路。 - （３） 副トランジスタ゛は電界効果トランジスタに
より構成されていることを特徴とする特許請求の範囲第
１項又は第２項記載のトランジスタ駆動回路。 - （４）導通により負荷電流を導く主電極を有する主トラ
ンジスタと、上記主トランジスタの主電極に直列接続さ
れた主電極を有し、第１パルス信号の印加によシ導通ず
る副トランジスタと、複数のダイオードを直列接続し、
上記主トランジスタのベースより流出する電流を上記副
トランジスタを側路するように導くダイオード回路とを
含む制御回路を直流電源線間に２個直列接続してなる制
御アームを複数備え、上記各制御アームにおける制御回
路の各直列接続点を上記負荷電流により、鳴動される負
荷の各端子に接続すると共に、上記第１パルス信号より
短かいパルス幅を有する連続的なパルス列からなる第２
パルス信号によシ導通ずる制御トランジスタと、この制
御トランジスタの主電極に接続された第１巻線及び上記
各制御アームにおける各主トランジスタのベースに開閉
制御用の信号を供給する複数の第２巻線を有−ブーる変
成器とを備えたトランジスタ駆動回路、。 - （５） 副トランジスタは電界効果トランジスタによ
り構成されていることを特徴とする特許請求の範囲第４
項記載のトランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055608A JPS59178821A (ja) | 1983-03-29 | 1983-03-29 | トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055608A JPS59178821A (ja) | 1983-03-29 | 1983-03-29 | トランジスタ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178821A true JPS59178821A (ja) | 1984-10-11 |
| JPH0311574B2 JPH0311574B2 (ja) | 1991-02-18 |
Family
ID=13003478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055608A Granted JPS59178821A (ja) | 1983-03-29 | 1983-03-29 | トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178821A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134230A (ja) * | 1984-11-30 | 1986-06-21 | シイ‐アイ‐エル・インコーポレイテツド | 熱可塑性大形袋 |
| JPS62176215A (ja) * | 1985-12-05 | 1987-08-03 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 大電力スイツチングトランジスタ用のベ−ス駆動回路 |
| JPH03128673A (ja) * | 1989-10-12 | 1991-05-31 | Koufu Nippon Denki Kk | Ｄｃ―ｄｃコンバータ |
| US9438130B2 (en) | 2014-01-29 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device, switching system, and matrix converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176928A (ja) * | 1983-03-26 | 1984-10-06 | Mitsubishi Electric Corp | トランジスタ駆動回路 |
-
1983
- 1983-03-29 JP JP58055608A patent/JPS59178821A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59176928A (ja) * | 1983-03-26 | 1984-10-06 | Mitsubishi Electric Corp | トランジスタ駆動回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134230A (ja) * | 1984-11-30 | 1986-06-21 | シイ‐アイ‐エル・インコーポレイテツド | 熱可塑性大形袋 |
| JPS62176215A (ja) * | 1985-12-05 | 1987-08-03 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | 大電力スイツチングトランジスタ用のベ−ス駆動回路 |
| JPH03128673A (ja) * | 1989-10-12 | 1991-05-31 | Koufu Nippon Denki Kk | Ｄｃ―ｄｃコンバータ |
| US9438130B2 (en) | 2014-01-29 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device, switching system, and matrix converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311574B2 (ja) | 1991-02-18 |
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