JPS5943850B2 - 半導体素子の駆動回路 - Google Patents
半導体素子の駆動回路Info
- Publication number
- JPS5943850B2 JPS5943850B2 JP55037729A JP3772980A JPS5943850B2 JP S5943850 B2 JPS5943850 B2 JP S5943850B2 JP 55037729 A JP55037729 A JP 55037729A JP 3772980 A JP3772980 A JP 3772980A JP S5943850 B2 JPS5943850 B2 JP S5943850B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- transistor
- main
- capacitor
- reverse bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Bipolar Transistors (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は三端子半導体素子の駆動回路に係り、特にそ
の主電流しゃ断時における駆動極の逆バイアス回路の改
良に関するものである。
の主電流しゃ断時における駆動極の逆バイアス回路の改
良に関するものである。
以下、最も一般的なトランジスタの駆動回路を例にとっ
て説明する。
て説明する。
第１図は従来のトランジスタ駆動回路の一例を示す回路
図で、図において、１はｎｐｎ形の主トランジスタ、２
はその負荷、３は主直流電源、４は主トランジスタ１を
駆動するｎｐｎ形ベース駆動トランジスタ、５は主トラ
ンジスタ１のベース回路に挿入さね、ベース駆動トラン
ジスタ４によって供給されるベース電流を制限するベー
ス電流制限抵抗、６は順方、向ベース電源、７は主トラ
ンジスタ１のベース・エミッタ間に逆バイアス電圧を印
加する。
図で、図において、１はｎｐｎ形の主トランジスタ、２
はその負荷、３は主直流電源、４は主トランジスタ１を
駆動するｎｐｎ形ベース駆動トランジスタ、５は主トラ
ンジスタ１のベース回路に挿入さね、ベース駆動トラン
ジスタ４によって供給されるベース電流を制限するベー
ス電流制限抵抗、６は順方、向ベース電源、７は主トラ
ンジスタ１のベース・エミッタ間に逆バイアス電圧を印
加する。
ｎ ｐ ｎ形の逆バイアス用トランジスタ、８は逆バイ
アス電圧印加回路に挿入された逆電流制限抵抗、９は逆
バイアス用電源である。
アス電圧印加回路に挿入された逆電流制限抵抗、９は逆
バイアス用電源である。
この回路の動作は上記構成の説明からも大略判るように
、まず、ベース駆動トランジスタ４のベースに正のパル
ス電圧が供給されると、このベース駆動トランジスタ４
はオフ状態からオン状態に移行し、順方向ベース電源６
からベース電流制限抵抗５を通して主トランジスタ１の
ベースに順電流が流れる。
、まず、ベース駆動トランジスタ４のベースに正のパル
ス電圧が供給されると、このベース駆動トランジスタ４
はオフ状態からオン状態に移行し、順方向ベース電源６
からベース電流制限抵抗５を通して主トランジスタ１の
ベースに順電流が流れる。
これによって主トランジスタ１はオン状態となり、主直
流電源から負荷２に電流が流れる。
流電源から負荷２に電流が流れる。
ベース駆動トランジスタ４はそのベースのパルス電圧が
消えベース電流が停止するとオフ状態となり、主トラン
ジスタ↑のベース電流も流れなくなる。
消えベース電流が停止するとオフ状態となり、主トラン
ジスタ↑のベース電流も流れなくなる。
このとき、主トランジスタ１はベース電流がしゃ断され
た後にも、過剰キャリアのために数μＳの間（蓄積時間
という）コレクタ電流が流れる。
た後にも、過剰キャリアのために数μＳの間（蓄積時間
という）コレクタ電流が流れる。
これは主トランジスタ１の被制御特性を損うもので好ま
しくない場合が多い。
しくない場合が多い。
そこで、上述のベース駆動トランジスタ４のベース電流
の停止とともに、逆バイアス用トランジスタ７のベース
に正パルスを供給して、これをオン状態にすると、逆バ
イアス用電源９からの負電圧が主トランジスタ１のベー
ス・エミッタ間に逆バイアスとして印加される。
の停止とともに、逆バイアス用トランジスタ７のベース
に正パルスを供給して、これをオン状態にすると、逆バ
イアス用電源９からの負電圧が主トランジスタ１のベー
ス・エミッタ間に逆バイアスとして印加される。
このとき、主トランジスタ１は上述の蓄積時間内にあっ
てまだオン状態を保っており、ベース・エミッタ間は低
インピーダンス状態にあるので、逆バイアス用トランジ
スタ７がオン状態になると、主トランジスタ１のベース
に逆電流制限抵抗８によって制限された逆電流が流れ、
主トランジスタ１のベース領域の蓄積電荷を吸収消滅さ
せて、そのオフ状態への移行を促進する。
てまだオン状態を保っており、ベース・エミッタ間は低
インピーダンス状態にあるので、逆バイアス用トランジ
スタ７がオン状態になると、主トランジスタ１のベース
に逆電流制限抵抗８によって制限された逆電流が流れ、
主トランジスタ１のベース領域の蓄積電荷を吸収消滅さ
せて、そのオフ状態への移行を促進する。
一般にトランジスタを飽和領域で使用する場合には、蓄
積時間、下降時間を見かけ上短縮するためにこのような
ベース逆バイアス回路が用いられる。
積時間、下降時間を見かけ上短縮するためにこのような
ベース逆バイアス回路が用いられる。
。ところで、第１図に示したような従来の回路では、主
トランジスタを順方向および逆方向にバイアスするため
の直流電源がそれぞれ別個に必要であり、これらを交流
整流回路で構成しようとすると、個々に電源変圧器、平
滑コンデンサなどを必」要とし広いスペースを必要とし
、駆動回路が大形化するという欠点があった。
トランジスタを順方向および逆方向にバイアスするため
の直流電源がそれぞれ別個に必要であり、これらを交流
整流回路で構成しようとすると、個々に電源変圧器、平
滑コンデンサなどを必」要とし広いスペースを必要とし
、駆動回路が大形化するという欠点があった。
この発明は以上のような点に鑑みてなされたもので、主
半導体素子のオン状態にある間に所定極性に充電される
コンデンサの充電電荷を利用して、。
半導体素子のオン状態にある間に所定極性に充電される
コンデンサの充電電荷を利用して、。
主半導体素子の制御極電流しゃ断後の制御極に逆バイア
ス電圧を与えるようにすることによって直流電源が唯一
個で構成される駆動回路を提供することを目的としてい
る。
ス電圧を与えるようにすることによって直流電源が唯一
個で構成される駆動回路を提供することを目的としてい
る。
第２図はこの発明の一実施例を示す回路図で、 ：第１
図の従来例と同等部分は同一符号で示す。
図の従来例と同等部分は同一符号で示す。
図示のようにベース駆動トランジスタ４はエミッタが直
接主サイリスタ１のベースに接続され、コレクタがベー
ス電流制限抵抗５を介して順方向ベース電源６の正極に
接続されている。
接主サイリスタ１のベースに接続され、コレクタがベー
ス電流制限抵抗５を介して順方向ベース電源６の正極に
接続されている。
このベース駆。動トランジスタ４のベース・エミッタ間
にはベース制御回路１０が接続されている。
にはベース制御回路１０が接続されている。
主トランジスタ１のコレクタに一端が接続された第１の
コンデンサ１１と、同じくエミッタに一端が接続された
第２のコンデンサ１２と、両コンデンサ１１゜１２の他
端間に接続された充電抵抗１３とで直列回路を形成し、
第２のコンデンサ１２には並列に定電圧ダイオード１４
がその陰極が主サイリスタ１のエミッタ側になるように
接続されている。
コンデンサ１１と、同じくエミッタに一端が接続された
第２のコンデンサ１２と、両コンデンサ１１゜１２の他
端間に接続された充電抵抗１３とで直列回路を形成し、
第２のコンデンサ１２には並列に定電圧ダイオード１４
がその陰極が主サイリスタ１のエミッタ側になるように
接続されている。
逆バイアス用トランジスタ７はエミッタが第２のコンデ
ンサ１２と充電抵抗１３との接続点に接続され、コレク
タは逆電流制限抵抗８を介して主トランジスタ１のベー
スに接続されている。
ンサ１２と充電抵抗１３との接続点に接続され、コレク
タは逆電流制限抵抗８を介して主トランジスタ１のベー
スに接続されている。
この逆バイアス用トランジスタ７を制御するためのｐｎ
ｐ形の逆バイアス制御トランジスタ１５のコレクタが逆
バイアス用トランジスタ７のベースに接続され、エミッ
タはエミッタ抵抗１６を介してベース駆動トランジスタ
４のコレクタに接続され、かつ、ベースはベース抵抗１
７を介して順方向ベース電源６の負極へ接続されている
。
ｐ形の逆バイアス制御トランジスタ１５のコレクタが逆
バイアス用トランジスタ７のベースに接続され、エミッ
タはエミッタ抵抗１６を介してベース駆動トランジスタ
４のコレクタに接続され、かつ、ベースはベース抵抗１
７を介して順方向ベース電源６の負極へ接続されている
。
以上のような構成において、ベース制御回路１０からベ
ース駆動トランジスタ４のベースに正パルス信号が供給
されるとベース駆動トランジスタ４はオン状態となり、
ベース電流制限抵抗５を介して順方向ベース電源６から
主トランジスタ１のベースに順電流を供給する。
ース駆動トランジスタ４のベースに正パルス信号が供給
されるとベース駆動トランジスタ４はオン状態となり、
ベース電流制限抵抗５を介して順方向ベース電源６から
主トランジスタ１のベースに順電流を供給する。
したがって主トランジスタ１はオン状態となり負荷２に
主直流電源から電流が流れる。
主直流電源から電流が流れる。
このときベース駆動トランジスタ４のコレクタ（図示ａ
点）の電位は主トランジスタ１のベース・エミッタ間の
電圧とベース駆動トランジスタ４のコレクタ・エミッタ
間の飽和電圧との和で極めて低い値である。
点）の電位は主トランジスタ１のベース・エミッタ間の
電圧とベース駆動トランジスタ４のコレクタ・エミッタ
間の飽和電圧との和で極めて低い値である。
そこで、逆バイアス制御トランジスタ１５はそのベース
抵抗１７の抵抗値を適当に犬２きくしておくとベース電
流は殆んど流れず、カットオフ状態となる。
抵抗１７の抵抗値を適当に犬２きくしておくとベース電
流は殆んど流れず、カットオフ状態となる。
この状態では逆バイアス用トランジスタ７もベース電流
が供給されないからカットオフの状態に保持される。
が供給されないからカットオフの状態に保持される。
一方、第１のコンデンサ１１は主トランジスタ１がオフ
状態にある間に充電抵抗１３および定電圧ダイオード１
４の順方向低抵抗を通して主直流電源３の電圧に充電さ
れているが、主トランジスタ１がオレ状態になると同時
に、第１のコンデンサ１１の充電電荷は主トランジスタ
１、第２のコンデンサ１２および充電抵抗１３を通して
放電し、この放ｉｔ荷によって第２のコンデンサ１２は
充電される。
状態にある間に充電抵抗１３および定電圧ダイオード１
４の順方向低抵抗を通して主直流電源３の電圧に充電さ
れているが、主トランジスタ１がオレ状態になると同時
に、第１のコンデンサ１１の充電電荷は主トランジスタ
１、第２のコンデンサ１２および充電抵抗１３を通して
放電し、この放ｉｔ荷によって第２のコンデンサ１２は
充電される。
この第２のコンデンサ１２の充ＫｔＥ圧はこれに並列接
続されている定電圧ダイオード１４のアバランシェ電圧
で抑制される。
続されている定電圧ダイオード１４のアバランシェ電圧
で抑制される。
この第２のコンデンサ１２の充ｉｔ荷は主トランジスタ
１がオン状態の期間は上述のように逆バイアス用トラン
ジスタはオフ状態にあるので、そのまを保持されでいる
。
１がオン状態の期間は上述のように逆バイアス用トラン
ジスタはオフ状態にあるので、そのまを保持されでいる
。
つぎに、ベース駆動トランジスタ４はそのベース電流が
零になるとカットオフして、主トランジスタ１のベース
電流をしゃ断する。
零になるとカットオフして、主トランジスタ１のベース
電流をしゃ断する。
ところが前述のように主トランジスタ１は直ちにオフ状
態にならず蓄積時間の間オン状態を保持しようとする。
態にならず蓄積時間の間オン状態を保持しようとする。
この実施例では主トランジスタ１内の過剰キャリアを急
速に消失させて、すみやかにオフ状態に移行させるもの
である。
速に消失させて、すみやかにオフ状態に移行させるもの
である。
すなわち、ベース駆動トランジスタ４がターンオフする
と、そのコレクタが接続されているａ点の電位は上昇し
、順方向ベース電源６からベース電流制限抵抗５、エミ
ッタ抵抗１６およびベース抵抗１７を通つて、通電し、
逆バイアス制御トランジスタ１５はオン状態となる。
と、そのコレクタが接続されているａ点の電位は上昇し
、順方向ベース電源６からベース電流制限抵抗５、エミ
ッタ抵抗１６およびベース抵抗１７を通つて、通電し、
逆バイアス制御トランジスタ１５はオン状態となる。
つづいて逆バイアス用トランジスタ７もオン状態となり
、前述の第２のコンデンサ１２の充電電荷は主トランジ
スタ１のベース・エミッタ間を逆バイアスし、これによ
って主トランジスタ１の過剰キャリアは吸出され、ター
ンオフ時間は短縮される。
、前述の第２のコンデンサ１２の充電電荷は主トランジ
スタ１のベース・エミッタ間を逆バイアスし、これによ
って主トランジスタ１の過剰キャリアは吸出され、ター
ンオフ時間は短縮される。
上述実施例では主回路の制御素子としてトランジスタを
用いた場合を示したが、ゲートターンオフサイリスク、
高速スイッチングサイリスタなど一般に三端子半導体素
子を用いた場合にもこの発明は適用できる。
用いた場合を示したが、ゲートターンオフサイリスク、
高速スイッチングサイリスタなど一般に三端子半導体素
子を用いた場合にもこの発明は適用できる。
以上詳述したように、この発明では主半導体素子が開放
時に充電した陽極側の第１のコンデンサの充電電荷を当
該半導体素子が導通したときにその主半導体素子を通し
て陰極側の第２のコンデンサへ移すことによって、陰極
に対して負の充電電圧を得て、これを、その主半導体素
子をしゃ断すべきときの過剰キャリアの吸収用として用
いるようにしたので、駆動回路の大きな部分を占める電
源が小形簡素化でき装置の小形化、更には省エネルギ化
にも役立ち、その上主半導体素子に印加されるサージ電
圧に対してその抑制効果をも期待できる。
時に充電した陽極側の第１のコンデンサの充電電荷を当
該半導体素子が導通したときにその主半導体素子を通し
て陰極側の第２のコンデンサへ移すことによって、陰極
に対して負の充電電圧を得て、これを、その主半導体素
子をしゃ断すべきときの過剰キャリアの吸収用として用
いるようにしたので、駆動回路の大きな部分を占める電
源が小形簡素化でき装置の小形化、更には省エネルギ化
にも役立ち、その上主半導体素子に印加されるサージ電
圧に対してその抑制効果をも期待できる。
第１図は従来のトランジスタ駆動回路の一例を示す回路
図、第２図はこの発明の一実施例を示す回路図である。 図において、１は主トランジスタ（半導体素子）、４は
ベース駆動トランジスタ、５はベース電流制限抵抗、６
は順方向ベース電源、７は逆バイアス用トランジスタ、
８は逆電流制限抵抗、１１は第１のコンデンサ、１２は
第２のコンデンサ、１３は充電用抵抗、１４は定電圧ダ
イオード、１５は逆バイアス制御トランジスタである。 なお、図中同一符号は同一または相当部分を示す。
図、第２図はこの発明の一実施例を示す回路図である。 図において、１は主トランジスタ（半導体素子）、４は
ベース駆動トランジスタ、５はベース電流制限抵抗、６
は順方向ベース電源、７は逆バイアス用トランジスタ、
８は逆電流制限抵抗、１１は第１のコンデンサ、１２は
第２のコンデンサ、１３は充電用抵抗、１４は定電圧ダ
イオード、１５は逆バイアス制御トランジスタである。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- １ 主直流回路を開閉する制御極つき半導体素子の陽極
に第１の端子が接続された第１の、コンデンサ、上記半
導体素子の陰極に第１の端子が接続された第２のコンデ
ンサ、上記第１および第２のコンデンサの６第２の端子
の間に接続された充電用抵抗、上記第２のコンデンサに
並列に陰極が上記第１の端子側にあるように接続された
定電圧ダイオード、上記第２のコンデンサの第２の端子
と上記半導体素子の制御極との間に接続され逆バイアス
用トランジスタと逆電流制限抵抗とからなる直列接続体
、及び上記半導体素子の制御極をしゃ断したときに上記
逆バイアス用トランジスタを導通させる制御手段を備え
たことを特徴とする半導体素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037729A JPS5943850B2 (ja) | 1980-03-21 | 1980-03-21 | 半導体素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55037729A JPS5943850B2 (ja) | 1980-03-21 | 1980-03-21 | 半導体素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56132817A JPS56132817A (en) | 1981-10-17 |
| JPS5943850B2 true JPS5943850B2 (ja) | 1984-10-25 |
Family
ID=12505575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55037729A Expired JPS5943850B2 (ja) | 1980-03-21 | 1980-03-21 | 半導体素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943850B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1210936B (it) * | 1982-09-24 | 1989-09-29 | Ates Componenti Elettron | Amplificatore audio di potenza con regolazione automatica della corrente di polarizzazione assorbita dallo stadio finale. |
| JPS60172437U (ja) * | 1984-04-23 | 1985-11-15 | 三菱電機株式会社 | トランジスタのベ−ス駆動回路 |
-
1980
- 1980-03-21 JP JP55037729A patent/JPS5943850B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56132817A (en) | 1981-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4366522A (en) | Self-snubbing bipolar/field effect (biofet) switching circuits and method | |
| JP2005295794A (ja) | アクティブダイオード | |
| US3821565A (en) | Switching circuit utilizing gate controlled switching device | |
| US4547686A (en) | Hybrid power semiconductor switch | |
| US4564769A (en) | Saturation control of a switching transistor | |
| US4298809A (en) | Gate circuit for gate turn-off thyristor | |
| JPH08322240A (ja) | 自己消弧形半導体素子のゲート制御方法 | |
| US4588904A (en) | High efficiency bias circuit for high frequency inductively loaded power switching transistor | |
| JP3602011B2 (ja) | 制御回路 | |
| JPS5943850B2 (ja) | 半導体素子の駆動回路 | |
| US4922365A (en) | Overvoltage suppressing circuit for semiconductor device | |
| US4107552A (en) | Semiconductor switch | |
| JP2861169B2 (ja) | 電力変換装置のスナバ回路 | |
| JPS6149909B2 (ja) | ||
| US4284911A (en) | Switching network | |
| JPH10136637A (ja) | 半導体スイッチ素子のスナバ回路 | |
| JPS623943Y2 (ja) | ||
| JPS608656B2 (ja) | Ｇｔｏのゲ−ト回路 | |
| JPS591062B2 (ja) | ゲ−トタ−ンオフサイリスタのゲ−ト制御回路 | |
| JPH04588Y2 (ja) | ||
| JP3048507B2 (ja) | Ｇｔｏのゲート回路 | |
| JPS60199219A (ja) | 飽和したトランジスタの蓄積時間を減少させる方法及び装置 | |
| JPH0257376B2 (ja) | ||
| JPS6349099Y2 (ja) | ||
| JP2664295B2 (ja) | ゲートターンオフサイリスタのゲート回路 |