JPS60199219A - 飽和したトランジスタの蓄積時間を減少させる方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はトランジスタスイッチング回路に関するもので
あって、更に詳細には、飽和したバイポーラトランジス
タの蓄積時間を減少させる回路であって制御信号に応答
してトランジスタが導通状態から非導通状態ヘスイッチ
するのに要する時間の長さを減少させる回路に関するも
のである。

ピンドライバとして知られている電子組立体を励起させ
る為の自動テストンステム回路は、通常、一対の相補バ
イポーラトランジスタを有しており。

それらの出力端子であるコレクタは共通接続されている
。これらのトラジスタは交互に動作されて選択的にテス
トピンを電流源又は電流シンク（吸い込み）へ接続させ
る。ピンドライバ回路構成の特性に基づき、一方のトラ
ンジスタがターンオンされる前に他方のトランジスタは
完全にターンオフされねばならず、そうでないと電流源
と電流シンクとの間に短絡回路状態が発生してしまう、
典型的に、トランジスタに対するターンオン時間はその
ターンオフ時間よりも著しく短い。従って、任意の与え
られた時間に唯一つのトランジスタのみがターンオンす
るという上述した条件を維持する為に、ピンドライバ回
路の段と段との間に遅延を設けて与えられた入力パルス
に応答して他方のトランジスタがターンオフする前に一
方のトランジスタがターンオンすることが無い様にして
いる。

然し乍ら、この様な遅延をピンドライバ回路に導入する
と、スイッチングトランジスタがターンオン及びターン
オフ動作し得る最大速度が制限されることとなる。従っ
て、テスト装置のテスト周期も同様に制限されることと
なる。従って、トランジスタがターンオフするのに要す
る時間を減少させ、このターンフオフをターンオンと同
じ長さとさせることが望ましい。

トランジスタが制御パルスに応答してターンオフするの
に要する時間はトランジスタの２つの特性の和、即ちそ
の蓄積時間と下降時間との和である。トランジスタのこ
れらの特性的時間をＰＮＰトランジスタの場合に付いて
第１図に示しである。

トランジスタのベース端子とエミッタ端子との間におい
て測定する入力波形ｖｉは２つの電圧レベルｖ１及びｖ
２で夫々定義される２つの状態から構成されている。こ
の入力信号がレベルｖ１であると、トランジスタは飽和
状態にあり、且つそれがレベルｖ２であると、トランジ
スタは遮断状態にある。第１図（ｃ）に示した如く、入
力信号がｖルベルにあると、トランジスタのコレクタ電
流ｉＣがその最大飽和値ＩＣ３にある。

トランジスタをターンオフさせる為の制御パルスは、入
力信号ｖｉがレベルｖ１からレベルｖ２へ上昇する時間
Ｔにおいて形成される。トランジスタはこのパルスの先
端に直ぐには応答しない。何故ならば、トランジスタは
飽和状態であったので、そのベース領域には過剰の少数
キャリアからなる飽和電荷がストアされている。トラン
ジスタがターンオフを開始する前にこの過剰な電荷を取
り除かねばならない、これらの少数キャリアを取り除く
為に要する時間は、通常、トランジスタのコレクタ電流
ｉＣが制御パルスの先端に続いて飽和値ＩＣ３の９０％
へ降下するのに要する時間として定義され、蓄積時間ｔ
ｓとして知られている。この期間に続いてトランジスタ
の下降時間ｔｆがあり、それはコレクタ電流が飽和値の
９０％から１０％へ下降するのに要する時間である。ト
ランジスタの全ターンオフ時間ｔ　ＯＦＦは蓄積時間と
下降時間との和である。トランジスタの全ターンオフ時
間に寄与するこれら２つの時間の内で、蓄積時間の方が
相対的な長さという点で一層重要であり、従って本願発
明の主題となっている。

従来、トランジスタの蓄積時間の効果を解消し、従って
トランジスタのスイッチング速度を増加させんとする方
法の一つは過剰のベース電流を除去することによってト
ランジスタが飽和することを防止することであった。こ
の機能を得る為の２つの良く知られた回路は、トランジ
スタのベース端子とコレクタ端子との間にショットキダ
イオードを接続させるショットキクランプ（Ｓｃｈｏｔ
ｔｋｙ　ｃｌａ■Ｐ）と、一対のダイオードを使用して
その一方の端子を共通接続すると共に他方の端子を夫々
トランジスタのベース及びコレクタへ接続させるベーカ
ークランプ（Ｂａｋｅｒ　ｃｌａｏ＋ｐ）とがある。こ
れらの回路はトランジスタのスイッチング時間を減少さ
せる上で効果的なものであるが、それらの特有の制限が
無いわけでは無い。例えば、ショットキダイオードは低
い電流においてのみ低いＶｆ（順方向電圧）を示すに過
ぎない。トランジスタを介しての電流レベルが非常に高
いと、例えばテストピンが遭遇することのある最大５０
０＋ｉＡ程度では、ダイオードのＶｆはベース信号を適
切にクランプするのには高すぎる。別の欠点としては、
両方のタイプのクランプ共多くの適用例において所望さ
れるものよりもコレクタ・エミッタ電圧が大きいという
ことである。更に、これらのクランプのダイオードはフ
ィードバック要素として機能し、それらが遅くされない
限り不安定となることがあり。

そのことはそれらを使用する場合の目的を阻害すること
となる。

更に、成る場合には、トランジスタを完全に飽和状態と
させることが望まれることがあり、その場合には、これ
らのクランプ回路を使用することは出来ない。

トランジスタの遮断特性を改良する別の方法としては、
シャント抵抗をトランジスタのベースへ接続してトラン
ジスタ駆動信号が取り除かれた時にベースへ逆電流を印
加させるものがある。この方法に関連した問題点として
は、トランジスタがターンオフされる時以外の時間中に
電力が消費されるということである。この抵抗を介して
印加される電流を増加させてトランジスタをより高速で
ターンオフさせるので、浪費される電力量は更に増加さ
れる。

本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消し、飽和したトランジスタ
の蓄積時間を減少させその際にトランジスタが完全にオ
ンの状態から完全にオフの状態ヘスイッチするのに要す
る時間を減少させる為の改良した回路を提供することを
目的とする。

本発明によれば、トランジスタをターンオフさせる制御
パルスに応答してトランジスタのベースへ低インピーダ
ンス電流源又は電流シンクを接続させ、その際にベース
から過剰の少数キャリアが取り除かれる速度を増加させ
、それによってトランジスタの蓄積時間を効果的に減少
させるものである。電流源又は電流シンクのベースへの
接続は。

トランジスタのベース端子へ接続されているインダクタ
乃至は誘導子と該インダクタ間の電圧に応答して動作さ
れる補助トランジスタとによって与えられる。制御パル
スの端部はインダクタを介しての電流を変化させ、それ
によりインダクタ間に過渡的電圧を発生させる。この電
圧は補助トランジスタのベースへ印加されてそれをター
ンオンさせる。これが起こると、補助トランジスタはト
ランジスタのタイプに応じて主スイツチングトランジス
タのベースを電流源又はシンクへ接続し、その際に電流
の流れを増加すると共にストアされた少数キャリアのト
ランジスタのベース領域からの転送を増加させ、その蓄
積時間を減少させる。

以下、添付の図面を参考に、本発明の具体的な実施の態
様に付いて詳細に説明する。尚、以下の本発明の好適実
施例の説明においては、本発明及びその適用を容易に理
解出来る様にする為に、特に本発明を自動テスト装置用
のピンドライバ回路に使用した場合に付いて説明する。

然し乍ら、本発明の実際的な適用はそれに限定されるも
のでは無いことは当業者等にとって明らかなことである
。

本発明は、飽和したトランジスタを迅速にターンオフす
ることが可能であることが所望される任意の状況におい
て使用することが可能なものである。

第２図に関して説明すると、スイッチング回路はスイッ
チングトランジスタ１０を有しており。

トランジスタ１０のエミッタ端子及びコレクタ端子は夫
々比較的高い電位及び低い電位へ接続されている。この
トランジスタのベース端子はスイッチ１２を介して低い
電圧源へ接続されている。動作に付いて説明すると、ス
イッチ１２が閉成されてトランジスタ１０のベースを低
電圧源、即ち電流シンク、へ接続させると、トランジス
タは導通状態とされ、そのコレクタ出力端子へ高電圧信
号を提供する。スイッチ１２が開成されると、トランジ
スタはターンオフされ、比較的低い電圧信号がその出力
端子に現れる。

スイッチ１２の開成動作に応答してトランジスタがター
ンオフする場合の応答性を増加させる為に、本発明に基
づいて構成された蓄積時間減少回路がトランジスタのベ
ースに接続されている。この蓄積時間減少回路は、トラ
ンジスタのベース端子とスイッチ１２との間に直接接続
されているインダクタ１４を有すると共に、主スイツチ
ングトランジスタ１０と相補的なタイプの補助トランジ
スタ１６を有している。従って、主トランジスタ１０が
ＰＮＰ　トランジスタであると、補助トランジスタ１６
はＮＰＮトランジスタである。補助トランジスタ１６は
、そのベース・エミッタ回路が該インダクタと並列的で
あり、そのエミッタ端子がインダクタ１４とスイッチン
グトランジスタ１０のベースとの接続点に接続されてお
り、且つそのベース端子がインダクタ１４の他方の端子
、即ちスイッチングトランジスタ１０のベースから離れ
た方の端子へ接続して、接続されている。補助トランジ
スタ１６のコレクタは正の電圧源へ接続されている。

本発明の好適な実施例においては、補助トランジスタ１
６は「高速」トランジスタであって、スイッチングトラ
ンジスタ１０として通常使用される比較的低速のパワー
トランジスタと対照される。

動作に付いて説明すると、スイッチ１２が開成及び閉成
される毎に、インダクタ１４を介しての電流の流れの変
化がインダクタの磁界を確立したり崩壊させたりして、
インダクタ両端間に過渡的電圧を発生する。このインダ
クタ両端間に現れる電圧を第３図に示しである。スイッ
チ１２が開成されてスイッチングトランジスタをターン
オフさせると、インダクタの磁界が崩壊を開始し、イン
ダクタ両端間にシャープな正の過渡的電圧が現れる。こ
の電圧を補助トランジスタ１６のベースへ印加させると
、このトランジスタは導通状態となり、その際にトラン
ジスタ１６のコレクタ・エミッタ経路を介してスイッチ
ングトランジスタ１０のベースへの低インピーダンス電
流源を提供する。

換言すると、トランジスタ１６はインダクタ１４内のエ
ネルギを増幅する。このエネルギの効果は、スイッチン
グトランジスタ１０のベースへの電流の流れを増加させ
ることであり、その結果ストアされた少数キャリアが迅
速に取り除かれ、従ってトランジスタの蓄積時間が減少
される。

インダクタ１４の磁界が完全に崩壊すると、高電圧は補
助トランジスタ１６のベース端子には最早存在しなくな
る。従って、このトランジスタはターンオフする。故に
、補助トランジスタ１６は導通状態とされ、従ってスイ
ッチ１２の開成時から開始する短期間の間だけ電力を消
費するだげで、主スイツチングトランジスタ１０を迅速
にターンオフさせる。この機能が完了されると、補助ト
ランジスタ１６もターンオフし、従って電力消費を最小
としている。その結果、比較的大きな電流がトランジス
タ１０のベースへ印加されてそのトランジスタを迅速に
ターンオフさせることが可能であり、その際に大量の電
力を不必要に浪費することはない。

更にこの点に関して説明すると、トランジスタ１０のベ
ース電流に関連してインダクタ１４を選択するが、その
際に、インダクタ１４がトランジスタ１０を迅速にター
ンオフさせる為にそのベースへ充分な逆電流を与えるの
に適切な期間の間トランジスタ１６を導通状態に維持す
るのに必要な大きさであり且つ必要な長さ持続する駆動
電圧を提供する様に選択される。従って、このインダク
タはかなり小さくすることが可能である。

後にスイッチ１２が閉成されてスイッチングトランジス
タ１０を導通状態とさせると、インダクタ１４によって
提供されるインピーダンスはトランジスタ１０がターン
オンする速度を遅くさせることが可能である。実際上、
トランジスタは、スイッチの開成の結果として印加され
る駆動パルスに応答して迅速にターンオンするのではな
く、第３図に点線で示した如く、ランプ関数に従ってゆ
つくりとターンオンする。トランジスタ１０の動作中に
インダクタのインピーダンスの効果を無効とさせる為に
、インダクタをシャントしてダイオード１８を設けるこ
とが可能である。従って、スイッチ１２が閉成されてト
ランジスタを電流シンクへ接続させると、ダイオード１
８はトランジスタのベース電流がインダクタをバイパス
することを可能とし、スイッチが迅速にターンオンする
ことを可能とする。更に、このダイオードは、第３図に
点線及び実線で示した如く、インダクタの端子に現れる
負の電圧スパイクをクリップすべく機能する。然し乍ら
、ダイオード１８は、トランジスタの蓄積時間を減少さ
せることに関して上述した動作にはなんの影響も与える
ものではない。

第２図に示した実施例においては、スイッチングトラン
ジスタ１０はＰＮＰ型トランジスタとして示してあり、
且つ補助トランジスタ１６は相補的な型のトランジスタ
として示しである。然し乍ら、本発明はＮＰＮ型のスイ
ッチングトランジスタにも同様に適用可能である。この
場合、補助トランジスタ１６はＰＮＰ型トランジスタで
そのコレクタは電流シンクへ接続され、且つバイパスダ
イオード１８は第２図に示したのとは逆の方法で接続さ
れる。

本発明の蓄積時間減少回路を組み込んだ自動テスト装置
用のピンドライバ回路の１例を第４図に示しである。こ
のピンドライバ回路は、基本的に、一対の相補的トラン
ジスタ２０及び２２を有しており、それらのコレクタ端
子は共通に接続して本回路の出力端子を形成している。

これらのトランジスタのエミッタは、電流源及び電流シ
ンクへ夫々接続されている。これらのトランジスタのベ
ース端子は、一対のスイッチ２４及び２６を介して、負
の駆動電位及び正の駆動電位へ夫々接続されている。好
適には、これらのスイッチは、点線で示した如く、共通
して交互に動作され、トランジスタ２ｏ及び２２を交互
にターンオンさせる、即ち他方のトランジスタがターン
オフされると一方のトランジスタがターンオンされる。

蓄積時間減少回路は、インダクタ２８と、補助トランジ
スタ３ｏと、バイパスダイオード３２とを有しており、
第２図に関して前に説明した態様でスイッチングトラン
ジスタ２０及び２２の各々のベースへ接続されている。

各補助トランジスタは、それが接続されているスイッチ
ングトランジスタ２０又は２２と相補的なタイプである
。好適には、補助トランジスタ３０を介して夫々のトラ
ンジスタ２０及び２２のベース端子へ印加されるバイア
ス電位は、スイッチ２４及び２６を介して印加される駆
動電位から派生させることが可能である。

この蓄積時間減少回路をビンドライバのスイッチングト
ランジスタへ適用した場合、他方のトランジスタが完全
にターンオフする前に一方のトランジスタがターンオン
することが無いことを確保する為に各スイッチングトラ
ンジスタ２０及び２２のベースへ接続される配線内に遅
延を挿入する必要は最早無い、第４図に示したタイプの
回路において使用される実際のテストにおいて、スイッ
チ２４及び２６によって約２０−２５ｍＡの駆動電流を
スイッチ動作させると、補助トランジスタを介して約２
８＋ｓＡピークの電流パルスが発生され、それは約５−
１０ｎｓ持続する。スイッチングトランジスタ２０及び
２２のターンオフ時間は通常の値である約５００８から
約Ｉｏｎｓへ減少される。この様にトランジスタターン
オフ時間に８０％の減少があるということは、一層高い
テスト周期を使用することが可能となり、自動テスト装
置の処理速度を増加させることが可能となる。

第５図は、第２図の実施例の場合に得られるものよりも
更に高速の応答時間を持った本発明の別の実施例を示し
ている。この実施例においては、補助トランジスタ１６
をターンオンさせる動作電圧を発生するインダクタ１４
はスイッチングトランジスタ１０のベースと直列に接続
されていない。

寧ろ、それはシャント型の構成で設けられている。

更に詳細に説明すると、インダクタ１４は補助トランジ
スタ１６のベースと電圧源ＶＤとの間に接続されている
。抵抗３４がインダクタ１４と直列的に接続されており
、電圧源での電流の流出を制限している。ダイオード３
６も２つのトランジスタのベース端子の間でインダクタ
１４と直列的に接続されている。

動作に付いて説明すると、スイッチ１２が閉じられると
、小さな電流が電圧源ＶＤから電流シンクへ抵抗３４と
インダクタ１４とダイオード３６との直列接続を介して
流れる。この場合、ダイオード３６の幾何学的形状、即
ち動作特性は、トランジスタ１６のものと相対的に選択
すべきであって、その際にスイッチが閉じられた場合に
ダイオードは電流を流すがトランジスタ１６は動作され
ない様に選択すべきである。その後にスイッチ１２が開
かれると、インダクタを介しての電流の流れは遮断され
、その際に磁界が崩壊すると電圧パルスが発生される。

このパルスは補助トランジスタ１６をターンオンさせ、
バイアス電位をスイッチングトランジスタ１０のベース
へ接続させる。。

スイッチ１２が開かれると、インダクタ１４の両端間に
電圧が発生される結果、ダイオード３６を介してトラン
ジスタ１０のベースへ幾らかの電流が流れる。この電流
の流れの経路を望まない場合には、補助トランジスタ１
６のエミッタとダイオード３６のカソードとの間に別の
インダクタ３８を接続させれば良い、この場合には、ス
イッチ１２が開かれると、インダクタ１４のみならずイ
ンダクタ３８の両端間にも電圧が現れる。この電圧はダ
イオード３６を逆バイアスさせてそれをターンオフさせ
る。従って、インダクタ１４両端間の電圧の全てがトラ
ンジスタ１６のベース八印加される。

本発明のこの実施例に使用されている２つのインダクタ
１４及び３８は極めて小さいものとすることが可能であ
り、例えば、各々２．７μｈ近傍の値とすることが可能
であって、そうすることによって高スイツチング速度能
力を与えることが可能である。

第５図の実施例に示した蓄積時間減少回路は、スイッチ
１２が閉じられる場合に電圧源ＶＤから幾らかの電力を
消費するが、この場合の流出電流は従来のシャント抵抗
回路において消費されるものよりもかなり少ないものと
することが可能である。何故ならば、抵抗３４とインダ
クタ１４の結合インピーダンスをシャント抵抗だけの場
合よりもかなり大きくさせることが可能であり、そうす
ることによって電流を制限することが可能だからである
。

上述したあとの実施例においては、速度が増加するとい
うことに加えて、別の利点が有り、それが特定の適用例
において使用されることの決定的原因となり得るもので
ある１例えば、スイッチ１２がモノリシック（即ち、ソ
リッドステート）スイッチである場合には、その熱的特
性がスイッチングトランジスタ１０に対するベース電流
をターンオンされた後にスイッチがウオームアツプする
間の時間に渡って増加させることがある。インダクタ両
端間の電圧はそれを介して流れる電流変化によって決定
されるので、スイッチングトランジスタ１０のベースと
直列のインダクタは補助トランジスタ１６を無意識的に
ターンオンさせるのに充分な電圧を発生させることが可
能である。然し乍ら、シャントインダクタを介しての電
流は抵抗３４によって一定に維持され、従ってスイッチ
１２のコンダクタンスにおける変化にはそれ程影響され
ることはない。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、上述
した説明は特に本発明をビンドライバ回路に適用した場
合のものであるが、その他の多くの場合に適用すること
が可能であり、例えば、サーマルプリンタの針電極ドラ
ンバ、ラインプリタのハンマードライバ、その他高速で
高電流をスイッチ動作させることが望まれる多くの場合
に適用することが可能である。

【図面の簡単な説明】

第１図はトランジスタの典型的なターンオフ特性を示し
た電圧一時間グラフ図、第２図は本発明の蓄積時間を減
少させる概念を適用したスイッチング回路を示した回路
図、第３図は第２図の回路の動作特性を示した電圧一時
間グラフ図、第４図は本発明の原理を導入したピンドラ
イバ回路を示した回路図、第５図は本発明の別の実施例
を示した回路図、である。 （符合の説明） １０ニスイツチングトランジスタ １２：スイッチ １４：インダクタ １６：補助トランジスタ １８：ダイオード 特許出願人　フェアチアイルド　カメラアンド　インス
トルメント コーポレーション 図面の浄１！）（内容に変更なし） ｌＴ翠１μ 手続卒市正書（方式） ％式％ １、事件の表示　昭和５９年　特　許　願　第２６６４
９７　号３、補正をする者 事件との関係　特許出願人 ・４０代理人 ５、補正命令の日付 昭和６０年３月６日（６０年３月２６日発送）６、補正
により増加する発明の数　な　し９、添付書類の目録

Claims (1)

1. 【特許請求の範囲】 １、　飽和したスイッチングトランジスタの蓄積時間を
   減少させその際に前記トランジスタが制御パルスに応答
   してターンオフするのに要する時間を減少させる回路に
   おいて、前記制御パルス源に動作接続して設けられたイ
   ンダクタであって前記スイッチングトランジスタが動作
   されると前記インダクタを介しての電流の流れが変化す
   るインダクタが設けられており、エミッタを前記スイッ
   チングトランジスタのベースへ接続しベースを前記イン
   ダクタへ接続し且つコレクタをバイアス電位へ接続した
   補助トランジスタが設けられており、制御パルスの端部
   によって発生される前記インダクタを介しての電流の流
   れにおける変化が前記補助トランジスタの前記ベースに
   電圧を発生させその際に前記補助トランジスタを導通状
   態とさせて前記スイッチングトランジスタのベースを前
   記バイアス電位へ接続させることを特徴とする回路。 ２、特許請求の範囲第１項において、前記スイッチング
   トランジスタはＮＰＮ及びＰＮＰの何れかの型であり、
   前記補助トランジスタはその相補的な型であることを特
   徴とする回路。 ３、特許請求の範囲第１項又は第２項において。 前記インダクタが前記制御パルス源と前記スイッチング
   トランジスタのベースとの間に直列に接続されているこ
   とを特徴とする回路。 ４、特許請求の範囲第１項、第２項、又は第３項におい
   て、前記補助トランジスタのエミッタが前記インダクタ
   と前記スイッチングトランジスタのベースとの接続部に
   接続されており、前記補助トランジスタのベースが前記
   インダクタの前記接続部から離れた方の端子に接続され
   ていることを特徴とする回路。 ５、特許請求の範囲第３項又は第４項において、前記ス
   イッチングトランジスタが制御パルスによってターンオ
   ンされると前記インダクタのインピ−ダンスをシャント
   する様に前記インダクタと並列に接続してダイオードが
   設けられていることを特徴とする回路。 ６、特許請求の範囲第１項又は第２項において、前記イ
   ンダクタは前記制御パルス源と第２電位との間に直列に
   接続されていることを特徴とする回路。 ７、　特許請求の範囲第６項において、前記インダクタ
   と直列に接続して抵抗が設けられていることを特徴とす
   る回路。 ８、　特許請求の範囲第６項又は第７項において。 前記補助トランジスタのベースと前記制御パルス源との
   間に接続してダイオードが設けられていることを特徴と
   する回路。 ９、特許請求の範囲第８項において、前記補助トランジ
   スタのエミッタと前記ダイオードとの間に接続して第２
   インダクタが設けられていることを特徴とする回路。 １０、特許請求の範囲第２項乃至第９項の内の何れか１
   項におけるスイッチング回路で自動テスト装置用のピン
   ドライバ回路として使用するスイッチング回路であって
   、前記スイッチングトランジスタのエミッタ及びコレク
   タの１つが電流源へ接続されており、前記第１スイツチ
   ングトランジスタと相補的な型の第２スイツチングトラ
   ンジスタが設けられておりそのエミッタ及びコレクタの
   一方が電流シンクへ接続され且つ前記両スイッチングト
   ランジスタのエミッタ及びコレクタの他方が互いに接続
   されて前記回路の出力端子を形成しており、前記制御パ
   ルス源に動作接続されて第２インダクタが設けられてい
   て前記第２スイツチングトランジスタが動作される場合
   に前記インダクタを介しての電流の流れが変化し、前記
   第２スイツチングトランジスタと相補的な型の第２補助
   トランジスタが設けられていてそのベースは前記第２ス
   イツチングトランジスタと関連するインダクタに接続さ
   れておりそのエミッタは前記第２スイツチングトランジ
   スタのベースへ接続されており且つそのコレクタは第２
   バイアス電位へ接続されており、前記制御パルスは前記
   スイッチングトランジスタの一方のもののベースを比較
   的低い駆動電位へ又前記スイッチングトランジスタの他
   方のもののベースを比較的高い駆動電位へ交互に接続さ
   せることによって発生され前記スイッチングトランジス
   タを交互にターンオンさせることを特徴とする回路。 １１、特許請求の範囲第１０項におけるピンドライバ回
   路であって、前記低駆動電位が前記バイアス電位の一方
   と同じであり、且つ前記高駆動電位が前記バイアス電位
   の他方と同じであることを特徴とする回路。 １２、飽和したトランジスタの蓄積時間を減少させる方
   法において、前記トランジスタがターンオンされるべき
   であることを表す信号に応答して電圧パルスを発生し、
   前記電圧パルスに応答して前記トランジスタのベースへ
   電流源及び電流シンクの一方を接続させその際に前記ト
   ランジスタのベース領域内にストアされている少数キャ
   リアを迅速に取り除くことを特徴とする方法。 １３、特許請求の範囲第１２項において、駆動電流が前
   記トランジスタのベースへ印加されて前記トランジスタ
   をターンオンさせる時に発生されることの可能な電圧パ
   ルスを制限することを特徴とする方法。