JP3048507B2 - Ｇｔｏのゲート回路 - Google Patents
Ｇｔｏのゲート回路Info
- Publication number
- JP3048507B2 JP3048507B2 JP6268455A JP26845594A JP3048507B2 JP 3048507 B2 JP3048507 B2 JP 3048507B2 JP 6268455 A JP6268455 A JP 6268455A JP 26845594 A JP26845594 A JP 26845594A JP 3048507 B2 JP3048507 B2 JP 3048507B2
- Authority
- JP
- Japan
- Prior art keywords
- gto
- gate
- power supply
- capacitor
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Power Conversion In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ｄｉ／ｄｔの大きいオ
フゲート電流を供給できるオフゲート回路を備えたＧＴ
Ｏのゲート回路に関する。
フゲート電流を供給できるオフゲート回路を備えたＧＴ
Ｏのゲート回路に関する。
【０００２】
【従来の技術】半導体の製造技術の進歩にともない、Ｇ
ＴＯ（ゲートターンオフサイリスタ）の大容量化が可能
になってきた。ＧＴＯのターンオン／ターンオフは、Ｇ
ＴＯのゲートに対して、ゲート駆動回路から電流を流す
ことにより行う。
ＴＯ（ゲートターンオフサイリスタ）の大容量化が可能
になってきた。ＧＴＯのターンオン／ターンオフは、Ｇ
ＴＯのゲートに対して、ゲート駆動回路から電流を流す
ことにより行う。
【０００３】図６は従来のＧＴＯのゲート回路の構成を
記したものである。同図において、１はＧＴＯ、２ａ、
２ｂは直列接続されたオフ電源とオン電源で、その直列
接続点は、ＧＴＯ１のカソードに接続されている。オフ
スイッチ３ａ（以下単にスイッチと記す）の一端はオフ
電流制限抵抗４ａ（以下単に制限抵抗と記す）を介して
オフ電源２ａの負極端子に接続され、オンスイッチ３ｂ
（以下単にスイッチと記す）の一端はオン電流制限抵抗
４ｂ（以下単に制限抵抗と記す）を介し、オンスイッチ
３ｃ（以下単にスイッチと記す）の一端はオン電流制限
抵抗４ｃ（以下単に制限抵抗と記す）を介してオフ電源
２ｂの正極端子に接続される。スイッチ３ａ，３ｂ，３
ｃのそれぞれの他端は共通にＧＴＯ１のゲートに接続さ
れている。ここで、スイッチ３ａ，３ｂ，３ｃのそれぞ
れの他端とＧＴＯ１のゲート間に接続されている５は、
配線インダクタンスを示しており、そのインダクタンス
値はＬとする。又、オフ電源２ａ，オン電源２ｂの電圧
の値は、それぞれＶ2a, Ｖ2bとする。更に、制限抵抗４
ａ，４ｂ，４ｃの抵抗値は、それぞれＲ4a，Ｒ4b，Ｒ4c
とする。
記したものである。同図において、１はＧＴＯ、２ａ、
２ｂは直列接続されたオフ電源とオン電源で、その直列
接続点は、ＧＴＯ１のカソードに接続されている。オフ
スイッチ３ａ（以下単にスイッチと記す）の一端はオフ
電流制限抵抗４ａ（以下単に制限抵抗と記す）を介して
オフ電源２ａの負極端子に接続され、オンスイッチ３ｂ
（以下単にスイッチと記す）の一端はオン電流制限抵抗
４ｂ（以下単に制限抵抗と記す）を介し、オンスイッチ
３ｃ（以下単にスイッチと記す）の一端はオン電流制限
抵抗４ｃ（以下単に制限抵抗と記す）を介してオフ電源
２ｂの正極端子に接続される。スイッチ３ａ，３ｂ，３
ｃのそれぞれの他端は共通にＧＴＯ１のゲートに接続さ
れている。ここで、スイッチ３ａ，３ｂ，３ｃのそれぞ
れの他端とＧＴＯ１のゲート間に接続されている５は、
配線インダクタンスを示しており、そのインダクタンス
値はＬとする。又、オフ電源２ａ，オン電源２ｂの電圧
の値は、それぞれＶ2a, Ｖ2bとする。更に、制限抵抗４
ａ，４ｂ，４ｃの抵抗値は、それぞれＲ4a，Ｒ4b，Ｒ4c
とする。
【０００４】次に、前述構成から成る図６のＧＴＯのゲ
ート回路の動作を説明する。ＧＴＯ１のターンオンは以
下のようにして行う。スイッチ３ａをオフにした後、ス
イッチ３ｂ，３ｃをオンする。オン電源２ｂから制限抵
抗４ｂ，４ｃを介してＧＴＯ１のゲートに電流が流れ、
ＧＴＯ１がターンオンする。この時、ＧＴＯ１のゲート
に流れる電流ｉFGは(1) 式のようになる。
ート回路の動作を説明する。ＧＴＯ１のターンオンは以
下のようにして行う。スイッチ３ａをオフにした後、ス
イッチ３ｂ，３ｃをオンする。オン電源２ｂから制限抵
抗４ｂ，４ｃを介してＧＴＯ１のゲートに電流が流れ、
ＧＴＯ１がターンオンする。この時、ＧＴＯ１のゲート
に流れる電流ｉFGは(1) 式のようになる。
【０００５】
【数１】 ｉFG＝［（Ｖ2b−ＶGK）／Ｒ］×［１−ｅｘｐ（−L ×ｔ/R)] ……(1) Ｒ＝Ｒ4b・Ｒ4c／（Ｒ4b＋Ｒ4c） ……(2) ただし、(1) 式においてＶGKはＧＴＯ１のゲートカソー
ド間電圧、ｔはスイッチ３ｂ，３ｃをオンしたときから
の経過時間である。Ｒは制限抵抗４ｂ，４ｃの並列抵抗
値で(2) 式で表す値とする。ＧＴＯ１がオンした後、ス
イッチ３ｃをオフする。このとき、ＧＴＯのゲートに流
れる電流ｉFGは(3) 式のようになる。
ド間電圧、ｔはスイッチ３ｂ，３ｃをオンしたときから
の経過時間である。Ｒは制限抵抗４ｂ，４ｃの並列抵抗
値で(2) 式で表す値とする。ＧＴＯ１がオンした後、ス
イッチ３ｃをオフする。このとき、ＧＴＯのゲートに流
れる電流ｉFGは(3) 式のようになる。
【０００６】
【数２】 ｉFG＝（Ｖ2b−ＶGK）×［１／Ｒ4b＋ｅｘｐ（−Ｌ×ｔ／Ｒ4b）／Ｒ4c］ ……(3) ただし、(3) 式におけるｔはスイッチ３c をオフした時
からの経過時間である。
からの経過時間である。
【０００７】ＧＴＯ１のターンオフは以下のように行
う。スイッチ３ｂをオフした後、スイッチ３ａをオンす
る。ＧＴＯ１からのゲートから、制限抵抗４ａを介して
オフ電源２ａに電流が流れる。この時のゲート電流ｉRG
は(4) 式のようになる。
う。スイッチ３ｂをオフした後、スイッチ３ａをオンす
る。ＧＴＯ１からのゲートから、制限抵抗４ａを介して
オフ電源２ａに電流が流れる。この時のゲート電流ｉRG
は(4) 式のようになる。
【０００８】
【数３】 ｉRG＝（Ｖ2a−ＶGK）／Ｒ4a×［１−ｅｘｐ（−Ｌ×ｔ／Ｒ4a）］…(4) この時の電流変化率ｄｉRG／ｄｔは、(5) 式のようにな
る。
る。
【０００９】
【数４】 ｄｉRG／ｄｔ＝（Ｖ2a−ＶGK）／Ｌ×ｅｘｐ（−Ｌ×ｔ／Ｒ4a）］…(5) この電流により、ＧＴＯ１がターンオフする。ＧＴＯ１
がターンオフすると、ＧＴＯ１のケート・カソード間は
高抵抗になるため、ＧＴＯ１のゲート電流は減少し、ゲ
ート・カソード間は、ほぼオフ電源２ａの電圧Ｖ2aにな
る。この時のスイッチ３ａ，３ｂ，３ｃの動作とＧＴＯ
１のゲート電圧，電流波形例を図７に示す。
がターンオフすると、ＧＴＯ１のケート・カソード間は
高抵抗になるため、ＧＴＯ１のゲート電流は減少し、ゲ
ート・カソード間は、ほぼオフ電源２ａの電圧Ｖ2aにな
る。この時のスイッチ３ａ，３ｂ，３ｃの動作とＧＴＯ
１のゲート電圧，電流波形例を図７に示す。
【００１０】
【発明が解決しようとする課題】ところで、ＧＴＯ１に
流すゲート電流は、ＧＴＯ毎に、ゲートに流す電流の推
奨値が定められている。東芝のＧＴＯ，ＳＧ６００ＥＸ
２１のゲート駆動条件では以下の値が推奨されている
（東芝データブック 整流素子・サイリスタ大形編１９
９２より抜粋）。
流すゲート電流は、ＧＴＯ毎に、ゲートに流す電流の推
奨値が定められている。東芝のＧＴＯ，ＳＧ６００ＥＸ
２１のゲート駆動条件では以下の値が推奨されている
（東芝データブック 整流素子・サイリスタ大形編１９
９２より抜粋）。
【００１１】ＩFGM ≧５［Ａ］ ｔW1約２０［μｓ］ ＩFG≧２［Ａ］ ｄｉRG／ｄｔ＝２０〜３０［Ａ／μｓ］ ＩRG＝１８０〜２２０［Ａ］ ＶRG＝２０〜３５［Ｖ］ 上記の値から大きくそれるとＧＴＯの能力及びそれを組
込む装置の信頼性が低下する。特にターンオフ時のｄｉ
RG／ｄｔ及びＩRGが低い場合、ＧＴＯのターンオフに要
する時間が長くなったり、ターンオフ能力の低下にな
る。
込む装置の信頼性が低下する。特にターンオフ時のｄｉ
RG／ｄｔ及びＩRGが低い場合、ＧＴＯのターンオフに要
する時間が長くなったり、ターンオフ能力の低下にな
る。
【００１２】ｄｉRG／ｄｔ，ＩRGなどのゲートに流す電
流の大きさは、ＧＴＯの容量、ＧＴＯに流れている電流
の大きさなどに依存して大きくなる。しかしながら、Ｖ
RGの大きさは、ＧＴＯの容量によらず、ほとんどのＧＴ
Ｏでほぼ一定の推奨値となっている。
流の大きさは、ＧＴＯの容量、ＧＴＯに流れている電流
の大きさなどに依存して大きくなる。しかしながら、Ｖ
RGの大きさは、ＧＴＯの容量によらず、ほとんどのＧＴ
Ｏでほぼ一定の推奨値となっている。
【００１３】ｄｉRG／ｄｔ及びＩRGを大きくする場合、
ＧＴＯのゲート電源の電圧を大きくするか、ＧＴＯのゲ
ート回路とＧＴＯを接続するインピーダンスＬを小さく
する方法がある。前者の方法では、ＶRGが大きくなるた
め、主に後者の方法が用いられる。しかし、該インピー
ダンスＬを減すことにも限界があり、特に大容量のＧＴ
Ｏ変換器になると、ゲート駆動回路とＧＴＯに物理的な
距離が必要になるため該インピーダンスＬを減すための
構造設計が非常に困難になる。従って、本発明の目的
は、簡単な回路構成で、ＧＴＯのゲート電流のｄｉRG／
ｄｔを大きくするＧＴＯのゲート回路を提供することに
ある。
ＧＴＯのゲート電源の電圧を大きくするか、ＧＴＯのゲ
ート回路とＧＴＯを接続するインピーダンスＬを小さく
する方法がある。前者の方法では、ＶRGが大きくなるた
め、主に後者の方法が用いられる。しかし、該インピー
ダンスＬを減すことにも限界があり、特に大容量のＧＴ
Ｏ変換器になると、ゲート駆動回路とＧＴＯに物理的な
距離が必要になるため該インピーダンスＬを減すための
構造設計が非常に困難になる。従って、本発明の目的
は、簡単な回路構成で、ＧＴＯのゲート電流のｄｉRG／
ｄｔを大きくするＧＴＯのゲート回路を提供することに
ある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、請求項１に記載の発明は、オフ電流制限抵抗とオフ
スイッチからなる第１の直列回路を介して前記ＧＴＯに
オフゲート電流を供給するオフ電源と、オン電流制限抵
抗とオンスイッチとからなる第２の直列回路を介して前
記ＧＴＯにオンゲート電流を供給するオン電源を備えた
ＧＴＯのゲ―ト回路において、一端が前記ＧＴＯのカソ
ードに接続され他端が前記第１の直列回路を介して前記
ＧＴＯのゲートに接続されるコンデンサと、該コンデン
サと前記オフ電源との間に設けられ前記コンデンサを前
記オフ電源電圧以上の電圧に充電する昇圧回路と、前記
オフ電源の負極に一端が接続され他端が前記ＧＴＯのゲ
ートに接続されるオフバイアス抵抗とオフバイアススイ
ッチとの直列回路を備えたことを特徴とするものであ。
め、請求項１に記載の発明は、オフ電流制限抵抗とオフ
スイッチからなる第１の直列回路を介して前記ＧＴＯに
オフゲート電流を供給するオフ電源と、オン電流制限抵
抗とオンスイッチとからなる第２の直列回路を介して前
記ＧＴＯにオンゲート電流を供給するオン電源を備えた
ＧＴＯのゲ―ト回路において、一端が前記ＧＴＯのカソ
ードに接続され他端が前記第１の直列回路を介して前記
ＧＴＯのゲートに接続されるコンデンサと、該コンデン
サと前記オフ電源との間に設けられ前記コンデンサを前
記オフ電源電圧以上の電圧に充電する昇圧回路と、前記
オフ電源の負極に一端が接続され他端が前記ＧＴＯのゲ
ートに接続されるオフバイアス抵抗とオフバイアススイ
ッチとの直列回路を備えたことを特徴とするものであ。
【００１５】又、請求項２に記載の発明は、オフ電流制
限抵抗とオフスイッチからなる第１の直列回路を介して
前記ＧＴＯにオフゲート電流を供給するオフ電源と、オ
ン電流制限抵抗とオンスイッチとからなる第２の直列回
路を介して前記ＧＴＯにオンゲート電流を供給するオン
電源を備えたＧＴＯのゲ―ト回路において、一端が前記
ＧＴＯのカソードに接続され他端が前記第１の直列回路
を介して前記ＧＴＯのゲートに接続されるコンデンサ
と、該コンデンサと前記オフ電源との間に設けられ前記
コンデンサを前記オフ電源電圧以上の電圧に充電する昇
圧回路と、前記コンデンサの他端に陽極が接続され陰極
が前記オフ電源の負極に接続されるダイオードと、陰極
が前記ＧＴＯのゲートに接続され陽極が前記オフ電源の
負極に接続されるダイオードを備えたことを特徴とする
ものである。
限抵抗とオフスイッチからなる第１の直列回路を介して
前記ＧＴＯにオフゲート電流を供給するオフ電源と、オ
ン電流制限抵抗とオンスイッチとからなる第２の直列回
路を介して前記ＧＴＯにオンゲート電流を供給するオン
電源を備えたＧＴＯのゲ―ト回路において、一端が前記
ＧＴＯのカソードに接続され他端が前記第１の直列回路
を介して前記ＧＴＯのゲートに接続されるコンデンサ
と、該コンデンサと前記オフ電源との間に設けられ前記
コンデンサを前記オフ電源電圧以上の電圧に充電する昇
圧回路と、前記コンデンサの他端に陽極が接続され陰極
が前記オフ電源の負極に接続されるダイオードと、陰極
が前記ＧＴＯのゲートに接続され陽極が前記オフ電源の
負極に接続されるダイオードを備えたことを特徴とする
ものである。
【００１６】
【作用】前述のように構成された請求項１に記載の発明
によれば、コンデンサを昇圧回路を介してオフ電源の電
圧以上の電圧に充電しておき、ＧＴＯのターンオフ時に
は、オフスイッチを閉じ第１の直列回路を介してターン
オフゲートパルス電流を前記コンデンサから供給し、タ
ーンオフ完了後にはオフバイアススイッチを閉じオフバ
イアスをオフ電源から供給するようにしたので、ｄｉ／
ｄｔの大きいターンオフゲートパルス電流を供給するこ
とができる。
によれば、コンデンサを昇圧回路を介してオフ電源の電
圧以上の電圧に充電しておき、ＧＴＯのターンオフ時に
は、オフスイッチを閉じ第１の直列回路を介してターン
オフゲートパルス電流を前記コンデンサから供給し、タ
ーンオフ完了後にはオフバイアススイッチを閉じオフバ
イアスをオフ電源から供給するようにしたので、ｄｉ／
ｄｔの大きいターンオフゲートパルス電流を供給するこ
とができる。
【００１７】又、請求項２に記載の発明によれば、ｄｉ
／ｄｔの大きいターンオフゲートパルス電流を供給する
ことができる効果に加え、オフバイアススイッチを省略
し、オフスイッチをオフバイアススイッチと兼用出来る
効果も得られる。
／ｄｔの大きいターンオフゲートパルス電流を供給する
ことができる効果に加え、オフバイアススイッチを省略
し、オフスイッチをオフバイアススイッチと兼用出来る
効果も得られる。
【００１８】
【実施例】図１は、請求項１に記載の発明の一実施例を
示す構成図で、図６と同一符号のものは、同一の構成要
素であり、その説明は省略する。同図において、６はコ
ンデンサで、一端をＧＴＯ１のカソードに接続し、他端
を制限抵抗４ａとスイッチ３ａとからなる第１の直列回
路を介してＧＴＯ１のゲートに接続する。
示す構成図で、図６と同一符号のものは、同一の構成要
素であり、その説明は省略する。同図において、６はコ
ンデンサで、一端をＧＴＯ１のカソードに接続し、他端
を制限抵抗４ａとスイッチ３ａとからなる第１の直列回
路を介してＧＴＯ１のゲートに接続する。
【００１９】オフ電源２ａに並列接続されるスイッチン
グ素子８とリアクトル７とからなる直列回路と、この直
列回路の直列接続点にカソードが接続され、アノードが
コンデンサ６の他端に接続されるダイオード９から成る
回路は昇圧回路である。この昇圧回路は、通常昇圧チヨ
ッパと呼ばれ、コンデンサ６をオフ電源２ａの電圧以上
の電圧に充電する機能を有している。
グ素子８とリアクトル７とからなる直列回路と、この直
列回路の直列接続点にカソードが接続され、アノードが
コンデンサ６の他端に接続されるダイオード９から成る
回路は昇圧回路である。この昇圧回路は、通常昇圧チヨ
ッパと呼ばれ、コンデンサ６をオフ電源２ａの電圧以上
の電圧に充電する機能を有している。
【００２０】オフ電源２ａの負極とＧＴＯのゲート間に
オフバイアススイッチ３ｄとオフバイアス抵抗４ｄから
なる直列回路を接続する。次に、前述の構成から成る請
求項１の発明の動作を図１，図２を参照して説明する。
オフバイアススイッチ３ｄとオフバイアス抵抗４ｄから
なる直列回路を接続する。次に、前述の構成から成る請
求項１の発明の動作を図１，図２を参照して説明する。
【００２１】ＧＴＯ１のターンオン動作は図６、図７を
用いて説明した従来の実施例と同じであるため省略す
る。ターンオフ動作は以下のようにして行う。
用いて説明した従来の実施例と同じであるため省略す
る。ターンオフ動作は以下のようにして行う。
【００２２】昇圧回路のスイッチング素子８をＰＷＭ制
御することにより、コンデンサ６の電圧ｖ6 はオフ電源
２ａの電圧Ｖ2a以上になっている。図２に示すようにス
イッチ３ｂをオフした後にスイッチ３ａをオンすればタ
ーンオフゲート電流ｉG を、高い電圧のコンデンサ６よ
り供給することにより、ターンオフ時のゲート電流の立
上り（ｄｉRG／ｄｔ）を大きくすることができ、これに
よりＧＴＯ１のターンオフ時間を短くすることが出来
る。スイッチ３ａがオン状態にある期間はＧＴＯ１のゲ
ート・カソード間電圧ＶGKはコンデンサ電圧ｖ6 に等し
い。尚、点線で示すｉG はｖ6 ＝Ｖ2aの場合を示す。
御することにより、コンデンサ６の電圧ｖ6 はオフ電源
２ａの電圧Ｖ2a以上になっている。図２に示すようにス
イッチ３ｂをオフした後にスイッチ３ａをオンすればタ
ーンオフゲート電流ｉG を、高い電圧のコンデンサ６よ
り供給することにより、ターンオフ時のゲート電流の立
上り（ｄｉRG／ｄｔ）を大きくすることができ、これに
よりＧＴＯ１のターンオフ時間を短くすることが出来
る。スイッチ３ａがオン状態にある期間はＧＴＯ１のゲ
ート・カソード間電圧ＶGKはコンデンサ電圧ｖ6 に等し
い。尚、点線で示すｉG はｖ6 ＝Ｖ2aの場合を示す。
【００２３】スイッチ３ａをオフし、スイッチ３ｄをオ
ンすれば、ＧＴＯ１のゲート・カソード間電圧ＶGKはコ
ンデンサ電圧ｖ6 からオフ電源電圧Ｖ2aになる。このよ
うに、図１の実施例によれば、ターンオフゲート電流ｉ
G を、高い電圧のコンデンサ６より供給することによ
り、ゲート回路とＧＴＯ１の間の配線インダクタンスが
同じでもターンオフ時のゲート電流の立上り（ｄｉRG／
ｄｔ）を大きくすることができ、これによりＧＴＯ１の
ターンオフ時間を短くすることが出来る。同時に従来に
比べゲート回路とＧＴＯの間の配線インダクタンスを小
さくする必要が緩和されるため、主回路の配置設計が容
易になる。
ンすれば、ＧＴＯ１のゲート・カソード間電圧ＶGKはコ
ンデンサ電圧ｖ6 からオフ電源電圧Ｖ2aになる。このよ
うに、図１の実施例によれば、ターンオフゲート電流ｉ
G を、高い電圧のコンデンサ６より供給することによ
り、ゲート回路とＧＴＯ１の間の配線インダクタンスが
同じでもターンオフ時のゲート電流の立上り（ｄｉRG／
ｄｔ）を大きくすることができ、これによりＧＴＯ１の
ターンオフ時間を短くすることが出来る。同時に従来に
比べゲート回路とＧＴＯの間の配線インダクタンスを小
さくする必要が緩和されるため、主回路の配置設計が容
易になる。
【００２４】次に、図１と同一部に同一記号を付して示
す図３を用いて、請求項２に記載の発明の一実施例を説
明する。図３に示す実施例は、図１に示すＧＴＯのゲー
ト回路を構成するオフバイアス抵抗４ｄとオフバイアス
スイッチ３ｄとからなる直列回路を省略し、コンデンサ
６の他端とオフ電源２ａの負極との間に図示極性のダイ
オード９ｂと、ＧＴＯ１のゲートとオフ電源２ａの負極
との間に図示極性のダイオード９ｃを設けたものであ
る。
す図３を用いて、請求項２に記載の発明の一実施例を説
明する。図３に示す実施例は、図１に示すＧＴＯのゲー
ト回路を構成するオフバイアス抵抗４ｄとオフバイアス
スイッチ３ｄとからなる直列回路を省略し、コンデンサ
６の他端とオフ電源２ａの負極との間に図示極性のダイ
オード９ｂと、ＧＴＯ１のゲートとオフ電源２ａの負極
との間に図示極性のダイオード９ｃを設けたものであ
る。
【００２５】この実施例においても、ターンオン動作
は、図１の実施例と同様に図６、図７を用いて説明した
従来の実施例と同じであるためその動作説明は省略し、
ターンオフ動作を図３、図４を用いて説明する。
は、図１の実施例と同様に図６、図７を用いて説明した
従来の実施例と同じであるためその動作説明は省略し、
ターンオフ動作を図３、図４を用いて説明する。
【００２６】ＧＴＯ１がオフ状態の時は、スイッチ３ａ
がオン状態となっており、この時に昇圧回路のスイッチ
ング素子８をＰＷＭ制御してコンデンサ６を充電しよう
としても、ｖ6 ＞Ｖ2aになれば、コンデンサ６→オフ電
源２ａ→ダイオード９ｃ→スイッチ３ａ→制限抵抗４ａ
→コンデンサ６の回路が形成されコンデンサ６が放電
し、コンデンサ電圧ｖ6 はＶ2a以上に上昇しない。この
ため、ＧＴＯ１がオフ状態の時は、スイッチング素子８
のＰＷＭ制御は行わない。
がオン状態となっており、この時に昇圧回路のスイッチ
ング素子８をＰＷＭ制御してコンデンサ６を充電しよう
としても、ｖ6 ＞Ｖ2aになれば、コンデンサ６→オフ電
源２ａ→ダイオード９ｃ→スイッチ３ａ→制限抵抗４ａ
→コンデンサ６の回路が形成されコンデンサ６が放電
し、コンデンサ電圧ｖ6 はＶ2a以上に上昇しない。この
ため、ＧＴＯ１がオフ状態の時は、スイッチング素子８
のＰＷＭ制御は行わない。
【００２７】従って、この時は、ｖ6 ＝Ｖ2aとなってい
る。ＧＴＯ１がオン状態の期間にスイッチング素子８を
図４に示すように所定期間オンにすれば、この期間、オ
フ電源２ａ→スイッチング素子８→リアクトル７→オフ
電源２ａの経路で電流ｉ8 が流れる。このときｉ8 ＝ｉ
7 となる。
る。ＧＴＯ１がオン状態の期間にスイッチング素子８を
図４に示すように所定期間オンにすれば、この期間、オ
フ電源２ａ→スイッチング素子８→リアクトル７→オフ
電源２ａの経路で電流ｉ8 が流れる。このときｉ8 ＝ｉ
7 となる。
【００２８】スイッチング素子８をオフすれば、リアク
トル７に流れていた電流ｉ7 は、リアクトル７→オフ電
源２ａ→コンデンサ６→ダイオード９ａ→リアクトル７
の経路で流れ、コンデンサ６を充電する。この結果、コ
ンデンサ電圧ｖ6 はＶ2aから充電された分上昇する。
トル７に流れていた電流ｉ7 は、リアクトル７→オフ電
源２ａ→コンデンサ６→ダイオード９ａ→リアクトル７
の経路で流れ、コンデンサ６を充電する。この結果、コ
ンデンサ電圧ｖ6 はＶ2aから充電された分上昇する。
【００２９】ＧＴＯ１をターンオフする時は、スイッチ
３ｂをオフしてスイッチ３ａをオンすれば、ＧＴＯ１の
ゲート・カソード間にはＶ2aより高いコンデンサ電圧ｖ
6 が印加されるため図１の実施例と同様にターンオフ時
のゲート電流の立上り（ｄｉRG／ｄｔ）の大きいオフゲ
ート電流ｉG が流れる。尚、点線はｖ6 ＝Ｖ2aとした場
合のオフゲート電流ｉG を示す。
３ｂをオフしてスイッチ３ａをオンすれば、ＧＴＯ１の
ゲート・カソード間にはＶ2aより高いコンデンサ電圧ｖ
6 が印加されるため図１の実施例と同様にターンオフ時
のゲート電流の立上り（ｄｉRG／ｄｔ）の大きいオフゲ
ート電流ｉG が流れる。尚、点線はｖ6 ＝Ｖ2aとした場
合のオフゲート電流ｉG を示す。
【００３０】コンデンサ６はオフゲート電流を流すこと
により放電し、電圧が低下する。コンデンサ６の電圧が
直流電源２ａの電圧より低くなると、ダイオード９ｂが
導通状態になるため、ＧＴＯ１のゲート・カソード間に
は、オフ電源２ａ→ＧＴＯ１のカソード→ＧＴＯ１のゲ
ート→スイッチ３ａ→制限抵抗４ａ→ダイオード９ｂ→
オフ電源２ａの経路で、Ｖ2aがオフバイアスとして印加
される。
により放電し、電圧が低下する。コンデンサ６の電圧が
直流電源２ａの電圧より低くなると、ダイオード９ｂが
導通状態になるため、ＧＴＯ１のゲート・カソード間に
は、オフ電源２ａ→ＧＴＯ１のカソード→ＧＴＯ１のゲ
ート→スイッチ３ａ→制限抵抗４ａ→ダイオード９ｂ→
オフ電源２ａの経路で、Ｖ2aがオフバイアスとして印加
される。
【００３１】又、図３の回路でコンデンサ６の電圧ｖ6
がオフ電源２ａの電圧Ｖ2aより低くなる前に、図５に示
すようにＧＴＯ１がオフし、オフゲート電流ｉG が流れ
なくなった場合は、コンデンサ６は、コンデンサ６→オ
フ電源２ａ→ダイオード９ｃ→スイッチ３ａ→制限抵抗
４ａ→コンデンサ６の回路でオフ電源２ａの電圧Ｖ2aま
で放電する。この時ダイオード９ｃが導通状態になるた
め、ＧＴＯ１のゲートはダイオード９ｃを介してオフ電
源２ａの負極に接続されるため、ＧＴＯ１のゲート・カ
ソード間電圧ＶGKは、オフ電源２ａの電圧Ｖ2aになる。
このように、図３の実施例は、図１の実施例の効果に加
え、スイッチ３ａをオフ用とバイアス用を兼用出来る効
果も得られる。
がオフ電源２ａの電圧Ｖ2aより低くなる前に、図５に示
すようにＧＴＯ１がオフし、オフゲート電流ｉG が流れ
なくなった場合は、コンデンサ６は、コンデンサ６→オ
フ電源２ａ→ダイオード９ｃ→スイッチ３ａ→制限抵抗
４ａ→コンデンサ６の回路でオフ電源２ａの電圧Ｖ2aま
で放電する。この時ダイオード９ｃが導通状態になるた
め、ＧＴＯ１のゲートはダイオード９ｃを介してオフ電
源２ａの負極に接続されるため、ＧＴＯ１のゲート・カ
ソード間電圧ＶGKは、オフ電源２ａの電圧Ｖ2aになる。
このように、図３の実施例は、図１の実施例の効果に加
え、スイッチ３ａをオフ用とバイアス用を兼用出来る効
果も得られる。
【００３２】
【発明の効果】以上説明のように請求項１に記載の本発
明によれば、昇圧回路を介してオフ電源でコンデンサ
を、オフ電源電圧以上の電圧まで充電し、この高い電圧
のコンデンサを放電させてＧＴＯにオフゲート電流を供
給しているため、ゲ―ト回路とＧＴＯの間の配線インダ
クタンスを小さくしなくてもタ―ンオフ時のゲ―ト電流
の立上り（ｄｉRG／ｄｔ）を大きくすることができる。
これにより、ゲ―ト回路とＧＴＯの間の配線インダクタ
ンスを小さくする必要性が緩和されるため、主回路の配
置設計が容易になる。
明によれば、昇圧回路を介してオフ電源でコンデンサ
を、オフ電源電圧以上の電圧まで充電し、この高い電圧
のコンデンサを放電させてＧＴＯにオフゲート電流を供
給しているため、ゲ―ト回路とＧＴＯの間の配線インダ
クタンスを小さくしなくてもタ―ンオフ時のゲ―ト電流
の立上り（ｄｉRG／ｄｔ）を大きくすることができる。
これにより、ゲ―ト回路とＧＴＯの間の配線インダクタ
ンスを小さくする必要性が緩和されるため、主回路の配
置設計が容易になる。
【００３３】又、請求項２に記載の発明によれば、請求
項１に記載の発明の効果に加え、オフバイアススイッチ
と、オフバイアス抵抗を省略し、オフスイッチとオフ電
流制限抵抗で兼用することにより、制御が簡素化できる
効果も得られる。
項１に記載の発明の効果に加え、オフバイアススイッチ
と、オフバイアス抵抗を省略し、オフスイッチとオフ電
流制限抵抗で兼用することにより、制御が簡素化できる
効果も得られる。
【図１】請求項１に記載の発明の一実施例を示すＧＴＯ
のゲ―ト回路の構成図。
のゲ―ト回路の構成図。
【図２】図１に示すＧＴＯのゲ―ト回路の動作を説明す
るための波形図。
るための波形図。
【図３】請求項２に記載の発明の一実施例を示すＧＴＯ
のゲ―ト回路の構成図。
のゲ―ト回路の構成図。
【図４】図３に示す示すＧＴＯのゲ―ト回路の動作波形
図。
図。
【図５】図３に示す示すＧＴＯのゲ―ト回路の動作波形
図。
図。
【図６】従来のＧＴＯのゲ―ト回路の構成図。
【図７】図６に示す示すＧＴＯのゲ―ト回路の動作波形
図。
図。
１ ……ＧＴＯ ２ａ ……
オフ電源 ２ｂ ……オン電源 ３ａ ……
オフスイッチ ３ｂ，３ｃ……オンスイッチ ３ｄ ……
オフバイアススイッチ ４ｄ ……オフバイアス抵抗 ４ａ ……
オフ電流制限抵抗 ４ｂ，４ｃ……オン電流制限抵抗 ５ ……
配線インダクタンス ６ ……コンデンサ ７ ……
リアクトル ８ ……スイッチング素子 ９ａ〜９ｃ……
ダイオ―ド
オフ電源 ２ｂ ……オン電源 ３ａ ……
オフスイッチ ３ｂ，３ｃ……オンスイッチ ３ｄ ……
オフバイアススイッチ ４ｄ ……オフバイアス抵抗 ４ａ ……
オフ電流制限抵抗 ４ｂ，４ｃ……オン電流制限抵抗 ５ ……
配線インダクタンス ６ ……コンデンサ ７ ……
リアクトル ８ ……スイッチング素子 ９ａ〜９ｃ……
ダイオ―ド
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/06
Claims (2)
- 【請求項１】 オフ電流制限抵抗とオフスイッチか
らなる第１の直列回路を介してＧＴＯにオフゲート電流
を供給するオフ電源と、オン電流制限抵抗とオンスイッ
チとからなる第２の直列回路を介して前記ＧＴＯにオン
ゲート電流を供給するオン電源を備えたＧＴＯのゲ―ト
回路において、一端が前記ＧＴＯのカソードに接続され
他端が前記第１の直列回路を介して前記ＧＴＯのゲート
に接続されるコンデンサと、該コンデンサと前記オフ電
源との間に設けられ前記コンデンサを前記オフ電源電圧
以上の電圧に充電する昇圧回路と、前記オフ電源の負極
に一端が接続され他端が前記ＧＴＯのゲートに接続され
るオフバイアス抵抗とオフバイアススイッチとの直列回
路を備えたＧＴＯのゲート回路。 - 【請求項２】 オフ電流制限抵抗とオフスイッチか
らなる第１の直列回路を介してＧＴＯにオフゲート電流
を供給するオフ電源と、オン電流制限抵抗とオンスイッ
チとからなる第２の直列回路を介して前記ＧＴＯにオン
ゲート電流を供給するオン電源を備えたＧＴＯのゲ―ト
回路において、一端が前記ＧＴＯのカソードに接続され
他端が前記第１の直列回路を介して前記ＧＴＯのゲート
に接続されるコンデンサと、該コンデンサと前記オフ電
源との間に設けられ前記コンデンサを前記オフ電源電圧
以上の電圧に充電する昇圧回路と、前記コンデンサの他
端に陽極が接続され陰極が前記オフ電源の負極に接続さ
れるダイオードと、陰極が前記ＧＴＯのゲートに接続さ
れ陽極が前記オフ電源の負極に接続されるダイオードを
備えたＧＴＯのゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6268455A JP3048507B2 (ja) | 1994-11-01 | 1994-11-01 | Ｇｔｏのゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6268455A JP3048507B2 (ja) | 1994-11-01 | 1994-11-01 | Ｇｔｏのゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130866A JPH08130866A (ja) | 1996-05-21 |
| JP3048507B2 true JP3048507B2 (ja) | 2000-06-05 |
Family
ID=17458749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6268455A Expired - Lifetime JP3048507B2 (ja) | 1994-11-01 | 1994-11-01 | Ｇｔｏのゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048507B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014035337A1 (en) * | 2012-09-03 | 2014-03-06 | Dytech Energy Pte. Ltd. | An apparatus and a method for enhancing power output |
-
1994
- 1994-11-01 JP JP6268455A patent/JP3048507B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130866A (ja) | 1996-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4203047A (en) | Gate circuit of gate turn-off thyristor | |
| US4547686A (en) | Hybrid power semiconductor switch | |
| JPH0355251B2 (ja) | ||
| JPS6121015B2 (ja) | ||
| JP3048507B2 (ja) | Ｇｔｏのゲート回路 | |
| US4404476A (en) | Pulse shaping and amplifying circuit | |
| US4107552A (en) | Semiconductor switch | |
| JP2861169B2 (ja) | 電力変換装置のスナバ回路 | |
| JP3172261B2 (ja) | パワーｍｏｓｆｅｔを用いたスイッチング回路 | |
| EP0314808B1 (en) | Clipper circuit for power transistor circuit and inverter circuit utilizing the same | |
| JPS59165954A (ja) | スナバ回路 | |
| JPH10136637A (ja) | 半導体スイッチ素子のスナバ回路 | |
| JP2624076B2 (ja) | 放電加工電源 | |
| JPH0257376B2 (ja) | ||
| JPS608656B2 (ja) | Ｇｔｏのゲ−ト回路 | |
| EP0475704A1 (en) | Drive circuit for an electric motor | |
| JPH0318053Y2 (ja) | ||
| JPH0227633Y2 (ja) | ||
| JPH04588Y2 (ja) | ||
| JPS6325859Y2 (ja) | ||
| JPH10224197A (ja) | 高電圧スイッチング回路 | |
| JP3010611B2 (ja) | リンギングチョークコンバータ | |
| JPS6349099Y2 (ja) | ||
| JPS596086B2 (ja) | 半導体スイッチング素子の電力損失低減回路 | |
| JPS5943850B2 (ja) | 半導体素子の駆動回路 |