JPS623943Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はゲートターンオフ（GTO）サイリス
タを主スイツチとする半導体開閉装置に関し、特
にGTOサイリスタのゲート制御回路に関する。

一般に、サイリスタ素子に大きなゲート電流を
供給することは、素子内部での初期点弧長が大き
くなつて急峻な立上りのアノード電流にも熱破壊
に至ることが少なくなるし、ターンオン時間の短
縮にもなる利点がある。そこで、一般のサイリス
タでは等価回路を第１図に示すように同じウエハ
上に主サイリスタとは別に小サイリスタを集積し
た増幅ゲート（AG）構造とし、小ゲート電流に
よるトリガで主サイリスタにはAGサイリスタに
より増幅した大ゲート電流を供給するようにして
いる。

一方、ゲート電流によるオフ機能を有するゲー
トターンオフ（GTO）サイリスタでは、ゲート
とカソードが入り組んだ形状にするなどオフ機能
重視の設計がなされ、必然的に素子の最小ゲート
点弧電流が大きくなつてそのゲート電流に大きな
容量のものを必要としてくる。なお、GTOサイ
リスタは、前述の増幅ゲート構造とする場合にタ
ーンオフに際して増幅ゲート用サイリスタがター
ンオフ失敗、誤点弧を起し易くなり、同一ウエハ
に集積した増幅ゲート構造化を難しくする。そこ
で、第２図に示すように外部トランジスタを用い
た増幅ゲート回路にすることが知られている。

第２図において、GTOサイリスタTHのターン
オンにはスイツチS₁のオンでオンゲート電流をト
ランジスタＱのベース電流とし、該トランジスタ
Ｑで増幅されたゲート電流をサイリスタTHに供
給する。また、ターンオフにはスイツチS₁を開
き、スイツチS₂を閉じることでオフゲート電流を
サイリスタゲート―ダイオードD₁を通して供給
することでなされる。

次に、GTOサイリスタはその可制御電流が重
要な性能の１つであり、可制御能力を越える負荷
電流のしや断時に電流集中とスイツチング損失で
素子破壊を起すことがある。GTOサイリスタの
可制御電流を大きくするには、ターンオフ時のア
ノード電圧立上りを遅くしてスイツチング損失を
抑えるのが効果的であり、第３図に示すように従
来からコンデンサＣ_S・ダイオードＤ_S及び抵抗Ｒ
_Sから成るスナバ回路が採用される。しかし、こ
のスナバ回路を持つGTOサイリスタにおいて
も、そのターンオフ時波形を第４図に示すよう
に、アノード電圧Ｖ_AのＡ部電圧上昇率はスナバ
回路のコンデンサ容量により十分抑制できるが、
アノード電流Ｉ_Aの早い減少と配線インダクタン
ス等により初期Ｂ部にスパイク電圧が発生する。
このスパイク電圧は上記アノード電流減少率等の
ほかにスナバ回路のコンデンサ充電電圧・ダイオ
ードの過度電圧にも影響され、該スパイク電圧の
発生は素子スイツチング損失を増大させ、サイリ
スタの可制御電流を制限する。

一般に、GTOサイリスタはターンオフタイム
が短いことから、スパイク電圧抑制には配線イン
ダクタンスを極力小さくすることが効果的である
が、配線インダクタンスの減少は回路実装技術上
限界がある。なお、スパイク抑制手段としてスナ
バ回路コンデンサ容量の増加はコンデンサ充電電
圧を小さくする程度の効果しかなく、徒にスナバ
回路を大形化するなどの不都合が生じる。

一方、スパイク電圧抑制の回路手段として、第
５図に示すように、GTOサイリスタTHのゲート
をベースに接続した並列トランジスタＱを設け、
サイリスタTHのオフゲート電流をトランジスタ
Ｑのベース電流として利用するものがある。即
ち、ターンオンに際しては、スイツチS₁を閉じる
ことでダイオードD₂−サイリスタTHのゲートＧ
へのオンゲート電流を供給し、ターンオフに際し
てはスイツチS₁を開きスイツチS₂を閉じることで
サイリスタTHのカソードＫ−ゲートＧ−トラン
ジスタＱのベースＢ−エミツタＥを通したオフゲ
ート電流を供給し、トランジスタにベース電流を
供給することでそのオフゲート電流期間だけトラ
ンジスタＱをオン状態にしてサイリスタTHの主
電流を一部トランジスタＱに転流して該サイリス
タのアノード電流減少率を低減し、結果的にスパ
イク電圧抑制を可能にする。また、サイリスタ主
電流がトランジスタに分流することによりサイリ
スタTHのターンオフ時のアノード電流が減少
し、ターンオフ時電流負担が軽減される。

従つて、GTOサイリスタのオフ時スイツチン
グ損失を低減し、可制御電流増加、スナバ回路の
コンデンサ容量の低減さらにはスナバ回路を省略
し得る。

本考案は上記までのことに着目してなされたも
ので、回路的に増幅ゲート構造になるトランジス
タとスパイク電圧抑制用トランジスタの両機能を
１つのトランジスタで兼用した構成にして、部品
点数少なくしかもGTOサイリスタの性能向上を
図ることができる半導体開閉装置を提供すること
を目的とする。

第６図は本考案の一実施例を示す回路図であ
る。トランジスタＱのコレクタＣはGTOサイリ
スタTHのアノードに接続され、ベースＢは該ベ
ースに順方向のダイオードD₃を介してサイリス
タTHのゲートＧに接続され、エミツタＥはダイ
オードD₄を介してサイリスタTHのゲートＧに接
続される。ダイオードD₄はトランジスタＱのエ
ミツタＥからサイリスタTHのゲートＧへ順方向
にされる。オンゲート回路Ｇ_poは正電位側がトラ
ンジスタＱのベースＢに、負電位側がサイリスタ
THのカソードに接続される。オフゲート回路Ｇ_p
ｆｆは正電位側がサイリスタTHのカソードＫに、
負電位側がトランジスタＱのエミツタＥに接続さ
れる。

この構成において、オンゲート回路Ｇ_poのスイ
ツチS₁を投入するGTOサイリスタTHのターンオ
ンにおいては、オンゲート電流がトランジスタＱ
のベース−エミツタ−ダイオード−D₄−サイリ
スタTHのゲート−カソードの経路で流れる。こ
のとき、オンゲート電流はトランジスタＱで電流
増幅されてサイリスタTHに大きなゲート電流を
供給し、小さい電流供給になるオンゲート回路Ｇ
_poにより大きいゲート電流Ｉ_Gを供給し得てサイ
リスタTHを早いターンオンにできる。このター
ンオン動作により、第２図に示す増幅ゲート構造
と同様に、GTOサイリスタのターンオンタイム
の短縮、ターンオン時のスイツチング損失低減、
dI／dt耐量の増加、オンゲート回路の小型低容量
化等の効果がある。

次に、オンゲート回路Ｇ_poのスイツチS₁を開路
し、オフゲート回路Ｇ_pffのスイツチS₂を投入す
るターンオフにおいては、オフゲート電流がサイ
リスタTHのカソード−ゲートＧ−ダイオードD₃
−トランジスタＱのベース−エミツタＥの経路で
流れる。このとき、オフゲート電流はトランジス
タＱのベース電流として動作し、オフゲート電流
の流れる期間だけトランジスタＱが導通して第５
図の回路と同様に負荷電流（アノード電流とコレ
クタ電流の和）の減少率が小さくなり、スパイク
電圧抑制及びアノード電流がトランジスタに分流
することによるサイリスタのターンオフ時電流負
担が軽減される。従つて、サイリスタのターンオ
フ時のスイツチング損失低減からその可制御電流
の増大、スバナ回路コンデンサ容量低減さらには
スナバ回路を省略し得る場合もある。

こうしたサイリスタのターンオン、ターンオフ
動作波形は第７図及び第８図に示すようになり、
この動作波形においてＩ_CはトランジスタＱのコ
レクタ電流、Ｖ_Aはサイリスタのアノードカソー
ド間電圧、Ｉ_Aはサイリスタのアノード電流を示
す。但し、スナバ回路としてコンデンサC₃に２
μＦのもの、抵抗Ｒ_Sに10Ωを使用した動作波形
である。第８図に示すターンオフ時の動作波形に
おいて、オフゲート電流が流れ始めると同時にア
ノード電流Ｉ_Aが減少し、コレクタ電流Ｉ_Cが増加
することからもアノード電流の分流が認められ
る。また、第３図に示す従来のゲート回路と本実
施例の比較として同一スナバ回路条件、アノード
電流300A、誘導性負荷において従来回路ではス
パイク電圧が320Vであつたが、本実施例ではス
パイク電圧が160Vに半減され、主電流減少率低
減によるスパイク電圧抑制効果が認められた。ま
た、第３図に示す従来回路との比較において、第
９図に示すようにサイリスタのターンオフ時のス
イツチング損失がイからロに減少し、可制御電流
500AのGTOサイリスタで可制御電流800A以上に
なし得たし、アノード電流500Aではスナバ回路
のコンデンサＣ_Sとして0.5μＦ以下にして素子破
壊がなかつた。

第１０図は本考案の他の実施例を示す。本実施
例ではオフゲート電流バイパス回路を設けること
により、ターンオフ時のトランジスタのコレクタ
電流を制御する。同図が第６図と異なる部分は、
ダイオードD₃とトランジスタＱのベース間にダ
イオードD₅を順方向に設け、ダイオードD₃とD₅
の接続点からトランジスタＱのエミツタ間にダイ
オードD₆を順方向に設けた点にある。ここで、
ダイオードD₆は１つ又は複数のダイオード直列
接続から成り、直列ダイオード数を調整すること
でターンオフ時のベース電流調整しそのコレクタ
電流を調整する。ダイオードD₅はオンゲート電
流がダイオードD₆へ分流するのを防止する。

この構成により、サイリスタのターンオフに際
して、オフゲート電流は、ダイオードD₃からダ
イオードD₅−トランジスタＱへのベース電流
と、ダイオードD₃からダイオードD₆へのバイパ
ス電流とに分流し、トランジスタＱのコレクタ電
流を制限して該トランジスタＱの主電流分担を調
整する。ダイオードD₆の直列数を１〜３個とし
た場合のスパイク電圧の変化を第３図の場合と合
わせて第１１図に示す。同図中イは従来回路の主
電流とサイリスタアノード電圧を示し、ロ、ハ、
ニは順にダイオードD₆が１，２，３個の場合を
示す。このように、ダイオード直列個数の増加に
伴いスパイク電圧の抑制が大きくなる。但し、ダ
イオードD₆の直列個数はスパイク電圧のみによ
り決められるものでなく、GTOサイリスタの可
制御電流、スナバ回路定数、トランジスタの損失
などを考慮して適切な値に決められる。

以上のとおり、本考案によれば、増幅ゲート構
造を形成するトランジスタとスパイク電圧抑制の
ためのトランジスタとを１つのトランジスタによ
り兼用し得、両方の機能を併せ持つ複合半導体開
閉器になり、小型化及び部品点数を少なくしてし
かもサイリスタの性能向上に優れる。

【図面の簡単な説明】

第１図は増幅ゲート構造のサイリスタ回路図、
第２図はトランジスタによる増幅ゲート構成図、
第３図は従来のサイリスタのゲート制御回路図、
第４図は第３図の動作波形図、第５図はスパイク
電圧抑制を施した回路図、第６図は本考案の一実
施例を示す回路図、第７図、第８図及び第９図は
第６図の動作を説明するための各部波形図、第１
０図は本考案の他の実施例を示す回路図、第１１
図は第１０図におけるスパイク電圧変化を示す波
形図である。 TH…GTOサイリスタ、Ｑ…トランジスタ、Ｇ
_po…オンゲート回路、Ｇ_pff…オフゲート回路。

Claims (1)

【実用新案登録請求の範囲】
1. 主スイツチになるゲートターンオフサイリスタ
   と、コレクタが上記サイリスタのアノードに接続
   されベースがベース電流の順方向になるダイオー
   ドを介して該サイリスタのゲートに接続されエミ
   ツタがオンゲート電流の順方向になるダイオード
   を介して該サイリスタのゲートに接続されるトラ
   ンジスタと、上記サイリスタのカソードに対して
   上記トランジスタのベースに正極性のオンゲート
   電流を供給するオンゲート回路と、上記サイリス
   タのカソードに対して上記トランジスタのエミツ
   タに負極性のオフゲート電流を供給するオフゲー
   ト回路とを備えたことを特徴とする半導体開閉装
   置。