JP2002135097A - 半導体装置および半導体装置モジュール - Google Patents

Abstract

(57)【要約】 【課題】 自己消弧形半導体素子のコレクタ−エミッタ
間電圧が素子の最大定格値を越えることを防止するとと
もに、ターンオフ時間の増大によるエネルギー損失の増
大を防止した半導体装置を提供する。 【解決手段】 過電圧防止回路１００は、ＩＧＢＴ３の
コレクタにカソードが接続されたツェナーダイオード２
０と、ツェナーダイオード２０のアノードとゲートドラ
イブ回路１８の制御信号入力段に接続された、クランプ
信号を増幅する入力トランジスタ１９のベースとの間
に、並列に接続された抵抗２１およびコンデンサ２２と
で構成されている。ゲートドライブ回路１８のトランジ
スタ１８１のベースには入力トランジスタ１９のコレク
タが接続され、入力トランジスタ１９のエミッタはＩＧ
ＢＴ３のエミッタに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、自己消弧形半導体素子を過電圧から保護する半導
体装置に関する。

【０００２】

【従来の技術】図１０に、３相２レベルインバータの出
力部の構成を示す。図１０において、電源ラインである
Ｐ−Ｎ線間には、自己消弧形半導体素子である絶縁ゲー
トバイポーラトランジスタ(Insulated Gate Bipolar Tr
ansistor:IGBT)が、複数直列に接続されたトランジスタ
列が３列設けられている。

【０００３】そして、各トランジスタ列には、その中間
部分に出力ノードＵ、ＶおよびＷが設けられ、図示しな
い負荷に接続される構成となっている。この、出力ノー
ドＵ、ＶおよびＷを境にして、各トランジスタ列は、電
源ラインＰ側である高電位側と、電源ラインＮ側である
低電位側とに分けられる。

【０００４】すなわち、出力ノードＵ、ＶおよびＷの電
位を基準電位とし、電源ラインＰの電位との間でスイッ
チング動作する高電位側のトランジスタ列と、電源ライ
ンＮの電位を基準電位とし、出力ノードＵ、ＶおよびＷ
の電位との間でスイッチング動作する低高電位側のトラ
ンジスタ列とに分けられる。

【０００５】なお、各ＩＧＢＴには還流ダイオードが逆
並列に接続され、また、Ｐ−Ｎ線間には、平滑コンデン
サ２が接続されている。

【０００６】以下においては、図１０に示すトランジス
タ列のうち、出力ノードＵに対して高電位側のトランジ
スタ列ＨＴＬ１に着目して説明する。

【０００７】図１０に示すように、トランジスタ列ＨＴ
Ｌ１は、直列に接続されたｎ個のＩＧＢＴＱ１〜Ｑｎ
と、それぞれ逆並列に接続さたダイオードＤ１〜Ｄｎを
有している。このような構成とするのは、複数のＩＧＢ
Ｔで電圧を分担することで高い耐電圧特性を得るためで
ある。

【０００８】ＩＧＢＴを直列接続した場合に問題となる
のは、ＩＧＢＴの陽極（以後、コレクタと呼称）−陰極
（以後、エミッタと呼称）間に、コレクタ−エミッタ間
電圧（以後、単にＶceと表記する場合あり）の最大定格
以上の電圧（以後、過電圧と呼称）が加わることであ
る。

【０００９】ＩＧＢＴでは降伏電圧に対して、コレクタ
−エミッタ間電圧Ｖceの最大定格は余裕を持たせない設
計になっている。そのため、コレクタ−エミッタ間に最
大定格以上の電圧がかからないように注意しなければな
らない。コレクタ−エミッタ間に最大定格以上の電圧が
加わる要因の最たるものは、ターンオンもしくはターン
オフ時に、直列接続したＩＧＢＴ間で、コレクタ−エミ
ッタ間電圧の立下り開始時間もしくは立ち上がり開始時
間にずれ（以後、スイッチング時のタイミングずれと呼
称）が生じることである。

【００１０】ターンオフ時を例に挙げると、最も顕著な
場合には、直列接続した１つのＩＧＢＴのみがオフ動作
に入り、残りのＩＧＢＴがオン状態のままの場合が考え
られる。

【００１１】この場合、オフ動作に入った１つのＩＧＢ
Ｔに、本来は、直列接続した全てのＩＧＢＴで負担すべ
き直流電圧が印加され当該ＩＧＢＴが破壊される。

【００１２】なお、このときの電圧の立ち上がり速度
は、スイッチング時のタイミングずれが全くない場合に
比べて、直列接続されたＩＧＢＴの個数の２分の１乗倍
（ルート倍）に速くなる。

【００１３】すなわち、ターンオフ時には、ＩＧＢＴ内
部の電荷が電界によって移動し、空乏層が広がることで
ＩＧＢＴのコレクタ−エミッタ間電圧が上昇する。電荷
の移動に際しては、距離が同じであれば、電界がＮ倍に
なれば移動時間は１／Ｎ^1/2になるので、電圧の立ち上
がり速度は、直列接続されたＩＧＢＴの個数の２分の１
乗倍になるものと概算するものである。

【００１４】従って、従来からＩＧＢＴに過電圧が印加
されないようにするための工夫がなされている。

【００１５】図１１に、自己消弧形半導体素子の従来の
過電圧抑制回路の一例として、”Switching Voltage Tr
ansient Protection Schemes For High Current IGBT M
odules”,IEEE 1994で開示されている構成を示す。

【００１６】図１１においては、図１０に示すトランジ
スタ列ＨＴＬ１のうちの１つのＩＧＢＴＱｋを例に採
り、ＩＧＢＴＱｋに過電圧抑制回路４が接続された構成
を示している。

【００１７】図１１に示すように、過電圧抑制回路４
は、ＩＧＢＴＱｋのコレクタにカソードが接続されたツ
ェナーダイオード５と、ＩＧＢＴＱｋのゲートにカソー
ドが接続され、アノードがツェナーダイオード５のアノ
ードに接続されたダイオード６とで構成されている。

【００１８】なお、ＩＧＢＴＱｋには、そのゲートのオ
ン・オフ動作を制御するゲートドライブ回路７が接続さ
れ、また、ダイオードＤｋが逆並列に接続されている。

【００１９】以下、過電圧抑制回路４の回路の動作につ
いて説明する。ツェナーダイオード５のツェナー電圧は
ＩＧＢＴＱｋのコレクタ−エミッタ間電圧Ｖceの最大定
格よりも小さい値に設定されている。従って、ＩＧＢＴ
ＱｋのＶceがツェナーダイオード５のツェナー電圧以上
になると、ツェナーダイオード５が導通する。

【００２０】そして、ＩＧＢＴＱｋのコレクタから過電
圧抑制回路４を流れる電流はＩＧＢＴＱｋのゲートとゲ
ートドライブ回路７に分流し、ＩＧＢＴＱｋのゲート−
エミッタ間電圧がしきい値電圧を越えると、ＩＧＢＴＱ
ｋを一時的にオンさせることで、ＩＧＢＴＱｋのコレク
タ−エミッタ間電圧Ｖceの上昇を抑える。

【００２１】そして、ＩＧＢＴＱｋのコレクタ−エミッ
タ間電圧Ｖceがツェナーダイオード５のツェナー電圧以
下になるとツェナーダイオード５はオフし、ＩＧＢＴＱ
ｋのゲート−エミッタ間電圧がしきい値電圧以下に低下
するのでＩＧＢＴＱｋはオフしＶceは上昇する。

【００２２】このようにスイッチングのタイミングずれ
等のコレクタ−エミッタ間電圧Ｖceを上昇させる要因が
続く間はＩＧＢＴＱｋのオンとオフが繰り返され、Ｖce
が最大定格以上に上昇することを抑える。Ｖceを上昇さ
せる要因がなくなるとＶceはツェナーダイオードのツェ
ナー電圧以下に収まる。

【００２３】なお、過電圧抑制回路４、ＩＧＢＴＱｋの
主端子間電圧をツェナー電圧以上には上昇させないので
クランプ回路と呼称でき、ツェナーダイオード５のツェ
ナー電圧はクランプ電圧と呼称できる。

【００２４】次に、図１２に自己消弧形半導体素子の従
来の過電圧抑制回路の一例として、米国特許US5946178
(PCT Filed : Mar. 1, 1996)に示された構成を示す。

【００２５】なお、図１２においても、図１０に示すト
ランジスタ列ＨＴＬ１のうちの１つのＩＧＢＴＱｋを例
に採り、ＩＧＢＴＱｋに過電圧抑制回路としてアクティ
ブスナバ８、および動作電圧レベル限定アクティブスナ
バ９が接続された構成を示している。また、ＩＧＢＴＱ
ｋには、そのゲートのオン・オフ動作を制御するゲート
ドライブ回路７が接続されている。

【００２６】図１２に示すように、アクティブスナバ８
は、ＩＧＢＴＱｋのコレクタとゲートとの間に直列に接
続された抵抗８１とコンデンサ８２とで構成されてい
る。

【００２７】動作電圧レベル限定アクティブスナバ９
は、あらかじめ設定された電圧以上から機能するアクテ
ィブスナバであり、ＩＧＢＴＱｋのコレクタと増幅回路
１０を構成するトランジスタ１０４のゲートとの間に直
列に接続されたダイオード９２とコンデンサ９３、およ
びダイオード９２に並列に接続されたツェナーダイオー
ド９１を有している。なお、ダイオード９１および９２
のアノードはＩＧＢＴＱｋのコレクタに接続されてい
る。

【００２８】また、トランジスタ１０４のゲートはコン
デンサ９３とともに、コンデンサ９３は抵抗１２を介し
てＩＧＢＴＱｋのゲートに接続されている。

【００２９】増幅回路１０は、動作電圧レベル限定アク
ティブスナバ９からの過電圧抑制信号を増幅する回路で
あり、トランジスタ１０４の他に、トランジスタ１０４
のドレインとＩＧＢＴＱｋのエミッタとの間に並列に接
続されたコンデンサ１０２と、トランジスタ１０４のソ
ースとＩＧＢＴＱｋのゲートとの間に接続された抵抗１
０３と、トランジスタ１０４のドレインに正極が接続さ
れＩＧＢＴＱｋのエミッタに負極が接続された直流電源
１０１とを有して構成されている。

【００３０】以下、過電圧抑制回路の動作について説明
する。アクティブスナバ８にはＩＧＢＴＱｋがターンオ
フ動作に入った直後からＩＧＢＴＱｋのコレクタ−エミ
ッタ間電圧Ｖceの上昇率（以後、単にｄＶce／ｄｔと表
記する場合あり）に比例した電流が流れる。

【００３１】この電流がＩＧＢＴＱｋのゲートとゲート
ドライブ回路７に分流し、ＩＧＢＴＱｋのゲート−エミ
ッタ間電圧がしきい値電圧を越えるとＩＧＢＴＱｋは一
時的にオンする。そうするとｄＶce／ｄｔは小さくなる
ので、アクティブスナバ８を流れる電流は小さくなり、
ＩＧＢＴＱｋのゲート−エミッタ間電圧がしきい値電圧
よりも小さくなり、ＩＧＢＴＱｋはオフする。その結
果、ＩＧＢＴＱｋのｄＶce／ｄｔが回路パラメータで決
まる値に抑えられる。

【００３２】次に動作電圧レベル限定アクティブスナバ
９の動作を説明する。コンデンサ９３が充電されていな
いときは、アクティブスナバ８と同様にＩＧＢＴＱｋが
ターンオフ動作に入った直後からｄＶce／ｄｔに比例し
た電流が動作電圧レベル限定アクティブスナバ９を流
れ、この電流が増幅回路１０で増幅され、増幅された電
流がＩＧＢＴＱｋのゲートとゲートドライブ回路７に分
流する。

【００３３】ＩＧＢＴＱｋのゲート−エミッタ間電圧が
しきい値電圧を越えると、ＩＧＢＴＱｋが一時的にオン
しＩＧＢＴＱｋのｄＶce／ｄｔが小さくなる。そうする
と、動作電圧レベル限定アクティブスナバ９を流れる電
流は小さくなり、ＩＧＢＴＱｋのゲート−エミッタ間電
圧がしきい値電圧よりも小さくなるので、ＩＧＢＴＱｋ
はオフする。その結果ＩＧＢＴＱｋのｄＶce／ｄｔは回
路パラメータで決定される値に抑えられる。

【００３４】次に、コンデンサ９３が充電されている場
合の動作を説明する。ＩＧＢＴＱｋのコレクタ−エミッ
タ間電圧Ｖceがコンデンサ９３の充電電圧以下のとき、
コンデンサ９３に電流は流れ込まないため動作電圧レベ
ル限定アクティブスナバ９は動作しない。

【００３５】しかし、ＩＧＢＴＱｋのコレクタ−エミッ
タ間の電圧がコンデンサ９３の充電電圧以上になるとＩ
ＧＢＴＱｋのｄＶce／ｄｔに比例した電流が動作電圧レ
ベル限定アクティブスナバ９に流れ、コンデンサ９３が
充電されていない場合と同様に動作する。

【００３６】なお、動作電圧レベル限定アクティブスナ
バ９の動作中は、コンデンサ９３の充電電圧は上昇を続
けるが、充電電圧がツェナーダイオード９１のツェナー
電圧よりも高くなった場合には、コンデンサ９３に充電
された電荷がＩＧＢＴＱｋがオン状態のときにツェナー
ダイオード１２を通って放電されるので、コンデンサ９
３の充電電圧はツェナーダイオード１２のツェナー電圧
に等しくなり、動作電圧レベル限定アクティブスナバ９
の動作開始電圧はツェナーダイオード１２のツェナー電
圧と等しくなる。従って、ターンオフ開始時にはコンデ
ンサ９３の充電電圧がツェナー電圧を越えていることは
ない。

【００３７】なお、ＩＧＢＴＱｋがオフ状態である場
合、直列接続されたＩＧＢＴ間の電圧はＩＧＢＴＱｋに
並列に接続された抵抗１３によって分圧される。

【００３８】

【発明が解決しようとする課題】図１１に示した過電圧
抑制回路４では、ツェナーダイオード５に並列に存在す
る寄生キャパシタンスの影響で、ターンオフ動作に入っ
た直後から流れるｄＶce／ｄｔに比例した電流が、ＩＧ
ＢＴＱｋのコレクタからツェナーダイオード５、ダイオ
ード６を通り、ＩＧＢＴＱｋのゲート端子とゲートドラ
イブ回路７に分流する。そして、ＩＧＢＴＱｋのゲート
−エミッタ間電圧がしきい値電圧を越えるとＩＧＢＴＱ
ｋが一時的にオンしＩＧＢＴＱｋのｄＶce／ｄｔを抑え
るため、意に反しターンオフ速度が遅くなる。

【００３９】図１３は、モータなどのインダクタンス成
分を持つ負荷を動作させるためにＩＧＢＴを用いる装置
において、過電圧抑制回路４を使用する構成を示してい
る。

【００４０】図１３において、ＩＧＢＴＱ１〜Ｑｎが直
列に接続され、それぞれには過電圧抑制回路４とゲート
ドライバ７が接続されている。また、またＩＧＢＴＱ１
〜Ｑｎには、ダイオードＤ１〜Ｄｎがそれぞれ逆並列に
接続されている。

【００４１】そして、ＩＧＢＴＱ１〜Ｑｎに並列に負荷
１４および直流電源１６が配設され、負荷１４に並列に
ダイオード１が配設されている。なお直流電源１６の負
極はＩＧＢＴＱｎのエミッタに接続され、両者は接地さ
れている。

【００４２】図１３に示すように、負荷１４がインダク
タンス成分を持つ場合、ＩＧＢＴのターンオフ時の損失
を小さくするためには、ツェナーダイオード５（図１１
参照）のツェナー電圧を大きく設定する必要がある。

【００４３】すなわち、ターンオフ時の損失はコレクタ
−とエミッタ間を流れる主電流のターンオフ下降時間
（以後、単にＴfと表記する場合あり）に依存するが、
Ｔfは主回路の寄生インダクタンス（以後、単にＬsと表
記する場合あり）１７に蓄えられているエネルギーが、
ＩＧＢＴ列で消費され尽くすまで続く。

【００４４】ここで、ＩＧＢＴＱｋを例に採り、図１４
にターンオフ時のＩＧＢＴＱｋのコレクタ−エミッタ間
電圧Ｖceとコレクタ電流（以後、単にＩcと表記する場
合あり）の概略特性を示す。

【００４５】ターンオフ開始後、ＩＧＢＴＱｋのコレク
タ−エミッタ間電圧Ｖceが直流電源１６の直流電圧を、
直列接続されたＩＧＢＴの個数で割った均等分担電圧
（以後、単にＶdcと表記する場合あり）を越えた時点か
らＩＧＢＴＱｋのＩcは減少し始め、それによりサージ
電圧（Ｌs・ｄＩc／ｄｔ）が発生し、ＩＧＢＴＱｋのＶ
ceはさらに上昇する。

【００４６】コレクタ−エミッタ間電圧Ｖceがツェナー
ダイオード５のツェナー電圧で規定されるクランプ電圧
（以後、単にＶclampと表記する）に達したところで、
クランプ回路（過電圧抑制回路４）は動作し、ＶceはＶ
clampにクランプされる。

【００４７】コレクタ電流Ｉcがゼロになる、すなわち
寄生インダクタンス１７に蓄えられたエネルギーが全て
ＩＧＢＴＱｋで消費されるとサージ電圧はなくなり、コ
レクタ−エミッタ間電圧Ｖceは均等分担電圧Ｖdcまで下
がり、ＩＧＢＴＱｋはオフ状態になる。寄生インダクタ
ンス１７に蓄えられたエネルギーはＩＧＢＴＱｋで単位
時間あたり（Ｖclamp−Ｖdc）×Ｉcだけ消費される。

【００４８】寄生インダクタンス１７に蓄えられたエネ
ルギーはＩcが一定ならば変わらないので、ターンオフ
下降時間Ｔfはクランプ電圧Ｖclampが大きい程短くな
る。寄生インダクタンス１７に蓄えられていて、ＩＧＢ
ＴＱｋで消費されるエネルギーは一定であるが、電源か
ら供給されるエネルギーがターンオフ中に常に単位時間
あたりＶdc×ＩcだけＩＧＢＴＱｋで消費されており、
ターンオフ下降時間Ｔfが長いほどターンオフ時のエネ
ルギー損失は大きくなる。

【００４９】以上の理由からクランプ電圧Ｖclampはで
きる限り大きく設定した方がターンオフ時の損失は小さ
くなる。しかし、ターンオフ時の損失を小さくするため
に、クランプ電圧Ｖclampを大きく設定すると、クラン
プ動作後、オフ状態のときに、クランプをしたＩＧＢＴ
Ｑｋのコレクタ−エミッタ間電圧Ｖceはクランプ電圧Ｖ
clampと等しくなり、残りのＩＧＢＴのＶceはその分小
さくなり、直列接続されたＩＧＢＴ間の電圧分担が不均
一になるので電圧分担を等しくするための分圧抵抗が必
要となる。

【００５０】また、ＩＧＢＴＱｋのコレクタからツェナ
ーダイオード５、ダイオード６、ＩＧＢＴＱｋのゲート
までの回路には寄生インダクタンス、寄生キャパシタン
スがあるので、ＩＧＢＴＱｋのコレクタ−エミッタ間電
圧Ｖceがツェナー電圧を越えてからツェナーダイオード
５が導通し、ＩＧＢＴＱｋが一時的にオンしＶceが下が
り始めるまでに時間遅れが生じる。

【００５１】ｄＶce／ｄｔが高い場合、上記の時間遅れ
のためにクランプ動作が遅れ、ＩＧＢＴＱｋのコレクタ
−エミッタ間電圧Ｖceが最大定格よりも高くなる。それ
を防ぐためにツェナーダイオード５のツェナー電圧を小
さくすると、過電圧防止回路の遅れ時間は変わらないの
で、ｄＶce／ｄｔが低い場合にはクランプ電圧も低くな
り、前述の理由により、ターンオフ時の損失が大きくな
る。

【００５２】一方、図１２に示す過電圧抑制回路では、
アクティブスナバ８はＩＧＢＴＱｋのターンオフ直後か
ら電圧の立ち上がりを制限するため、スイッチング時間
が遅くなる。

【００５３】また、アクティブスナバ８、動作電圧レベ
ル限定アクティブスナバ９は、ともにＩＧＢＴＱｋのコ
レクタ−エミッタ間電圧Ｖceの変化に応じた制御を行う
ため、直列接続されたＩＧＢＴ間の分担されたコレクタ
−エミッタ間電圧Ｖceにばらつきがあっても、それぞれ
のＶceの時間変化がなければアクティブスナバ８、動作
電圧レベル限定アクティブスナバ９は働かず、直列接続
された複数のＩＧＢＴにおいて、オフ状態のときの電圧
分担を等しくすることはできない。そのためオフ状態の
ときの電圧分担を等しくするために分圧抵抗１３が必要
になる。

【００５４】また、動作電圧レベル限定アクティブスナ
バ９はツェナーダイオード１２のツェナー電圧を均等分
担電圧Ｖdc以下の任意の電圧に設定することができな
い。

【００５５】すなわち、オフ状態のときゲートドライブ
回路７は常にＩＧＢＴＱｋのゲートから電荷を取り除く
動作をする。コンデンサ９３は過電圧抑制動作中は、常
にオフ信号を受けており、ゲートドライブ回路７が抜き
去る分の電流を流し続けなければならないため、考えら
れ得るターンオフ時間に応じた容量が必要になる。

【００５６】ツェナーダイオード１２のツェナー電圧を
均等分担電圧Ｖdc以下に設定すると、電源電圧の変動に
応じてコンデンサ９３からＩＧＢＴＱｋのゲートおよび
ゲートドライブ回路７に電流が流れる。コンデンサ９３
の容量が大きいと上記の電流が大きくなり、ＩＧＢＴＱ
ｋのゲート−エミッタ間電圧がしきい値電圧まで上昇
し、一時的オン動作が必要でないときにＩＧＢＴＱｋが
オンする。そのため、ツェナーダイオード１２のツェナ
ー電圧は均等分担電圧Ｖdcよりも大きく設定しなければ
ならず、ＩＧＢＴＱｋのｄＶce／ｄｔが高い場合は、動
作電圧レベル限定アクティブスナバ９の遅れ時間のため
に過電圧抑制動作が遅れ、コレクタ−エミッタ間電圧Ｖ
ceがその最大定格以上になるため、アクティブスナバ８
でターンオフ直後からｄＶce／ｄｔを抑える必要があ
り、スイッチングが遅くなる。

【００５７】本発明は上記のような問題点を解消するた
めになされたもので、自己消弧形半導体素子のコレクタ
−エミッタ間電圧が素子の最大定格値を越えることを防
止するとともに、ターンオフ時間の増大によるエネルギ
ー損失の増大を防止した半導体装置を提供することを目
的とする。

【００５８】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、自己消弧形半導体素子を制御する半
導体装置であって、前記自己消弧形半導体素子の第１の
主電極と、前記自己消弧形半導体素子のゲートを制御す
るゲートドライブ回路に接続される入力トランジスタの
制御電極との間に接続された過電圧防止回路を備え、前
記入力トランジスタの第１の主電極は、前記自己消弧形
半導体素子の第２の主電極に接続され、第２の主電極
は、前記ゲートドライブ回路の入力端子に接続され、前
記過電圧防止回路は、ツェナーダイオードと抵抗素子と
を有し、前記ツェナーダイオードのカソードが前記自己
消弧形半導体素子の前記第１の主電極に接続され、アノ
ードが前記抵抗素子の第１の端部に接続され、前記抵抗
素子の第２の端部が前記入力トランジスタの前記制御電
極に接続される。

【００５９】本発明に係る請求項２記載の半導体装置
は、前記過電圧防止回路は、前記抵抗素子に並列に接続
されたコンデンサをさらに有している。

【００６０】本発明に係る請求項３記載の半導体装置
は、自己消弧形半導体素子を制御する半導体装置であっ
て、前記自己消弧形半導体素子の第１の主電極と、前記
自己消弧形半導体素子のゲートを制御するゲートドライ
ブ回路に接続された入力トランジスタの制御電極との間
に接続された電圧上昇率抑制回路を備え、前記入力トラ
ンジスタの第１の主電極は、前記自己消弧形半導体素子
の第２の主電極に接続され、第２の主電極は、前記ゲー
トドライブ回路の入力端子に接続され、前記電圧上昇率
抑制回路は、ツェナーダイオードとコンデンサとを有
し、前記ツェナーダイオードのカソードが前記自己消弧
形半導体素子の前記第１の主電極に接続され、アノード
が前記コンデンサの第１の電極に接続され、前記コンデ
ンサの第２の電極が前記入力トランジスタの前記制御電
極に接続されている。

【００６１】本発明に係る請求項４記載の半導体装置
は、自己消弧形半導体素子を制御する半導体装置であっ
て、前記自己消弧形半導体素子の第１の主電極と、前記
自己消弧形半導体素子のゲートを制御するゲートドライ
ブ回路に接続された入力トランジスタの制御電極および
第１の主電極との間に接続された分圧均等化回路を備
え、前記入力トランジスタの前記第１の主電極は、前記
自己消弧形半導体素子の第２の主電極に接続され、第２
の主電極は、前記ゲートドライブ回路入力端子に接続さ
れ、前記分圧均等化回路は、ツェナーダイオードと周波
数フィルタとを有し、前記周波数フィルタは、スイッチ
ング時に前記自己消弧形半導体素子の前記第１および第
２の主電極間電圧の主な周波数成分よりも低い周波数成
分の電流を主に通過させるようにカットオフ周波数が設
定され、前記ツェナーダイオードのカソードが前記自己
消弧形半導体素子の前記第１の主電極に接続され、前記
周波数フィルタは、前記ツェナーダイオードのアノード
と、前記入力トランジスタの前記制御電極および前記第
１の主電極との間に接続され、前記ツェナーダイオード
のツェナー電圧は、前記自己消弧形半導体素子がオフ状
態のときに負担する電圧に等しい値に設定される。

【００６２】本発明に係る請求項５記載の半導体装置
は、前記周波数フィルタが、第１および第２の抵抗素子
とインダクタとを有し、前記ツェナーダイオードのアノ
ードが前記第１の抵抗素子の第１の端部に接続され、前
記第１の抵抗素子の第２の端部が前記インダクタおよび
前記第２の抵抗素子の第１の端部に接続され、前記イン
ダクタの第２の端部は、前記入力トランジスタの前記制
御電極に接続され、前記第２の抵抗素子の第２の端部
は、前記入力トランジスタの前記第１の主電極に接続さ
れる。

【００６３】本発明に係る請求項６記載の半導体装置
は、前記周波数フィルタは、抵抗素子とコンデンサとを
有し、前記ツェナーダイオードのアノードが前記抵抗素
子の第１の端部に接続され、前記抵抗素子の第２の端部
が前記コンデンサの第１の電極および前記入力トランジ
スタの前記制御電極に接続され、前記コンデンサの第２
の電極が、前記入力トランジスタの前記第１の主電極に
接続される。

【００６４】本発明に係る請求項７記載の半導体装置
は、自己消弧形半導体素子を制御する半導体装置であっ
て、前記自己消弧形半導体素子の第１の主電極と、前記
自己消弧形半導体素子のゲートを制御するゲートドライ
ブ回路に並列に接続された第１および第２の入力トラン
ジスタの制御電極との間にそれぞれ接続された過電圧防
止回路および電圧上昇率抑制回路と、前記自己消弧形半
導体素子の第１の主電極と、前記第１および第２の入力
トランジスタに並列に接続された、第３の入力トランジ
スタの制御電極および第１の主電極との間に接続された
分圧均等化回路とを備え、前記第１ないし第３の入力ト
ランジスタの第１の主電極は、前記自己消弧形半導体素
子の第２の主電極に接続され、第２の主電極は、前記ゲ
ートドライブ回路入力端子に接続され、前記過電圧防止
回路は、第１のツェナーダイオードと、抵抗素子と、コ
ンデンサとを有し、前記第１のツェナーダイオードのカ
ソードが前記自己消弧形半導体素子の前記第１の主電極
に接続され、アノードが前記抵抗素子の第１の端部に接
続され、前記抵抗素子の第２の端部が前記第１の入力ト
ランジスタの前記制御電極に接続され、前記コンデンサ
が前記抵抗素子に並列に接続され、前記電圧上昇率抑制
回路は、第２のツェナーダイオードとコンデンサとを有
し、前記第２のツェナーダイオードのカソードが前記自
己消弧形半導体素子の前記第１の主電極に接続され、ア
ノードが前記コンデンサの第１の電極に接続され、前記
コンデンサの第２の電極が前記第２の入力トランジスタ
の前記制御電極に接続され、前記分圧均等化回路は、第
３のツェナーダイオードと周波数フィルタとを有し、前
記周波数フィルタは、スイッチング時に前記自己消弧形
半導体素子の前記第１および第２の主電極間電圧の主な
周波数成分よりも低い周波数成分の電流を主に通過させ
るようにカットオフ周波数が設定され、前記第３のツェ
ナーダイオードのカソードが前記自己消弧形半導体素子
の前記第１の主電極に接続され、前記周波数フィルタ
は、前記第３のツェナーダイオードのアノードと、前記
第３の入力トランジスタの前記制御電極および前記第１
の主電極との間に接続され、前記第２のツェナーダイオ
ードのツェナー電圧は、前記第１のツェナーダイオード
のツェナー電圧より小さく、前記第１のツェナーダイオ
ードのツェナー電圧は、前記自己消弧形半導体素子の前
記第１および第２の主電極間電圧の最大定格値より小さ
く設定し、前記第３のツェナーダイオードのツェナー電
圧は、前記自己消弧形半導体素子がオフ状態のときに負
担する電圧に等しい値に設定される。

【００６５】本発明に係る請求項８記載の半導体装置モ
ジュールは、複数直列に接続された前記自己消弧形半導
体素子と、複数の前記自己消弧形半導体素子のそれぞれ
に接続された、請求項１ないし請求項７記載の何れかの
前記半導体装置とを備え、複数の前記自己消弧形半導体
素子および複数の前記半導体装置がパッケージ化されて
いる。

【００６６】

【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１は、本発明に係る実施の形態
１の過電圧防止回路１００を有するＩＧＢＴ（絶縁ゲー
トバイポーラトランジスタ）３のゲートを制御するゲー
ト回路４０の構成を示す図である。なお、ＩＧＢＴ３
は、３相２レベルインバータ等の出力部を構成する直列
接続された複数ＩＧＢＴのうちの１つであり、ダイオー
ド３３が逆並列に接続されている。

【００６７】過電圧防止回路１００は、ＩＧＢＴ３のコ
レクタにカソードが接続されたツェナーダイオード２０
と、ツェナーダイオード２０のアノードとゲートドライ
ブ回路１８の制御信号入力段に接続された、クランプ信
号を増幅するトランジスタ（以後、入力トランジスタと
呼称）１９のベースとの間に、並列に接続された抵抗２
１およびコンデンサ２２とで構成されている。

【００６８】ＩＧＢＴ３のゲートのゲートのオン・オフ
動作を制御するゲートドライブ回路１８は、定電圧源Ｖ
cとＩＧＢＴ３のエミッタとの間に直列に接続されたト
ランジスタ１８１および１８２を有し、トランジスタ１
８１および１８２のコレクタが出力ノードとなって、Ｉ
ＧＢＴ３のゲートにスイッチング時間を調節するゲート
抵抗２３を介して接続されている。

【００６９】トランジスタ１８１のベースには入力トラ
ンジスタ１９のコレクタが接続され、入力トランジスタ
１９のエミッタはＩＧＢＴ３のエミッタに接続されてい
る。

【００７０】また、トランジスタ１８１のベースには、
ＩＧＢＴ３のオン・オフを指令するゲート指令信号出力
素子２４の出力が接続されている。なお、トランジスタ
１８１および１８２のベースは電気的に接続され、この
部分にゲート指令信号出力素子２４の出力が接続される
ので、この部分がゲートドライブ回路１８の入力端子と
言うことができる。

【００７１】＜Ａ−２．動作および効果＞ＩＧＢＴ３の
コレクタ−エミッタ間電圧Ｖceがツェナーダイオード２
０のツェナー電圧を越えるとツェナーダイオード２０が
導通し、入力トランジスタ１９のベースに電流が流れ、
ゲートドライブ回路１８にオンの制御信号を入力する。
その結果、ＩＧＢＴ３のゲート−エミッタ間電圧をしき
い値電圧まで上昇させて、ＩＧＢＴ３を一時的にオンさ
せ、ＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖceを下げ
ることができる。

【００７２】ここで、抵抗２１はクランプ動作を長時間
に渡って維持するために配設されている。すなわち、長
時間に渡ってツェナーダイオード２０のツェナー電圧を
越える電圧がコレクタ−エミッタ間電圧Ｖceとして印加
され、コンデンサ２２が充電されて充電電圧がＶceを越
えると、抵抗２１を有さない場合にはコンデンサ２２に
は電流が流れなくなる。しかし、抵抗２１を配設するこ
とで、入力トランジスタ１９のベースに電流を流し続け
ることができ、長時間のクランプ動作が可能となる。

【００７３】なお、ツェナーダイオード２０および抵抗
２１だけでもクランプ動作は可能であるが、抵抗２１は
ツェナーダイオード２０のアノードの電圧に応じた電流
を流すため、ＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖ
ceがツェナー電圧を越えた直後は僅かな電流しか流さな
い。一方、ＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖce
の立ち上がりが一定とした場合、コンデンサ２２を流れ
る電流はＶceがツェナーダイオード２０のツェナー電圧
を越えた直後から、ＩＧＢＴ３のコレクタ−エミッタ間
電圧Ｖceの上昇率（ｄＶce／ｄｔ）に応じた一定の電流
を流すので、コンデンサ２２を配設することで高速応答
性を有することができる。

【００７４】また、ツェナーダイオード２０に寄生キャ
パシタンスがある場合でも、入力トランジスタ１９のゲ
インを調節することで、その影響を解消し、ＩＧＢＴ３
を高速にスイッチングすることができる。

【００７５】なお、入力トランジスタ１９のゲイン調節
の方法としては、入力トランジスタ１９のベース−エミ
ッタ間に抵抗を介挿し、ベースに流れ込んでいた電流を
分流する方法を採れば良い。

【００７６】ここで、ツェナーダイオード２０のツェナ
ー電圧の設定について説明する。前述のように、クラン
プ電圧が高いほどＩＧＢＴ３のターンオフ時のエネルギ
ー損失は小さくなるので、ツェナー電圧はできるだけ大
きく設定する。

【００７７】しかし、過電圧防止回路１００の閉ループ
には時間遅れがあるため、実際のクランプ電圧はツェナ
ー電圧よりもＴｄ（遅れ時間）×（ｄＶce／ｄｔ）だけ
大きくなる。従って、ツェナー電圧は、遅れ時間により
増大したクランプ電圧がＩＧＢＴ３のコレクタ−エミッ
タ間電圧Ｖceの最大定格を越えない範囲で大きく設定す
る。

【００７８】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図２は、本発明に係る実施の形態
２の電圧上昇率抑制回路２００を有するゲート回路４０
の構成を示す図である。なお、図１を用いて説明した過
電圧防止回路１００と同じ構成には同じ符号を付し、重
複する説明は省略する。

【００７９】電圧上昇率抑制回路２００は、ＩＧＢＴ３
のコレクタにカソードが接続されたツェナーダイオード
２５と、ツェナーダイオード２５のアノードとゲートド
ライブ回路１８の制御信号入力段に接続された入力トラ
ンジスタ１９のベースとの間に接続されたコンデンサ２
６とで構成されている。コンデンサ２６はＩＧＢＴ３の
コレクタ−エミッタ間電圧Ｖceの上昇率（ｄＶce／ｄ
ｔ）を検出し、その大きさに応じた信号をゲートドライ
ブ回路７に送る機能を有している。

【００８０】＜Ｂ−２．動作および効果＞ＩＧＢＴ３の
コレクタ−エミッタ間電圧Ｖceがツェナーダイオード２
５のツェナー電圧を越えるとツェナーダイオード２５が
導通し、ＩＧＢＴ３のＶceの上昇率（ｄＶce／ｄｔ）に
応じた電流が入力トランジスタ１９のベースに流れ、ゲ
ートドライブ回路１８にオンの制御信号を入力する。そ
の結果、ＩＧＢＴ３のゲート−エミッタ間電圧をしきい
値電圧まで上昇させ、ＩＧＢＴ３を一時的にオンさせ、
ＩＧＢＴ３のＶceの上昇率を抑制することができる。

【００８１】すなわち、電圧上昇率抑制回路２００にお
いては、ｄＶce／ｄｔに応じてコンデンサ２６に流れる
電流でＩＧＢＴ３がオンするように容量が調整されてい
るので、ｄＶce／ｄｔが小さくなるとＩＧＢＴ３はオフ
することになる。この結果、コレクタ−エミッタ間電圧
ＶceはＩＧＢＴ３のオン・オフの繰り返しにより、微視
的には鋸波状の波形となるが、巨視的にはｄＶce／ｄｔ
が緩やかになる。

【００８２】従って、直列接続された複数のＩＧＢＴの
コレクタ−エミッタ間に過電圧が印加される原因が、Ｉ
ＧＢＴのスイッチングのタイミングずれにある場合、例
えば、１つのＩＧＢＴがターンオフ動作に入り、その他
のＩＧＢＴがオン状態にあってターンオフが遅れている
ような場合、ｄＶce／ｄｔが緩やかであれば先にターン
オフ動作に入ったＩＧＢＴが完全にオフする前に、遅れ
てターンオフするＩＧＢＴもターンオフ動作に入ること
ができ、各ＩＧＢＴがオフするタイミングの同期を取る
ことができるので、ＩＧＢＴのコレクタ−エミッタ間に
最大定格以上の電圧が印加されることを防止できる。

【００８３】なお、図１を用いて説明した過電圧防止回
路１００においても、コンデンサ２２にはｄＶce／ｄｔ
に応じた電流が流れるが、過電圧防止回路１００では、
コンデンサ２２に流れる電流だけではＩＧＢＴ３がオン
しないように、容量が調整され、抵抗２１に流れる電流
が重畳されることでＩＧＢＴ３がオンするように抵抗値
が調整されている。

【００８４】また、電圧上昇率抑制回路２００において
は、ツェナーダイオード２５を用いることで、電圧上昇
率の抑制はコレクタ−エミッタ間電圧Ｖceがツェナーダ
イオード２５のツェナー電圧以上のときのみ行われる。
従って、図１２を用いて説明した従来の過電圧抑制回路
のように、ターンオフ直後からｄＶce／ｄｔを抑える必
要がなく、スイッチング速度が低下することはない。

【００８５】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞図３は、本発明に係る実施の形態
３の定常分圧均等化回路３００を有するゲート回路４０
の構成を示す図である。なお、図１を用いて説明した過
電圧防止回路１００と同じ構成には同じ符号を付し、重
複する説明は省略する。

【００８６】定常分圧均等化回路３００は、ＩＧＢＴ３
のコレクタにカソードが接続されたツェナーダイオード
２７と、ツェナーダイオード２７のアノードとゲートド
ライブ回路１８の制御信号入力段に接続された入力トラ
ンジスタ１９のベースとの間に直列に接続された抵抗２
８１およびインダクタ２８２、抵抗２８１とインダクタ
２８２との接続点と入力トランジスタ１９のエミッタと
の間に接続された抵抗２８３で構成されるローパスフィ
ルタ２８とを有している。

【００８７】ここで、ツェナーダイオード２７のツェナ
ー電圧は、ＩＧＢＴ３がオフ状態のときに保持すべきコ
レクタ−エミッタ間電圧Ｖceに設定する。すなわち、ツ
ェナーダイオード２７のツェナー電圧は、直列接続され
た複数のＩＧＢＴの全てがオフ状態のときに、通常、Ｉ
ＧＢＴ列の全体に加わる直流電圧を、直列接続されたＩ
ＧＢＴの個数で割った値に設定する。

【００８８】＜Ｃ−２．動作および効果＞ＩＧＢＴ３の
コレクタ−エミッタ間電圧Ｖceがツェナーダイオード２
７のツェナー電圧を越えると、ツェナーダイオード２７
が導通し、ローパスフィルタ２８で規定されるカットオ
フ周波数以下の周波数成分だけ入力トランジスタ１９の
ベースに流れる。

【００８９】ここで、ローパスフィルタ２８のカットオ
フ周波数はターンオフ時のコレクタ−エミッタ間電圧Ｖ
ceの主な周波数成分よりも低い周波数に設定すること
で、ＩＧＢＴ３のスイッチング直後の高速な過渡的な信
号が多い場合には、ＩＧＢＴ３のコレクタから入力トラ
ンジスタ１９のベースまではハイインピーダンスとし、
ＩＧＢＴ３のコレクタから入力トランジスタ１９のエミ
ッタまではローインピーダンスとすることで、入力トラ
ンジスタ１９のベースに電流が流れないようにし、ＩＧ
ＢＴ３のスイッチング動作後、完全にオフ状態になっ
て、カットオフ周波数以下の、低速なほぼ一定の信号が
多くなった場合には、ＩＧＢＴ３のコレクタから入力ト
ランジスタ１９のベースまではローインピーダンスと
し、ＩＧＢＴ３のコレクタから入力トランジスタ１９の
エミッタまではハイインピーダンスとすることができ
る。

【００９０】換言すれば、ＩＧＢＴ３のコレクタ−エミ
ッタ間電圧Ｖceがツェナーダイオード２７のツェナー電
圧以上になった場合のみ、入力トランジスタ１９のベー
スにカットオフ周波数以下の周波数成分を有する電流を
流し、ゲートドライブ回路１８にオンの制御信号を入力
することができる。

【００９１】その結果、ＩＧＢＴ３のゲート−エミッタ
間電圧をしきい値電圧まで上昇させ、ＩＧＢＴ３を一時
的にオンさせ、ＩＧＢＴ３のコレクタ−エミッタ間電圧
Ｖceをツェナーダイオード２７のツェナー電圧に抑え、
オフ状態のときの直列接続した複数のＩＧＢＴにおける
電圧分担を均等にすることができる。

【００９２】従って、図１２を用いて説明した従来の過
電圧抑制回路のように、オフ状態の電圧分担を均等にす
る分圧抵抗を別個に設けることが不要になる。

【００９３】＜Ｃ−３．変形例＞なお、ローパスフィル
タ２８の代わりに、図４に示すローパスフィルタ２９
（インピーダンス素子）を有した定常分圧均等化回路３
００Ａを用いても良い。

【００９４】ローパスフィルタ２９は、ツェナーダイオ
ード２７のアノードとゲートドライブ回路１８の制御信
号入力段に接続された入力トランジスタ１９のベースと
の間に接続された抵抗２９１と、入力トランジスタ１９
のエミッタとベースとの間に接続されたコンデンサ２９
２とで構成されている。

【００９５】ローパスフィルタ２９の動作はローパスフ
ィルタ２８と同様であるが、ローパスフィルタ２９には
インタダクタを有さないので、製造においては、インタ
ダクタの発生する電磁界の影響を考慮しての配置等に留
意する必要がなく、製造が容易であるという利点を有し
ている。

【００９６】＜Ｄ．実施の形態４＞以上説明した本発明
に係る実施の形態１〜３においては、ＩＧＢＴ３に過電
圧防止回路１００、電圧上昇率抑制回路２００、定常分
圧均等化回路３００をそれぞれ単独で接続する構成を示
したが、以下に説明する実施の形態４においては、ＩＧ
ＢＴ３に上記の３つの回路を接続した構成を示す。

【００９７】＜Ｄ−１．装置構成＞図５に、過電圧防止
回路１００、電圧上昇率抑制回路２００、定常分圧均等
化回路３００で構成される過電圧保護回路５００を有す
るゲート回路４０の構成を示す。

【００９８】図５において、過電圧防止回路１００は、
ＩＧＢＴ３のコレクタとゲートドライブ回路１８の制御
信号入力段に接続されたトランジスタ３２のベースとの
間に配設され、電圧上昇率抑制回路２００は、ＩＧＢＴ
３のコレクタとゲートドライブ回路１８の制御信号入力
段に接続されたトランジスタ３１のベースとの間に配設
され、定常分圧均等化回路３００のインダクタ２８２
は、ゲートドライブ回路１８の制御信号入力段に接続さ
れたトランジスタ３０のベースに接続され、また、抵抗
２８３は、抵抗２８１とインダクタ２８２との接続点と
トランジスタ３０のエミッタとの間に接続されている。

【００９９】なお、トランジスタ３０〜３２のコレクタ
は、トランジスタ１８１のベースに接続され、トランジ
スタ３０〜３２のエミッタはＩＧＢＴ３のエミッタに接
続されている。

【０１００】なお、その他、図１を用いて説明した過電
圧防止回路１００と同じ構成には同じ符号を付し、重複
する説明は省略する。

【０１０１】＜Ｄ−２．動作および効果＞前述したよう
にクランプ電圧は高い方がターンオフ時のエネルギー損
失は小さくなるので、クランプ電圧がＩＧＢＴ３のコレ
クタ−エミッタ間電圧Ｖceの最大定格を越えない範囲
で、できるだけ大きくなるように、回路パラメータを設
定する。

【０１０２】しかし、実施の形態１において説明したよ
うに、過電圧防止回路１００の閉ループには時間遅れが
あるため、実際のクランプ電圧はツェナー電圧よりもＴ
ｄ（遅れ時間）×（ｄＶce／ｄｔ）だけ大きくなる。従
って、ツェナーダイオード２０のツェナー電圧は、遅れ
時間により増大したクランプ電圧がＩＧＢＴ３のコレク
タ−エミッタ間電圧Ｖceの最大定格を越えない範囲で大
きく設定する必要がある。

【０１０３】一方で、コレクタ−エミッタ間電圧Ｖceが
最大定格を越えないようにｄＶce／ｄｔの最大値に合わ
せてツェナーダイオード２０のツェナー電圧を小さくす
ると、ｄＶce／ｄｔが小さい場合にクランプ電圧が小さ
くなり、ターンオフ時のエネルギー損失が大きくなる。

【０１０４】しかし、電圧上昇率抑制回路２００を併せ
て備えることで、コレクタ−エミッタ間電圧Ｖceの最大
定格を越えないように確実にクランプすること、および
ターンオフ時のエネルギー損失を小さくすることが実現
できる。

【０１０５】電圧上昇率抑制回路２００は実施の形態２
において説明したように、ＩＧＢＴ３のコレクタ−エミ
ッタ間電圧Ｖceの上昇率（ｄＶce／ｄｔ）を抑制する機
能を有している。

【０１０６】そこで、過電圧防止回路１００が制御でき
る範囲まで電圧上昇率抑制回路２００によってｄＶce／
ｄｔを抑制することで、ｄＶce／ｄｔが大きい場合と、
ｄＶce／ｄｔが小さい場合とで極端な差が生じないよう
にして、ツェナーダイオード２０のツェナー電圧を、Ｉ
ＧＢＴ３においてＶceの最大定格を越えることなく、ま
たターンオフ時のエネルギー損失を小さくできる値に容
易に設定することが可能となる。

【０１０７】また、電圧上昇率抑制回路２００はｄＶce
／ｄｔに応じた制御を行うので、ｄＶce／ｄｔが小さい
ときは有効な制御（ＩＧＢＴ３を一時的にオンする制
御）を行わず、ｄＶce／ｄｔは低下しない。

【０１０８】また、電圧上昇率抑制回路２００はツェナ
ーダイオード２５によって動作電圧が限定されるので、
ターンオフ直後からｄＶce／ｄｔを抑えることがないよ
うにツェナーダイオード２５のツェナー電圧を設定する
ことで、スイッチング速度が低下することを防止でき
る。従って、ツェナーダイオード２５のツェナー電圧は
過電圧防止回路１００のツェナーダイオード２０のツェ
ナー電圧よりも小さい値に設定する。

【０１０９】なお、電圧上昇率抑制回路２００は、ｄＶ
ce／ｄｔを過電圧防止回路１００が制御できる範囲まで
抑制することが役割であるため、過電圧防止回路１００
がクランプ動作に入った後は、コンデンサ２６は電流を
流し続ける必要はない。

【０１１０】従って、コンデンサ２６の容量を大きく設
定する必要はなく、ツェナーダイオード２５のツェナー
電圧を均等分担電圧Ｖdc以下にした場合でも、均等分担
電圧Ｖdcの変動によってコンデンサ２６を流れる電流を
小さくでき、当該電流によって誤ってクランプ動作を起
こすことが防止できる。

【０１１１】よって、ツェナーダイオード２５のツェナ
ー電圧を任意の値に設定することができ、例えばツェナ
ー電圧を低く設定し、低いコレクタ−エミッタ間電圧Ｖ
ceから電圧上昇ｄＶce／ｄｔを制御するといった利用法
が可能になる。

【０１１２】実施の形態３において説明したように、定
常分圧均等化回路３００を用いると、個々のＩＧＢＴに
分圧抵抗を配設せずとも、直列接続されたＩＧＢＴ列に
おいて、分圧の均等化ができる。もちろん、定常分圧均
等化回路３００と分圧抵抗とを併用しても良く、また、
図５に示す過電圧保護回路５００において定常分圧均等
化回路３００の代わりにＩＧＢＴ３に並列に分圧抵抗を
配設した構成としても良い。

【０１１３】図６に、図５に示す過電圧保護回路５００
を用いた場合の、ＩＧＢＴ３のコレクタ−エミッタ間電
圧Ｖceとコレクタ電流Ｉｃの特性を示す。

【０１１４】図６において、スイッチングのタイミング
ずれにより、先にターンオフしたＩＧＢＴ３のコレクタ
−エミッタ間電圧Ｖceは、高い電圧上昇率ｄＶce／ｄｔ
で立ち上がる。この電圧Ｖceが電圧上昇率抑制回路２０
０のツェナーダイオード２５ツェナー電圧（Ｖbreak）
を越えると電圧上昇率抑制回路２００が動作し、ｄＶce
／ｄｔが抑制される。その結果、コレクタ−エミッタ間
電圧Ｖceの最大定格を越えないように過電圧防止回路１
００で制御できる範囲までｄＶce／ｄｔが抑えられる。

【０１１５】その後、過電圧防止回路１００のツェナー
電圧に達すると、過電圧防止回路１００が動作し、コレ
クタ−エミッタ間電圧Ｖceはクランプ電圧Ｖclampの値
でクランプされる。

【０１１６】ターンオフが完了した後、定常分圧均等化
回路３００が動作し、直列接続されたＩＧＢＴ３は等し
く均等分担電圧Ｖdcに収まる。

【０１１７】なお、図６においては遅れてターンオフし
たＩＧＢＴのコレクタ−エミッタ間電圧Ｖceの特性につ
いても示しており、当該特性においては階段状の特性と
なっているが、これは先にターンオフしたＩＧＢＴのＶ
ceと、遅れてターンオフＩＧＢＴのＶceとで電源ライン
間（Ｐ−Ｎ線間）の電圧となるので、先にターンオフし
たＩＧＢＴのＶceがクランプ電圧Ｖclampで規制される
ほど高い分だけ、遅れてターンオフＩＧＢＴのＶceが低
くなっていることを示している。なお、完全にオフ状態
になると両者のＶceは均等分担電圧Ｖdcに一致する。

【０１１８】＜Ｄ−３．変形例＞図５を用いて説明した
過電圧保護回路５００は、過電圧防止回路１００、電圧
上昇率抑制回路２００、定常分圧均等化回路３００で構
成されていたが、図７に示すように、定常分圧均等化回
路３００の代わりに、定常分圧均等化回路３００Ａを用
いた構成としても良い。

【０１１９】定常分圧均等化回路３００Ａは、定常分圧
均等化回路３００と同様の機能を有しているが、先に説
明したようにローパスフィルタ２９にはインタダクタを
有さないので、製造においては、インタダクタの発生す
る電磁界の影響を考慮しての配置等に留意する必要がな
く、製造が容易であるという利点を有している。

【０１２０】＜Ｅ．実施の形態５＞図８は、実施の形態
１〜４において説明した、過電圧防止回路１００、電圧
上昇率抑制回路２００、定常分圧均等化回路３００、お
よびこれらを含んで構成される過電圧保護回路５００の
何れかを含むゲート回路４０により制御される自己消弧
形半導体素子が複数直列に接続された半導体装置モジュ
ール６００を示す図である。

【０１２１】図８において、自己消弧形半導体素子とし
て、ＩＧＢＴＱ１〜Ｑｎまでのｎ個のＩＧＢＴが直列に
接続され、そのそれぞれにゲート回路４０が接続されて
いる。なお、ＩＧＢＴＱ１〜Ｑｎのそれぞれにはダイオ
ードＤ１〜Ｄｎが逆並列に接続されている。

【０１２２】そして、半導体装置モジュール６００には
自己消弧形半導体素子の接続点ＮＤがモジュール外部に
引き出され、外部回路との接続が可能な構成となってい
る。

【０１２３】このように、過電圧保護回路等を含んだゲ
ート回路４０と直列接続された自己消弧形半導体素子と
をモジュール化することで、装置を小型化でき、不具合
が生じた場合にはモジュール単位で交換できるなど、メ
ンテナンスを容易にすることができる。

【０１２４】なお、過電圧保護回路５００や、電圧上昇
率抑制回路２００を用いる場合は、ローパスフィルタ２
８（あるいは２９）のカットオフ周波数、または入力ト
ランジスタ１９、３１〜３３のゲインなどをモジュール
外で変更できるようにしても良い。

【０１２５】例えば、ローパスフィルタ２８あるいは２
９のカットオフ周波数を変更するには、ローパスフィル
タ２８中にインダクタを複数種類備え、またローパスフ
ィルタ２９中にコンデンサを複数種類備え、それらを外
部スイッチで切り替える構成とすれば良い。

【０１２６】また、トランジスタのゲインを変更するに
は、ベース−エミッタ間に複数種類の抵抗を備え、それ
らを外部スイッチで切り替える構成とすれば良い。

【０１２７】＜Ｆ．実施の形態１〜５の変形例＞なお、
以上説明した実施の形態１〜５においては、ゲートドラ
イブ回路１８の構成として、ＩＧＢＴ３のターンオン時
にはｐｎｐバイポーラトランジスタ１８１を、ターンオ
フ時にはｎｐｎバイポーラトランジスタ１８２を用いる
構成を示したが、図１０に示すようにＩＧＢＴ３のター
ンオン動作にｎｐｎバイポーラトランジスタ１８２を、
ターンオフ動作にｐｎｐバイポーラトランジスタ１８１
を用いる構成としても、入力トランジスタ１９（３０、
３１、３２）のコレクタを定電圧源Ｖcに、エミッタを
ゲートドライブ回路１８の信号出力ノードに接続すれば
同様の効果が得られる。

【０１２８】図１０において、ゲートドライブ回路１８
のトランジスタ１８２のベースには、入力トランジスタ
１９のエミッタが接続され、トランジスタ１８２よび１
８１のエミッタが出力ノードとなって、ＩＧＢＴ３のゲ
ートにスイッチング時間を調節するゲート抵抗２３を介
して接続されている。また、トランジスタ１８１のベー
スには、ＩＧＢＴ３のオン・オフを指令するゲート指令
信号出力素子２４の出力が接続され、トランジスタ１８
１および１８２のベースは電気的に接続されている。

【０１２９】また、以上の説明においてはとして自己消
弧形半導体素子としてＩＧＢＴを例に挙げたが、本発明
はＭＯＳＦＥＴなどの他の自己消弧形半導体素子に対し
ても適用可能であり、また、インバータへの適用に限定
されず、自己消弧形半導体素子を直列に接続した構成に
適用することで、同様の効果を得られる。

【０１３０】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ツェナーダイオードのカソードが自己消弧形
半導体素子の第１の主電極に接続され、アノードが抵抗
素子の第１の端部に接続され、抵抗素子の第２の端部が
入力トランジスタの制御電極に接続された過電圧防止回
路を備えているので、自己消弧形半導体素子の第１およ
び第２の主電極間の電圧がツェナーダイオードのツェナ
ー電圧を越えたところで、ツェナーダイオードが導通
し、入力トランジスタの制御電極に電流が流れ、ゲート
ドライブ回路にオンの制御信号を入力する。その結果、
自己消弧形半導体素子の制御電極と第２の主電極間の電
圧をしきい値電圧まで上昇させて、自己消弧形半導体素
子を一時的にオンさせ、自己消弧形半導体素子の第１お
よび第２の主電極間の電圧を下げることができる。従っ
て、ツェナーダイオードのツェナー電圧をできるだけ大
きく設定することで、自己消弧形半導体素子のクランプ
電圧を高くして、ターンオフ時のエネルギー損失を小さ
くできる。

【０１３１】本発明に係る請求項２記載の半導体装置に
よれば、過電圧防止回路が、抵抗素子に並列に接続され
たコンデンサをさらに有しているので、コンデンサには
自己消弧形半導体素子の第１および第２の主電極間の電
圧がツェナーダイオードのツェナー電圧を越えた直後か
ら、電圧上昇率に応じた一定の電流が流れるので、過電
圧防止回路が高速応答性を有することになる。

【０１３２】本発明に係る請求項３記載の半導体装置に
よれば、ツェナーダイオードのカソードが自己消弧形半
導体素子の第１の主電極に接続され、アノードがコンデ
ンサの第１の電極に接続され、コンデンサの第２の電極
が入力トランジスタの制御電極に接続された電圧上昇率
抑制回路を備えているので、自己消弧形半導体素子の第
１および第２の主電極間の電圧がツェナーダイオードの
ツェナー電圧を越えたところで、ツェナーダイオードが
導通し、コンデンサが第１および第２の主電極間の電圧
上昇率を検出し、電圧上昇率に応じた電流が入力トラン
ジスタの制御電極に流れ、ゲートドライブ回路にオンの
制御信号を入力する。その結果、自己消弧形半導体素子
の制御電極と第２の主電極間の電圧をしきい値電圧まで
上昇させて、自己消弧形半導体素子を一時的にオンさ
せ、自己消弧形半導体素子の第１および第２の主電極間
の電圧の上昇率を抑制することができる。従って、自己
消弧形半導体素子を複数直列に接続した構成において、
第１および第２の主電極間に過電圧が印加される原因
が、自己消弧形半導体素子のスイッチングのタイミング
ずれにある場合、例えば、１つの自己消弧形半導体素子
がターンオフ動作に入り、その他の自己消弧形半導体素
子がオン状態にあってターンオフが遅れているような場
合、電圧上昇率が緩やかであれば先にターンオフ動作に
入った素子が完全にオフする前に、遅れてターンオフす
る素子もターンオフ動作に入ることができ、各自己消弧
形半導体素子がオフするタイミングの同期を取ることが
できるので、自己消弧形半導体素子の第１および第２の
主電極間に最大定格以上の電圧が印加されることを防止
できる。

【０１３３】本発明に係る請求項４記載の半導体装置に
よれば、周波数フィルタは、スイッチング時に自己消弧
形半導体素子の第１および第２の主電極間電圧の主な周
波数成分よりも低い周波数成分を主に通過させるように
カットオフ周波数が設定され、ツェナーダイオードのカ
ソードが自己消弧形半導体素子の第１の主電極に接続さ
れ、周波数フィルタは、ツェナーダイオードのアノード
と、入力トランジスタの制御電極および第１の主電極と
の間に接続され、ツェナーダイオードのツェナー電圧
は、自己消弧形半導体素子がオフ状態のときに負担する
電圧に等しい値に設定された分圧均等化回路を備えるの
で、自己消弧形半導体素子の第１の主電極と第２の主電
極間の電圧がツェナーダイオードのツェナー電圧を越え
たところで、ツェナーダイオードが導通し、スイッチン
グ時に自己消弧形半導体素子の第１および第２の主電極
間電圧の主な周波数成分よりも低い周波数成分の電流が
入力トランジスタの制御電極に流れ、ゲートドライブ回
路にオンの制御信号を入力する。その結果、自己消弧形
半導体素子の制御電極と第２の主電極間の電圧をしきい
値電圧まで上昇させて、自己消弧形半導体素子を一時的
にオンさせ、自己消弧形半導体素子の第１および第２の
主電極間の電圧をツェナーダイオードのツェナー電圧に
抑えることができ、自己消弧形半導体素子を複数直列に
接続した構成において、複数の自己消弧形半導体素子に
おける電圧分担を均等にすることができる。

【０１３４】本発明に係る請求項５および６記載の半導
体装置によれば、周波数フィルタの第１の抵抗素子の第
２の端部がインダクタおよび第２の抵抗素子の第１の端
部に接続され、インダクタの第２の端部が、入力トラン
ジスタの制御電極に接続され、第２の抵抗素子の第２の
端部が、入力トランジスタの第１の主電極に接続されて
いるので、スイッチング直後の過渡的な信号が多い場合
には、自己消弧形半導体素子の第１の主電極から入力ト
ランジスタの制御電極まではハイインピーダンスとし、
自己消弧形半導体素子の第１の主電極から入力トランジ
スタのエミッタまではローインピーダンスとすること
で、入力トランジスタの制御電極に電流が流れないよう
にし、自己消弧形半導体素子のスイッチング動作後、完
全にオフ状態になって、カットオフ周波数以下の、低速
なほぼ一定の信号が多くなった場合には、自己消弧形半
導体素子の第１の主電極から入力トランジスタの制御電
極まではローインピーダンスとし、自己消弧形半導体素
子の第１の主電極から入力トランジスタの第１の主電極
まではハイインピーダンスとすることができる。

【０１３５】本発明に係る請求項７記載の半導体装置に
よれば、過電圧防止回路、電圧上昇率抑制回路、分圧均
等化回路を備え、第２のツェナーダイオードのツェナー
電圧は、第１のツェナーダイオードのツェナー電圧より
小さく、第１のツェナーダイオードのツェナー電圧は、
自己消弧形半導体素子の第１および第２の主電極間電圧
の最大定格値より小さく設定し、第３のツェナーダイオ
ードのツェナー電圧は、自己消弧形半導体素子がオフ状
態のときに負担する電圧に等しい値に設定することで、
自己消弧形半導体素子のターンオフ、ターンオンおよ
び、オフ時に自己消弧形半導体素子の第１および第２の
主電極間に最大定格値以上の電圧が印加されることを防
止でき、自己消弧形半導体素子を複数直列に接続した構
成において、複数の自己消弧形半導体素子における電圧
分担を均等にすることができる。

【０１３６】本発明に係る請求項８記載の半導体装置モ
ジュールによれば、複数の自己消弧形半導体素子および
過電圧防止回路、電圧上昇率抑制回路、分圧均等化回路
の何れか、または全てを有した複数の半導体装置がパッ
ケージ化されているので、装置を小型化でき、不具合が
生じた場合にはモジュール単位で交換できるなど、メン
テナンスを容易にすることができる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１の半導体装置の構
成を示す回路図である。

【図２】 本発明に係る実施の形態２の半導体装置の構
成を示す回路図である。

【図３】 本発明に係る実施の形態３の半導体装置の構
成を示す回路図である。

【図４】 本発明に係る実施の形態３の半導体装置の変
形例の構成を示す回路図である。

【図５】 本発明に係る実施の形態４の半導体装置の構
成を示す回路図である。

【図６】 本発明に係る実施の形態４の半導体装置の動
作を説明する図である。

【図７】 本発明に係る実施の形態４の半導体装置の変
形例の構成を示す回路図である。

【図８】 本発明に係る実施の形態５の半導体装置モジ
ュールの構成を示す図である。

【図９】 ゲートドライブ回路のバイポーラトランジス
タの構成を変えた場合の実施の形態１の半導体装置に対
応する回路図である。

【図１０】 ３相２レベルインバータの出力部の構成を
示す図である。

【図１１】 自己消弧形半導体素子の従来の過電圧抑制
回路を示す回路図である。

【図１２】 自己消弧形半導体素子の従来の過電圧抑制
回路を示す回路図である。

【図１３】 インダクタンス成分を有する負荷に接続さ
れたインバータの構成を説明する概略図である。

【図１４】 従来の過電圧抑制回路を用いた場合のター
ンオフ時の自己消弧形半導体素子でのエネルギー損失を
説明する図である。

【符号の説明】

３ ＩＧＢＴ、１８ ゲートドライブ回路、１９，３０
〜３２ 入力トランジスタ、２０，２５，２７ ツェナ
ーダイオード、２８，２９ ローパスフィルタ、１００
過電圧防止回路、２００ 電圧上昇率抑制回路、３０
０，３００Ａ分圧均等化回路、６００ 半導体装置モジ
ュール。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 1/00 Ｈ０２Ｍ 1/00 Ｅ ５Ｊ０５５ 7/48 7/48 Ｍ Ｈ０３Ｋ 17/56 Ｈ０３Ｋ 19/003 Ｅ 19/003 17/56 Ｚ (72)発明者 岩田 明彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊藤 寛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 角田 義一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5G013 AA02 AA16 BA02 CB11 CB30 DA09 DA10 DA11 5G053 AA09 BA04 CA02 DA01 EB01 EC03 FA04 5H007 AA06 AA17 CA01 CB04 CB05 CC04 CC07 CC23 DB03 FA01 FA13 5H740 BA11 BB01 BB05 BB09 BC01 BC02 HH03 HH05 KK01 MM01 MM05 NN17 5J032 AA02 AA03 AA05 AB02 AC18 5J055 AX34 AX53 AX64 BX16 CX20 DX09 DX10 DX55 EX06 EX22 EY01 EY10 EY12 EY13 EY17 EZ00 EZ14 EZ66 FX12 FX17 FX36 GX01

Claims (8)

【特許請求の範囲】
1. 【請求項１】 自己消弧形半導体素子を制御する半導体
   装置であって、 前記自己消弧形半導体素子の第１の主電極と、前記自己
   消弧形半導体素子のゲートを制御するゲートドライブ回
   路に接続される入力トランジスタの制御電極との間に接
   続された過電圧防止回路を備え、 前記入力トランジスタの第１の主電極は、前記自己消弧
   形半導体素子の第２の主電極に接続され、第２の主電極
   は、前記ゲートドライブ回路の入力端子に接続され、 前記過電圧防止回路は、 ツェナーダイオードと抵抗素子とを有し、 前記ツェナーダイオードのカソードが前記自己消弧形半
   導体素子の前記第１の主電極に接続され、アノードが前
   記抵抗素子の第１の端部に接続され、 前記抵抗素子の第２の端部が前記入力トランジスタの前
   記制御電極に接続される、半導体装置。
2. 【請求項２】 前記過電圧防止回路は、前記抵抗素子に
   並列に接続されたコンデンサをさらに有する、請求項１
   記載の半導体装置。
3. 【請求項３】 自己消弧形半導体素子を制御する半導体
   装置であって、 前記自己消弧形半導体素子の第１の主電極と、前記自己
   消弧形半導体素子のゲートを制御するゲートドライブ回
   路に接続された入力トランジスタの制御電極との間に接
   続された電圧上昇率抑制回路を備え、 前記入力トランジスタの第１の主電極は、前記自己消弧
   形半導体素子の第２の主電極に接続され、第２の主電極
   は、前記ゲートドライブ回路の入力端子に接続され、 前記電圧上昇率抑制回路は、 ツェナーダイオードとコンデンサとを有し、 前記ツェナーダイオードのカソードが前記自己消弧形半
   導体素子の前記第１の主電極に接続され、アノードが前
   記コンデンサの第１の電極に接続され、 前記コンデンサの第２の電極が前記入力トランジスタの
   前記制御電極に接続される、半導体装置。
4. 【請求項４】 自己消弧形半導体素子を制御する半導体
   装置であって、 前記自己消弧形半導体素子の第１の主電極と、前記自己
   消弧形半導体素子のゲートを制御するゲートドライブ回
   路に接続された入力トランジスタの制御電極および第１
   の主電極との間に接続された分圧均等化回路を備え、 前記入力トランジスタの前記第１の主電極は、前記自己
   消弧形半導体素子の第２の主電極に接続され、第２の主
   電極は、前記ゲートドライブ回路入力端子に接続され、 前記分圧均等化回路は、 ツェナーダイオードと周波数フィルタとを有し、 前記周波数フィルタは、スイッチング時に前記自己消弧
   形半導体素子の前記第１および第２の主電極間電圧の主
   な周波数成分よりも低い周波数成分の電流を主に通過さ
   せるようにカットオフ周波数が設定され、 前記ツェナーダイオードのカソードが前記自己消弧形半
   導体素子の前記第１の主電極に接続され、前記周波数フ
   ィルタは、前記ツェナーダイオードのアノードと、前記
   入力トランジスタの前記制御電極および前記第１の主電
   極との間に接続され、 前記ツェナーダイオードのツェナー電圧は、前記自己消
   弧形半導体素子がオフ状態のときに負担する電圧に等し
   い値に設定する、半導体装置。
5. 【請求項５】 前記周波数フィルタは、 第１および第２の抵抗素子とインダクタとを有し、 前記ツェナーダイオードのアノードが前記第１の抵抗素
   子の第１の端部に接続され、 前記第１の抵抗素子の第２の端部が前記インダクタおよ
   び前記第２の抵抗素子の第１の端部に接続され、 前記インダクタの第２の端部は、前記入力トランジスタ
   の前記制御電極に接続され、 前記第２の抵抗素子の第２の端部は、前記入力トランジ
   スタの前記第１の主電極に接続される、請求項４記載の
   半導体装置。
6. 【請求項６】 前記周波数フィルタは、 抵抗素子とコンデンサとを有し、 前記ツェナーダイオードのアノードが前記抵抗素子の第
   １の端部に接続され、前記抵抗素子の第２の端部が前記
   コンデンサの第１の電極および前記入力トランジスタの
   前記制御電極に接続され、 前記コンデンサの第２の電極が、前記入力トランジスタ
   の前記第１の主電極に接続される、請求項４記載の半導
   体装置。
7. 【請求項７】 自己消弧形半導体素子を制御する半導体
   装置であって、 前記自己消弧形半導体素子の第１の主電極と、前記自己
   消弧形半導体素子のゲートを制御するゲートドライブ回
   路に並列に接続された第１および第２の入力トランジス
   タの制御電極との間にそれぞれ接続された過電圧防止回
   路および電圧上昇率抑制回路と、 前記自己消弧形半導体素子の第１の主電極と、前記第１
   および第２の入力トランジスタに並列に接続された、第
   ３の入力トランジスタの制御電極および第１の主電極と
   の間に接続された分圧均等化回路とを備え、 前記第１ないし第３の入力トランジスタの第１の主電極
   は、前記自己消弧形半導体素子の第２の主電極に接続さ
   れ、第２の主電極は、前記ゲートドライブ回路入力端子
   に接続され、 前記過電圧防止回路は、 第１のツェナーダイオードと、抵抗素子と、コンデンサ
   とを有し、 前記第１のツェナーダイオードのカソードが前記自己消
   弧形半導体素子の前記第１の主電極に接続され、アノー
   ドが前記抵抗素子の第１の端部に接続され、 前記抵抗素子の第２の端部が前記第１の入力トランジス
   タの前記制御電極に接続され、 前記コンデンサが前記抵抗素子に並列に接続され、 前記電圧上昇率抑制回路は、 第２のツェナーダイオードとコンデンサとを有し、 前記第２のツェナーダイオードのカソードが前記自己消
   弧形半導体素子の前記第１の主電極に接続され、アノー
   ドが前記コンデンサの第１の電極に接続され、 前記コンデンサの第２の電極が前記第２の入力トランジ
   スタの前記制御電極に接続され、 前記分圧均等化回路は、第３のツェナーダイオードと周
   波数フィルタとを有し、 前記周波数フィルタは、スイッチング時に前記自己消弧
   形半導体素子の前記第１および第２の主電極間電圧の主
   な周波数成分よりも低い周波数成分の電流を主に通過さ
   せるようにカットオフ周波数が設定され、 前記第３のツェナーダイオードのカソードが前記自己消
   弧形半導体素子の前記第１の主電極に接続され、前記周
   波数フィルタは、前記第３のツェナーダイオードのアノ
   ードと、前記第３の入力トランジスタの前記制御電極お
   よび前記第１の主電極との間に接続され、 前記第２のツェナーダイオードのツェナー電圧は、前記
   第１のツェナーダイオードのツェナー電圧より小さく、
   前記第１のツェナーダイオードのツェナー電圧は、前記
   自己消弧形半導体素子の前記第１および第２の主電極間
   電圧の最大定格値より小さく設定し、 前記第３のツェナーダイオードのツェナー電圧は、前記
   自己消弧形半導体素子がオフ状態のときに負担する電圧
   に等しい値に設定する、半導体装置。
8. 【請求項８】 複数直列に接続された前記自己消弧形半
   導体素子と、 複数の前記自己消弧形半導体素子のそれぞれに接続され
   た、請求項１ないし請求項７記載の何れかの前記半導体
   装置とを備え、 複数の前記自己消弧形半導体素子および複数の前記半導
   体装置がパッケージ化された、半導体装置モジュール。