JPH0237828A - Ｉｇｂｔの過電流保護回路 - Google Patents
Ｉｇｂｔの過電流保護回路Info
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- JPH0237828A JPH0237828A JP18694888A JP18694888A JPH0237828A JP H0237828 A JPH0237828 A JP H0237828A JP 18694888 A JP18694888 A JP 18694888A JP 18694888 A JP18694888 A JP 18694888A JP H0237828 A JPH0237828 A JP H0237828A
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- gate
- circuit
- overcurrent
- transistor
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- 238000007599 discharging Methods 0.000 claims abstract description 5
- 238000012544 monitoring process Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング用半導体素子の一種であるＩ
Ｇ Ｂ Ｔ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子の過電流保護回
路に関する。
Ｇ Ｂ Ｔ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子の過電流保護回
路に関する。
〔従来の技術］
Ｉ ＧＢＴ素子は、バイポーラトランジスタの有する高
耐圧、大容量化が容易であるという長所と、パワーＭＯ
３ＦＥＴの有する高速なスイッチングが可能で、ドライ
ブも容易であるという長所とをあわせもった新しいデイ
バスとして注目されている。
耐圧、大容量化が容易であるという長所と、パワーＭＯ
３ＦＥＴの有する高速なスイッチングが可能で、ドライ
ブも容易であるという長所とをあわせもった新しいデイ
バスとして注目されている。
第３図にＮチャネルＩＧＢＴの等価回路をしめす。Ｎチ
ャネルＭＯ３ＦＥＴＩ、ＮＰＮトランジスタ２．ＰＮＰ
トランジスタ３．及びトランジスタ２のベース・エミッ
タ間短絡抵抗４からなり、ＭＯ３ＦＥＴＩのドレイン・
ソース間とトランジスタ２のエミッタ・コレクタ間が並
列接続され、トランジスタ２．３はサイリスク回路を形
成するものとして表すことができる。
ャネルＭＯ３ＦＥＴＩ、ＮＰＮトランジスタ２．ＰＮＰ
トランジスタ３．及びトランジスタ２のベース・エミッ
タ間短絡抵抗４からなり、ＭＯ３ＦＥＴＩのドレイン・
ソース間とトランジスタ２のエミッタ・コレクタ間が並
列接続され、トランジスタ２．３はサイリスク回路を形
成するものとして表すことができる。
前記ＮチャネルＩ ＧＢＴをオンさせる時は、ゲート・
エミッタ間に順バイアス電圧をかける。その結果、ＭＯ
３ＦＥＴＩにチャネルが形成され、該ＭＯ５ＦＥＴＩが
導通状態になり、ＰＮＰ ）ランジスタ３のエミッタ・
ベース間が順バイアスされることにより導通が開始する
。
エミッタ間に順バイアス電圧をかける。その結果、ＭＯ
３ＦＥＴＩにチャネルが形成され、該ＭＯ５ＦＥＴＩが
導通状態になり、ＰＮＰ ）ランジスタ３のエミッタ・
ベース間が順バイアスされることにより導通が開始する
。
逆に、本素子をＯＦＦさせる時はゲート・エミッタ間に
逆バイアス電圧をかける。この結果、ＭＯ３ＦＥＴＩは
ＯＦＦになり、ＰＮＰ トランジスタ３のベース電流が
流れな（なり、該トランジスタ３が０ＦＦＬ、その結果
ＩＧＢＴがオフする。
逆バイアス電圧をかける。この結果、ＭＯ３ＦＥＴＩは
ＯＦＦになり、ＰＮＰ トランジスタ３のベース電流が
流れな（なり、該トランジスタ３が０ＦＦＬ、その結果
ＩＧＢＴがオフする。
ところで、本素子は前述のようにトランジスタ２．３に
よる寄生サイリスクを有する。そのためコレクタ電流が
所定値以上になるとラッチアップという現象（寄生サイ
リスタがターンオンしてしまう現象）を生じ、コレクタ
電流が遮断できな（なってしまう場合がある。このラッ
チアップ現象はＩ ＧＢＴの素子破壊に直結するので、
これを生じないよ、うに過電流保護することが必要とな
る。
よる寄生サイリスクを有する。そのためコレクタ電流が
所定値以上になるとラッチアップという現象（寄生サイ
リスタがターンオンしてしまう現象）を生じ、コレクタ
電流が遮断できな（なってしまう場合がある。このラッ
チアップ現象はＩ ＧＢＴの素子破壊に直結するので、
これを生じないよ、うに過電流保護することが必要とな
る。
このようなＩ ＧＢＴの過電流保護を行う場合は、電流
レベルをラッチアップ電流以下に抑えなければならない
。
レベルをラッチアップ電流以下に抑えなければならない
。
第３図においてＩＧＢＴにオフゲート信号を与えると、
まずＮチャネルＭＯ３ＦＥＴＩがターンオフする。Ｌ負
荷時にコレクタ電流が急には減少できないために、ＦＥ
ＴＩのドレイン・ソース間を流れていた電流が、Ｐ−Ｎ
Ｐ）ランリスク３のコレクタに移る。このため抵抗４の
電圧降下が大きくなり、トランジスタ２のベース・エミ
ッタ間が順バイアスされ該トランジスタが導通し、トラ
ンジスタ２．３による寄生サイリスクがターンオンして
しまう。このようにターンオフ時はオン状態よりもラッ
チアップしやすいので、過電流時のターンオフはゆるや
かに行わなければならない。
まずＮチャネルＭＯ３ＦＥＴＩがターンオフする。Ｌ負
荷時にコレクタ電流が急には減少できないために、ＦＥ
ＴＩのドレイン・ソース間を流れていた電流が、Ｐ−Ｎ
Ｐ）ランリスク３のコレクタに移る。このため抵抗４の
電圧降下が大きくなり、トランジスタ２のベース・エミ
ッタ間が順バイアスされ該トランジスタが導通し、トラ
ンジスタ２．３による寄生サイリスクがターンオンして
しまう。このようにターンオフ時はオン状態よりもラッ
チアップしやすいので、過電流時のターンオフはゆるや
かに行わなければならない。
第４図は、ＩＧＢＴの駆動回路における過電流保護回路
の従来例を示すものである。
の従来例を示すものである。
図中、１２は制御回路から送られる制御信号を絶縁して
伝えるフォトカプラーであり、また、抵抗９ｄ、９ｅ、
９ｆ及びトランジスタ１０ｃでＯＮ。
伝えるフォトカプラーであり、また、抵抗９ｄ、９ｅ、
９ｆ及びトランジスタ１０ｃでＯＮ。
ＯＦＦ信号回路が形成され、さらにトランジスタ１０ａ
、１０ｂはスイッチとして存在する。
、１０ｂはスイッチとして存在する。
直列接続した順バイアス電源５ａと逆バイアス電源５ｂ
との接続中点がＩＧＢＴＩＩのエミッタに接続され、こ
れら電源５ａ、５ｂに前記スイッチとしてのトランジス
タ１０ａ、１０ｂがエミッタ相互を接続して直列接続さ
れ、該トランジスタ１０ａ１０ｂの接続中点は抵抗９ａ
を介してＩＧＢＴＩＩのゲートに接続される。
との接続中点がＩＧＢＴＩＩのエミッタに接続され、こ
れら電源５ａ、５ｂに前記スイッチとしてのトランジス
タ１０ａ、１０ｂがエミッタ相互を接続して直列接続さ
れ、該トランジスタ１０ａ１０ｂの接続中点は抵抗９ａ
を介してＩＧＢＴＩＩのゲートに接続される。
ＮＰＮ ）ランリスク８のコレクタが抵抗９ｃを介して
前記抵抗９ａとＩ Ｇ Ｂ Ｔｌｌのゲートとの接続中
点に接続され、同トランジスタ８のエミッタが逆バイア
ス電ｉ＃５ｂの魚種とトランジスタ１０ｂとの接続中点
に接続され、該トランジスタ８のベースはツェナーダイ
オード７及び抵抗９ｂを介してトランジスタ１０ａ、１
０ｂと抵抗９ａとの接続中点に接続され、さらに抵抗９
ｂとツェナーダイオード７との中点はダイオード６ａを
介してＩＧＢＴｌｌのコレクタに接続される。
前記抵抗９ａとＩ Ｇ Ｂ Ｔｌｌのゲートとの接続中
点に接続され、同トランジスタ８のエミッタが逆バイア
ス電ｉ＃５ｂの魚種とトランジスタ１０ｂとの接続中点
に接続され、該トランジスタ８のベースはツェナーダイ
オード７及び抵抗９ｂを介してトランジスタ１０ａ、１
０ｂと抵抗９ａとの接続中点に接続され、さらに抵抗９
ｂとツェナーダイオード７との中点はダイオード６ａを
介してＩＧＢＴｌｌのコレクタに接続される。
次に、この第４図の回路の動作を以下に示す。
制御回路から送られる制御信号は、フォトカプラー１２
によって絶縁され、本回路に伝達される。
によって絶縁され、本回路に伝達される。
順バイアス時は、該フォトカプラーの１次側に電流を流
す。すると２次側のフォトトランジスタはＯＮし、トラ
ンジスタ１０ｃはＯＦＦする。そのためトランジスタ１
０ａは順バイアスされＯＮＬ、トランジスタ１０ｂは逆
バイアスされＯＦＦする。順バイアス電源５ａの電圧が
トランジスタ１０ａ、抵抗９ａを介してＩＣ，ＢＴＩＩ
のゲート・エミッタ間に順バイアス電圧として印加され
る。
す。すると２次側のフォトトランジスタはＯＮし、トラ
ンジスタ１０ｃはＯＦＦする。そのためトランジスタ１
０ａは順バイアスされＯＮＬ、トランジスタ１０ｂは逆
バイアスされＯＦＦする。順バイアス電源５ａの電圧が
トランジスタ１０ａ、抵抗９ａを介してＩＣ，ＢＴＩＩ
のゲート・エミッタ間に順バイアス電圧として印加され
る。
一方、逆バイアス時はトランジスタ１０ａをＯＦＦし、
トランジスタ１０ｂをＯＮする。よって逆バイアス電Ｂ
５ｂの電圧が抵抗９ａＪ ）ランリスク１０ｂを介して
ＩＣＢＴＩＩのゲート・エミッタ間に逆バイアス電圧と
して印加される。
トランジスタ１０ｂをＯＮする。よって逆バイアス電Ｂ
５ｂの電圧が抵抗９ａＪ ）ランリスク１０ｂを介して
ＩＣＢＴＩＩのゲート・エミッタ間に逆バイアス電圧と
して印加される。
過電流時の動作は次のようになる。順バイアス時にＩＣ
，ＢＴＩＩのコレクタ・エミッタ間電圧が、ツェナーダ
イオード７のツェナー電圧とＮＰＮ トランジスタ８の
ベース・エミッタ間ダイオードの順バイアス電圧降下分
の和から逆バイアス電源５ｂの電圧をひいた電圧を越え
ると、ＮＰＮ ）ランリスク８のベース・エミッタ間に
は、電源５ａと電源５ｂの電圧がトランジスタ１０ａ、
抵抗９ｂ。
，ＢＴＩＩのコレクタ・エミッタ間電圧が、ツェナーダ
イオード７のツェナー電圧とＮＰＮ トランジスタ８の
ベース・エミッタ間ダイオードの順バイアス電圧降下分
の和から逆バイアス電源５ｂの電圧をひいた電圧を越え
ると、ＮＰＮ ）ランリスク８のベース・エミッタ間に
は、電源５ａと電源５ｂの電圧がトランジスタ１０ａ、
抵抗９ｂ。
ツェナーダイオード７を介して印加され、そのためベー
ス・エミッタ間は順バイアスされ、該トランジスタ８は
導通する。このためＩＧＢＴＩＩのゲート・エミッタ間
には逆バイアス電源５ｂの電圧が該トランジスタ及び、
抵抗９ｃを介して逆バイアス電圧として印加される。そ
のためＩＧＢＴＩＩのコレクタ電流は遮断される。
ス・エミッタ間は順バイアスされ、該トランジスタ８は
導通する。このためＩＧＢＴＩＩのゲート・エミッタ間
には逆バイアス電源５ｂの電圧が該トランジスタ及び、
抵抗９ｃを介して逆バイアス電圧として印加される。そ
のためＩＧＢＴＩＩのコレクタ電流は遮断される。
しかしこのような第４図に示した従来の駆動回路では、
過電流保護時、素子のゲート・エミッタ間には抵抗９ａ
、抵抗９ｃの分圧比によって決定される電圧が印加され
るため、放電抵抗の値が大きいと、ゲート・エミッタ間
にはしきい値電圧（素子が導通し始めるゲート・エミッ
タ間電圧）以上の電圧がかかってしまい、素子は０ＦＦ
ｊ、ない。そのため、過電流保護ができないという問題
が発生する。
過電流保護時、素子のゲート・エミッタ間には抵抗９ａ
、抵抗９ｃの分圧比によって決定される電圧が印加され
るため、放電抵抗の値が大きいと、ゲート・エミッタ間
にはしきい値電圧（素子が導通し始めるゲート・エミッ
タ間電圧）以上の電圧がかかってしまい、素子は０ＦＦ
ｊ、ない。そのため、過電流保護ができないという問題
が発生する。
本発明の目的は前記従来例の不都合を解消し、ゲート・
エミッタ間の蓄積電荷をゆっくりと放電させ、過電流保
護時に遮断時のラッチアップを防ぐことができるＩ Ｇ
ＥＴの過電流保護回路を提供することにある。
エミッタ間の蓄積電荷をゆっくりと放電させ、過電流保
護時に遮断時のラッチアップを防ぐことができるＩ Ｇ
ＥＴの過電流保護回路を提供することにある。
本発明は前記目的を達成するため、Ｉ ＧＢＴの導通時
にコレクタ・エミッタ間電圧を監視して過電流検出する
手段と、この過電流検出手段の出力を受けて順バイアス
電圧を遮断する手段と、ゲート・エミッタ間容量の蓄積
電荷を抵抗値の大きなゲート抵抗によって放電する手段
とを設けたことを要旨とするものである。
にコレクタ・エミッタ間電圧を監視して過電流検出する
手段と、この過電流検出手段の出力を受けて順バイアス
電圧を遮断する手段と、ゲート・エミッタ間容量の蓄積
電荷を抵抗値の大きなゲート抵抗によって放電する手段
とを設けたことを要旨とするものである。
本発明によれば、Ｉ ＧＢＴの過電流保護時に、ゲート
・エミッタ間に通常時に順バイアス電源電圧を印加する
トランジスタを遮断することによって、抵抗値の大きな
ゲート抵抗によってゲート・エミッタ間容量の蓄積電荷
をゆっくりと放電させることができる。
・エミッタ間に通常時に順バイアス電源電圧を印加する
トランジスタを遮断することによって、抵抗値の大きな
ゲート抵抗によってゲート・エミッタ間容量の蓄積電荷
をゆっくりと放電させることができる。
以下、図面について本発明の実施例を詳細に説明する。
第１図は本発明のＩ ＧＢＴの過電流保護回路の１実施
例を示すブロック回路図、第２図はその詳細を示す回路
図で、前記従来例を示す第４図と同一構成要素には同一
参照符号を付したものである。
例を示すブロック回路図、第２図はその詳細を示す回路
図で、前記従来例を示す第４図と同一構成要素には同一
参照符号を付したものである。
図中１３はＯＮ１０ Ｆ Ｆ信号回路、１４は０８回路
、１５はＯＦＦ回路を示すが、本発明は、ＩＧＢＴＩＩ
のコレクタ・エミッタ間電圧を監視し、これが上昇する
ことにより過電流を検出する過電流検出器１６と、この
過電流検出器１６の出力を受けてＩＧＢＴｌｌのゲート
・エミッタ間容量の蓄積電荷を抵抗値の大きなゲート抵
抗９ｃによって放電する放電回路１７とを設け、前記Ｏ
Ｎ１０ Ｆ Ｆ信号回路１３に過電流検出回路１６から
の出力を導入するとともに、このＯＮ１０ Ｆ Ｆ信号
回路１３にこの出力を受けてＯＮ回路１４をＯＦＦさせ
ることによりＩＧＢＴのゲート・エミッタ間への順バイ
アス電圧の印加経路を遮断する機能を持たせた。
、１５はＯＦＦ回路を示すが、本発明は、ＩＧＢＴＩＩ
のコレクタ・エミッタ間電圧を監視し、これが上昇する
ことにより過電流を検出する過電流検出器１６と、この
過電流検出器１６の出力を受けてＩＧＢＴｌｌのゲート
・エミッタ間容量の蓄積電荷を抵抗値の大きなゲート抵
抗９ｃによって放電する放電回路１７とを設け、前記Ｏ
Ｎ１０ Ｆ Ｆ信号回路１３に過電流検出回路１６から
の出力を導入するとともに、このＯＮ１０ Ｆ Ｆ信号
回路１３にこの出力を受けてＯＮ回路１４をＯＦＦさせ
ることによりＩＧＢＴのゲート・エミッタ間への順バイ
アス電圧の印加経路を遮断する機能を持たせた。
次に、第２図について動作を説明する。
通常時は、順バイアス時にはフォトカプラー１２のフォ
トトランジスタをＯＮさせるので、０Ｎ１０ＦＦ信号回
路１３のトランジスタ１０ｃ、１０ｄはＯＦＦする。そ
のため、ＯＮ回路１４のトランジスタ１０ａは順バイア
スされ導通し、ＯＦＦ回路１５のトランジスタ１０ｂは
逆バイアスされＯＦＦする。その結果、順バイアス電源
５ａの電圧がトランジスタｔＯａ、抵抗９ａを介してＩ
ＧＢＴＩＩのゲート・エミッタ間に印加され、該ＩＧＢ
ＴはＯＮする。
トトランジスタをＯＮさせるので、０Ｎ１０ＦＦ信号回
路１３のトランジスタ１０ｃ、１０ｄはＯＦＦする。そ
のため、ＯＮ回路１４のトランジスタ１０ａは順バイア
スされ導通し、ＯＦＦ回路１５のトランジスタ１０ｂは
逆バイアスされＯＦＦする。その結果、順バイアス電源
５ａの電圧がトランジスタｔＯａ、抵抗９ａを介してＩ
ＧＢＴＩＩのゲート・エミッタ間に印加され、該ＩＧＢ
ＴはＯＮする。
一方、逆バイアス時にはフォトカプラー１２のフォトト
ランジスタをＯＦＦさせるので、トランジスタ１０ａは
逆バイアスされ０ＦＦＬ、トランジスタ１０ｂは順バイ
アス導通ずる。その結果逆バイアス電ｉｓｂの電圧が抵
抗９ａ１ トランジスタｌＯｂを介してＩＧＢＴＩＩの
ゲート・エミッタ間に印加され、該Ｉ ＧＢＴはＯＦＦ
する。
ランジスタをＯＦＦさせるので、トランジスタ１０ａは
逆バイアスされ０ＦＦＬ、トランジスタ１０ｂは順バイ
アス導通ずる。その結果逆バイアス電ｉｓｂの電圧が抵
抗９ａ１ トランジスタｌＯｂを介してＩＧＢＴＩＩの
ゲート・エミッタ間に印加され、該Ｉ ＧＢＴはＯＦＦ
する。
次に、過電流時の動作について説明する。順バイアス時
にＩＧＢＴＩＩのコレクタ・エミッタ間電圧が、過電流
検出回路１６のツェナーダイオード７ａのツェナー電圧
と、放電回路１７のＮＰＮ ｌ−ランリスタ８のベース
・エミッタ間ダイオードの順バイアス電圧降下分と、ダ
イオード６ｂの順電圧降下分との和を越えると、ＮＰＮ
トランジスタ８のベース・エミッタ間には、電源５ａの
電圧が、抵抗９ｆ、ツェナーダイオード７ａを介して印
加され、そのためベース・エミッタ間は順バイアスされ
該トランジスタは導通ずる。この時ＩＧＢＴＩＩのゲー
ト・エミッタ間は、抵抗９ｃ、放電回路１７のトランジ
スタ８、及びダイオード６ｂによって短絡される。この
ダイオード６ｂは、通常のターンオフ時にカソード・ア
ノード間に電ｆ！Ｘ５ｂの電圧をもたせることにより、
トランジスタ８を保護するものである。以上によりゲー
ト・エミッタ間を短絡し、ｌ ＧＢＴのコレクタ電流を
遮断する。
にＩＧＢＴＩＩのコレクタ・エミッタ間電圧が、過電流
検出回路１６のツェナーダイオード７ａのツェナー電圧
と、放電回路１７のＮＰＮ ｌ−ランリスタ８のベース
・エミッタ間ダイオードの順バイアス電圧降下分と、ダ
イオード６ｂの順電圧降下分との和を越えると、ＮＰＮ
トランジスタ８のベース・エミッタ間には、電源５ａの
電圧が、抵抗９ｆ、ツェナーダイオード７ａを介して印
加され、そのためベース・エミッタ間は順バイアスされ
該トランジスタは導通ずる。この時ＩＧＢＴＩＩのゲー
ト・エミッタ間は、抵抗９ｃ、放電回路１７のトランジ
スタ８、及びダイオード６ｂによって短絡される。この
ダイオード６ｂは、通常のターンオフ時にカソード・ア
ノード間に電ｆ！Ｘ５ｂの電圧をもたせることにより、
トランジスタ８を保護するものである。以上によりゲー
ト・エミッタ間を短絡し、ｌ ＧＢＴのコレクタ電流を
遮断する。
また、この時、０Ｎ１０ＦＦ信号回路１３のツェナーダ
イオード７ｂのツェナー電圧とＮＰＮ）ランリスタ１０
ｃのベース・工、ミッタ間ダイオードの順バイアス電圧
降下分との和を、ツェナーダイオード７ａのツェナー電
圧とＮＰＮ）ランリスタ８のベース・エミッタ間ダイオ
ードの順バイアス電圧降下分とダイオード６ｂの順電圧
降下分と逆バイアス電源５ｂの電圧との和を等しくして
おくと、前記過電流時にツェナーダイオード７ｂが導通
し、ＮＰＮ トランジスタ１０ｃは順バイアスされ該ト
ランジスタはＯＮする。従ってトランジスタ１０ａは逆
バイアスされＯＦＦする。一方、この時トランジスタ１
０ｄのベース・エミッタ間は、ダイオード６Ｃによって
順バイアス電圧は印加されない。そのため、トランジス
タ１０ｄはＯＮせず、従ってトランジスタ１０ｂはＯＦ
Ｆ状態のままである。以上の結果、抵抗値の大きいゲー
ト抵抗によって蓄積電荷をゆっくりと放電することが可
能となる。そのためラッチアップすることなく、過電流
を遮断することができる。
イオード７ｂのツェナー電圧とＮＰＮ）ランリスタ１０
ｃのベース・工、ミッタ間ダイオードの順バイアス電圧
降下分との和を、ツェナーダイオード７ａのツェナー電
圧とＮＰＮ）ランリスタ８のベース・エミッタ間ダイオ
ードの順バイアス電圧降下分とダイオード６ｂの順電圧
降下分と逆バイアス電源５ｂの電圧との和を等しくして
おくと、前記過電流時にツェナーダイオード７ｂが導通
し、ＮＰＮ トランジスタ１０ｃは順バイアスされ該ト
ランジスタはＯＮする。従ってトランジスタ１０ａは逆
バイアスされＯＦＦする。一方、この時トランジスタ１
０ｄのベース・エミッタ間は、ダイオード６Ｃによって
順バイアス電圧は印加されない。そのため、トランジス
タ１０ｄはＯＮせず、従ってトランジスタ１０ｂはＯＦ
Ｆ状態のままである。以上の結果、抵抗値の大きいゲー
ト抵抗によって蓄積電荷をゆっくりと放電することが可
能となる。そのためラッチアップすることなく、過電流
を遮断することができる。
以上述べたように本発明のＩ ＧＢＴの過電流保護回路
は、ラッチアップすることなく過電流保護を行うことが
できるので、Ｉ ＧＢＴをより広範囲な用途に適応でき
るという利点をもたらすものである。
は、ラッチアップすることなく過電流保護を行うことが
できるので、Ｉ ＧＢＴをより広範囲な用途に適応でき
るという利点をもたらすものである。
第１図は本発明のＩ ＧＢＴの過電流保証回路の一実施
例を示すブロック回路図、第２図は第１図の実施例の詳
細を示す回路図、第３図はＩ ＧＢＴの等価回路図、第
４図は従来のＩ ＧＢＴの過電流保護回路を示す回路図
である。 ｌ・・・ＮチャネルＭＯ３ＦＥＴ ２・・・ＮＰＮ ）ランリスタ ３・・・ＰＮＰ ）ランリスタ ４・・・抵抗５ａ・・
・順バイアス電源 ５ｂ・・・逆バイアス電源６ａ〜
６ｅ・・・ダイオード ７ａ、７ｂ・・・ツェナーダイオード ８・・・ＮＰＮトランジスタ ９ａ〜９ｈ・・・抵抗１
０ａ〜１０ｄ・・・トランジスタ１１・・・Ｉ ＧＢＴ
１２・・・フォトカブラ １３・・・ＯＮ１０
Ｆ Ｆ信号回置１４・・・ＯＮ回路 １５・
・・ＯＦＦ回路１６・・・過電流検出回路 １７・
・・放電回路第１図
例を示すブロック回路図、第２図は第１図の実施例の詳
細を示す回路図、第３図はＩ ＧＢＴの等価回路図、第
４図は従来のＩ ＧＢＴの過電流保護回路を示す回路図
である。 ｌ・・・ＮチャネルＭＯ３ＦＥＴ ２・・・ＮＰＮ ）ランリスタ ３・・・ＰＮＰ ）ランリスタ ４・・・抵抗５ａ・・
・順バイアス電源 ５ｂ・・・逆バイアス電源６ａ〜
６ｅ・・・ダイオード ７ａ、７ｂ・・・ツェナーダイオード ８・・・ＮＰＮトランジスタ ９ａ〜９ｈ・・・抵抗１
０ａ〜１０ｄ・・・トランジスタ１１・・・Ｉ ＧＢＴ
１２・・・フォトカブラ １３・・・ＯＮ１０
Ｆ Ｆ信号回置１４・・・ＯＮ回路 １５・
・・ＯＦＦ回路１６・・・過電流検出回路 １７・
・・放電回路第１図
Claims (1)
- ＩＧＢＴの導通時にコレクタ・エミッタ間電圧を監視し
て過電流検出する手段と、この過電流検出手段の出力を
受けて、順バイアス電圧を遮断する手段と、ゲート・エ
ミッタ間容量の蓄積電荷を抵抗値の大きなゲート抵抗に
よって放電する手段とを設けたことを特徴とするＩＧＢ
Ｔの過電流保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18694888A JPH0237828A (ja) | 1988-07-28 | 1988-07-28 | Ｉｇｂｔの過電流保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18694888A JPH0237828A (ja) | 1988-07-28 | 1988-07-28 | Ｉｇｂｔの過電流保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237828A true JPH0237828A (ja) | 1990-02-07 |
Family
ID=16197528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18694888A Pending JPH0237828A (ja) | 1988-07-28 | 1988-07-28 | Ｉｇｂｔの過電流保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237828A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0483744A2 (en) * | 1990-11-02 | 1992-05-06 | Hitachi, Ltd. | Current detection circuit of power semiconductor device and power converter using the circuit |
| JP2002135097A (ja) * | 2000-10-26 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置モジュール |
| JP2010011131A (ja) * | 2008-06-27 | 2010-01-14 | New Japan Radio Co Ltd | スイッチング駆動回路 |
| US9503072B2 (en) | 2013-08-07 | 2016-11-22 | Mitsubishi Electric Corporation | Semiconductor switching device |
| WO2023032024A1 (ja) * | 2021-08-31 | 2023-03-09 | 三菱電機株式会社 | 半導体駆動装置およびそれを備える電力変換装置 |
-
1988
- 1988-07-28 JP JP18694888A patent/JPH0237828A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0483744A2 (en) * | 1990-11-02 | 1992-05-06 | Hitachi, Ltd. | Current detection circuit of power semiconductor device and power converter using the circuit |
| EP0483744A3 (en) * | 1990-11-02 | 1993-03-17 | Hitachi, Ltd. | Current detection circuit of power semiconductor device and power converter using the circuit |
| JP2002135097A (ja) * | 2000-10-26 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置モジュール |
| JP2010011131A (ja) * | 2008-06-27 | 2010-01-14 | New Japan Radio Co Ltd | スイッチング駆動回路 |
| US9503072B2 (en) | 2013-08-07 | 2016-11-22 | Mitsubishi Electric Corporation | Semiconductor switching device |
| WO2023032024A1 (ja) * | 2021-08-31 | 2023-03-09 | 三菱電機株式会社 | 半導体駆動装置およびそれを備える電力変換装置 |
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