KR0144679B1 - 절연 게이트 트랜지스터용 구동회로, 절연 게이트 트랜지스터를 포함하는 스위칭회로 및 유도 전동기 시스템, 절연 게이트 트랜지스터용 과전류 검출방법과 과전류 검출회로 및 반도체장치 - Google Patents

절연 게이트 트랜지스터용 구동회로, 절연 게이트 트랜지스터를 포함하는 스위칭회로 및 유도 전동기 시스템, 절연 게이트 트랜지스터용 과전류 검출방법과 과전류 검출회로 및 반도체장치

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KR0144679B1
KR0144679B1 KR1019890011497A KR890011497A KR0144679B1 KR 0144679 B1 KR0144679 B1 KR 0144679B1 KR 1019890011497 A KR1019890011497 A KR 1019890011497A KR 890011497 A KR890011497 A KR 890011497A KR 0144679 B1 KR0144679 B1 KR 0144679B1
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노리가즈 도꾸나가
노부요시 무도우
사도시 이보리
수지 무샤
야스오 마쓰다
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미다 가쓰시게
가부시기 가이샤 히다찌 세이사구쇼
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Abstract

자기 소호성 소자(예를 들면 절연 게이트 트랜지스터)의 구동회로로서, 상기 절연 게이트 트랜지스터에 연결되어, 상기 절연 게이트 트랜지스터의 온(ON)상태 또는 오프(OFF)상태를 지시하는 입력신호를 게이트 전압으로 전환하며, 또한 이 게이트 전압을 상기 절연 게이트 트랜지스터의 게이트로 공급하는 게이트 전압 입력회와; 상기 절연 게이트 트랜지스터(10)의 과전류를 검출하기 위해 절연게이트 트랜지스터(10)에 연결되어 과전류를 검출하고 소정의 값으로 조정하는 과전류 조정회로와; 상기 게이트 전압 입력회로 및 상기 과전류 조정회로에 연결되어 상기 절연 게이트 트랜지스터의 온 상태를 지시하는 신호를 상기 게이트전압 입력회로에 출력하며, 또한 상기 과전류 조정회로가 연속적으로 동작할 때, 상기 게이트 전압 입력회로로 하여금 절연 게이트 트랜지스터의 오프상태를 지시한 입력신호에 응답하지 않도록 온 홀딩회로를 포함하여 구성된다.

Description

절연 게이트 트랜지스터용 구동회로, 절연 게이트 트랜지스터를 포함하는 스위칭회로 및 유도 전동기 시스템, 절연 게이트 트랜지스터용 과전류 검출방법과 과전류 검출회로 및 반도체장치
제1도는 본 발명의 바람직한 제1실시예의 회로도,
제2도는 바람직한 제1실시예의 타이밍도,
제3도는 3상 전압 인버터 장치에 대한 실시예의 회로도,
제4a도는 PWM신호의 타이밍도,
제4b도는 IGBT(100) 및 제3도에 보인 IGBT의 타이밍도,
제5도는 IGBT의 콜렉터 전압, 콜렉터 전류 및 게이트 전압에 대한 특성도,
제6도는 바람직한 제2실시예의 회로도,
제7도는 바람직한 제3실시예의 회로도,
제8도는 바람직한 제4실시예의 회로도,
제9도는 제4실시예의 타이밍도,
제10도는 바람직한 제5실시예의 회로도,
제11도는 바람직한 제6실시예의 회로도,
제12도는 바람직한 제7실시예의 회로도,
제13도는 제 1내지 제7실시예 중 하나에서 IGBT(10) 및 다이오드(12)의 한 예를 나타내는 단면도.
제14도는 제13도의 회로도이다.
*도면의 주요부분에 대한 부호의 설명
1, 2:전원 3,71:NPN포토트랜지스터
4, 6, 9:저항기 5,7:NTN트랜지스터
8:PNP트랜지스터 10,100,101:IGBT
13:콘텐서 14:제너 다이오드
16:LED IM:유도 전동기
60:구동회로 73:래치회로
본 발명의 절연 게이트 트랜지스터용 구동회로, 절연 게이트 트랜지스터를 갖는 유도전동기 시스템, 절연 게이트 트랜지스터를 위한 과전류 검출방법과 과전류 검출 회로 및 반도체 장치에 관한 것으로서, 과전류(overcurrent)과 절연 게이트 트랜지스터를 통과할 때에도 이들이 안전하게 작동되게 하기 위한 것이다.
절연 게이트 트랜지스터를 사용한 많은 형태의 전력 스위칭 회로가 제안되어 왔다.
절연 게이트 트랜지스터(정전 유도형 자기소호소자)로서는 여러 유형이 있어, 예를 들면 절연 게이트 바이폴라 트랜지스터(이하 IGBT라 칭함)는 절연 게이트를 가지며 바이폴라 방식으로 동작하며, 절연 게이트 전계효과 트랜지스터(MOSFET)는 절연 게이트를 가지며 전계효과 방식으로 동작한다.
전원장치의 소형화 및 저 소음성능을 위해, 고속 스위칭을 가능하게 하는 절연 게이트 트랜지스터가 최근에 폭 넓게 사용되어 왔다. IGBT의 경우, 예를 들면 콜렉터 전류는 제5도에 도시된 것처럼 게이트 및 콜렉터 전압에 근거하여 결정된다. 절연 게이트 트랜지스터를 인버터의 주 스위치로 사용하여 이를 고속으로 동작시키려하면 다음과 같은 문제가 존재한다.
인버터 전원의 아암 혹은 부하의 단락이 발생될 때, 전원 전압의 대부분을 온 상태인 절연 게이트 트랜지스터가 분배받게 된다.
결과적으로, 제5도의 도시된 관계에 의해 극도로 큰 단락회로전류가 흐른다. IGBT의 경우, 일본 특허 공개공보 No. 소61-185064에 언급된 것처럼, 콜렉터 전류가 과대해지면 게이트 전압의 제어가 불가능해지는 래치업(latch-up) 현상에 의해 절연 게이트 트랜지스터가 파괴 될 수도 있다. 그러나 많은 경우에 있어서는, 대전류를 고속으로 차단함에 따라, 차단(breaking) 순간의 회로 인덕턴스 에너지에 의해 과도전압이 커지며, 이 때문에 절연 게이트 트랜지스터가 파괴된다.
이에 따라, 절연 게이트 트랜지스터에서 게이트 전압을 제어하는 방법의 제안도 있어 왔다(일본 특허 공개공보 No. 소61-147736, 일본 특허 공개공보 No. 소61-251323, 일본 특허 공개공보 No.소62-277063, 일본 특허 공개공보 No. 소63-95722, 일본 특허 공개공보 No. 소63-95728, 미국 특허 No. 4581540 및 미국 특허 No. 4721869). 이들은 소자를 파괴시키는 과전류를 줄여주는 방법이며, 또한 절연 게이트 트랜지스터가 온 상태인동안 과전류를 검출하고 감소시킨다는 점에서는 바람직하다.
그러나, 고속 스위칭 동작을 수행하는 인버터장치 등에서는, 비록 과전류가 검출된다 할지라도 과전류가 감소되는 동안 입력 신호에 의해 절연 게이트 트랜지스터의 온 상태가 종결되어, 결국 과도 전압에 의해 절연 게이트 트랜지스터가 파괴된다는(이는 절연 게이트 트랜지스터의 온상태가 짧기 때문에 결국 과전류가 차단됨에 따른 것임) 문제를 남긴다. 더 나아가, 콜렉터 전압의 증가로부터 검출할 수 있는 절연 게이트 트랜지스터의 과전류에 기초하여 게이트 전압을 억압함으로써 콜렉터 전류를 줄일 수 있으므로, 종래의 방법은 일반적인 응용에 대해서는 적합할 수 있다.
그러나, 콜렉터와 에미터 사이의 고전압의 원인이, 과전류에 기인한 것인지 아니면 턴온 동작이 게이트 전압에 대해 지연을 갖기 때문에 생기는 일시적 현상에 기인한 것인지가 판별되지 않는다면, 단락회로 사고의 발생여부를 결정하기가 어렵다. 그러므로, 종래 회로 즉 미국 특허 제4721869호에서는 검출회로에 의해 이상현상(anomaly) 검출되면 조정회로는 게이트에 온 신호를 인가하고 소정 시간이 경과한 후에 IGBT의 게이트 전압을 떨어뜨리는 동작을 실행한다.
그렇지만 고속 인버터 장치처럼 스위칭 동작이 요구되는 경우, 절연 게이트 트랜지스터의 1회 도통 기간은 짧다. 그러므로, 전술한 소정 시간은 도통기간과 비교하여 상대적으로 길며, 결과적으로는 과전류가 검출될 수 없을 가능성이 증가한다.
본 발명의 목적은 종래의 기술에 언급된 문제를 극복하고, 절연 게이트 트랜지스터의 구동회로, 절연 게이트 트랜지스터를 갖는 스위칭회로, 절연 게이트 트랜지스터를 갖는 유도 전동기장치와, 과전류를 신뢰할만하게 줄이는 절연 게이트 트랜지스터의 고속 스위칭 동작을 가능하게 하는 절연 게이트 트랜지스터용 과전류 검출 방법 및 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 절연 게이트 트랜지스터가 지연되어 턴온될 때 과전류가 관련되는지 여부를 결정함으로써 단락회로 상의 과전류를 검출하기 위한 절연 게이트 트랜지스터용 과전류 검출방법 및 회로를 제공하는 것이다. 본 발명의 또 다른 목적은 절연 게이트 트랜지스터에 단락회로가 발생할 때 신속하고 확실한 과전류 억압을 검출하기 위한 절연 게이트용 트랜지스터용 구동회로와 유도전동기 시스템을 제공하는 것이다.
상기 목적은, 본 발명에 따른 청구범위 제2항에 정의된 바와 같은 절연게이트 트랜지스터용 구동회로와, 제24항에 정의된 절연게이트 트랜지스터를 갖는 스위칭회로와, 제26항에 정의된 바와 같은 절연 게이트 트랜지스터를 사용한 유도 전동기 시스템과, 제17항에 정의된 바와 같은 절연게이트 트랜지스터를 위한 과전류 검출방법, 및 제18항에 정의된 절연 게이트 트랜지스터를 위한 과전류 검출회로에 의해서 달성된다.
본 발명에 따르면, 절연 게이트 트랜지스터의 온 상태를 지시하는 신호를 게이트 전압 입력회로에 출력하고, 조절동작이 계속되는 동안, 절연 게이트 트랜지스터의 오프 상태를 지시하는 입력신호에 반응하지 않도록 한다.
본 발명에 또 다른 일면에 따르면, 절연 게이트 트랜지스터의 게이트 전압이 제1의 소정의 값보다 큰지 여부와, 절연 게이트 트랜지스터의 콜렉터 전압이 제2소정 값보다 큰지 여부를 결정함으로서 과전류를 검출한다.
본 발명의 전술한 목적과 특징 및 기타 다른 목적과 특징은 첨부된 도면을 참조로 하여 후술되는 바람직한 실시예의 상세한 설명을 통해 더욱 분명해질 것이다.
제1도는 본 발명의 바람직한 실시예의 회로도이다.
제1도에서, 절연게이트 트랜지스터의 한 예로서 보인 IGBT(10)는 절연 게이트와 주전류회로를 스위칭을 위해 주전류 경로 사이에 연결된 콜렉터-에미터 전류 경로를 가진다.
IGBT(10)를 위한 구동회로(60)는 아래와 같은 소자들을 포함한다. 정전압을 발생하는 전원(1)과 (2)가 서로 직렬로 연결되며, 또한 NPN 트랜지스터(7)와 PNP 트랜지스터(8)에 연결되어 있다. NPN 트랜지스터(7)와 PNP 트랜지스터(8)는 상보적으로(complementally) 연결되어 있고, 이들의 베이스는 공통적으로 NPN 트랜지스터(5)의 콜렉터에 연결되어 있다. 그리고 그들의 콜렉터-에미터 전류 경로는 서로 직렬로 연결되며, 상기 콜렉터-에미터 전류 경로는 서로 직렬로 연결되며, 상기 콜렉터-에미터 전류 경로 사이의 연결 노드는 저항기(9)을 통해 IGBT(10)의 게이트에 연결되어 있다. NPN 트랜지스터(5)의 콜렉터-에미터 전류 경로와 저항기(6)은 전원(1,2) 사이에 직렬로 연결되어 있으며 연결노드는 NPN 트랜지스터(7)와 PNP 트랜지스터(8)의 베이스에 연결되어 있다. NPN 포토트랜지스터(3)의 베이스는 제어측회로(제1도에 도시되지 않음)로부터의 IGBT(10)의 온 상태 혹은 오프 상태 지시신호인 입력신호 S1에 응답한다. NPN 포토 트랜지스터(3)의 콜렉터-에미터 전류 경로와 저항기(4)은 전원(1)과 (2) 사이에 직렬로 연결되고, 연결노드는 NPN 트랜지스터(5)의 베이스에 연결된다. 포토트랜지스터(3), 저항기(4, 6, 9), NPN 트랜지스터(5, 7) 및 PNP 트랜지스터(8)는, 입력신호를 게이트 전압으로 변환하고 이 게이트 전압을 IGBT(10)의 게이트에 공급하는 게이트 전압 회로를 제공한다. 게이트 전압 입력회로는 상술된 종래의 기술에서 설명된 형태의 것과 유사한 기능을 갖는다.
그리고, 과전류 조정회로는 과전류 검출회로와 조정회로를 포함한다.
또한, IGBT(10)의 게이트와 콜렉터는 저항기(11)과 다이오드(12) 통해 서로 연결되고, 저항기(11)과 다이오드(12)의 연결노드(A)는 제너 다이오드(14)와 콘덴서(13)를 통해 NPN 트랜지스터(15)의 베이스에 연결되어, 게이트 전압이 IGBT(10)의 게이트에 인가되는 동안 콜렉터 전압의 레벨을 검출하는 등가 과전류 검출회로를 형성된다. 이러한 과전류 검출회로는 일본 특허 공개공보 No. 소61-147736, 일본 특허 공개공보 No. 소61-185064, 일본 특허 공개공보 No. 소61-251323과 미국 특허 No.4271869에 서술된 유형의 것과 비슷한 기능을 갖는다.
다음으로, NPN 트랜지스터(15)의 콜렉터 LED(16), 저항기(17) 및 다이오드(18)를 통해 트랜지스터(7)와 (8)의 베이스에 연결되고, 콘덴서(19)는 저항기(17)과 다이오드(18)의 연결노드에 연결되며, 저항기(20)은 NPN 트랜지스터(15)와 전원(2)의 베이스 사이에 연결되어, 과전류 검출회로의 출력에 응답하여 IGBT(10)의 과전류를 IGBT(10)의 안전 작동 범위내의 소정의 값으로 조절하는 조정회로를 형성한다 이러한 방식으로, 과전류 검출신호(S2)는 LED(16)에서 제어측 회로(control side circuit)로 전달된다. 이 조정회로로서는 일본 특허 공개공보 No. 소61-147736에 기술된 유형의 게이트 전압 조정회로가 바람직하다.
또한, 온 홀딩회로는, 콘덴서(21)를 통해 NPN 트랜지스터(15)의 에미터에 연결되며 과전류 조정회로의 출력신호에 반응하는 베이스를 가지며 또한 NPN 트랜지스터(5)의 베이스와 전원(2) 사이에 NPN 포토트랜지스터(3)의 콜렉터-에미터 전류로와 병렬로 연결된 콜렉터-에미터 전류로를 갖는 NPN 트랜지스터(23)와, NPN 트랜지스터(15)의 에미터와 전원(2)사이에 연결된 저항기(22)와, NPN 트랜지스터(23)의 베이스와 에미터 사이에 연결된 저항기(24)를 포함한다.
다음으로는, 제2도의 타이밍도를 참조하여 회로의 동작이 설명된다.
NPN 포토 트랜지스터(3)가 제어측 회로로부터의 입력신호(S1)에 의해 오프 상태일 때, 전원(1과 2)로부터 저항기(4)을 통해 NPN 트랜지스터(5)의 베이스로 전류가 흘러 NPN 트랜지스터(5)는 온 상태가 된다. 그 후 전류가 PNP 트랜지스터(8)의 베이스로부터 NPN 트랜지스터(5)의 콜렉터-에미터 전류로를 통해 전원(2)으로 흐르게 되어, PNP 트랜지스터는 온 상태가 되고 NPN 트랜지스터(7)는 오프 상태가 된다, 따라서,IGBT(19)의 게이트와 에미터 간의 전압(게이트 전압)은 전원(2)에 의해 생성된 부전압이고 IGBT(10)는 오프 상태이다.
IGBT(10)의 오프 상태를 지시하는 입력신호(S1)가 시간 t0에서 IGBT(10)의 온 상태를 지시하는 입력신호로 변환될 때, 트랜지스터(3)는 온 상태로 변환되고, NPN 트랜지스터(5)는 베이스 전류가 흐르지 않게 되기 때문에 오프 상태로 변환된다. 결과적으로, 전원(1과 2)로부터의 전류가 저항기(6)을 통해 NPN 트랜지스터(7)의 베이스에 전달되어, NPN 트랜지스터(7)는 온 상태로 되고 전류는 전원(1, 2)로부터 NPN 트랜지스터(7)와 저항기(9)을 통해 IGBT(10)의 게이트에 공급된다. 또한 IGBT(10)는 온 상태로 변환되기 시작하며 IGBT(10)의 콜렉터에서 에미터로의 전류(콜렉터 전류)는 IGBT(10)의 게이트와 에미터 사이의 용량이 소정값으로 충전된 후인 시간 t1부터 흐르기 시작한다.
t0에서 t2까지의 기간 동안에는 콜렉터 전압이 게이트 전압 보다 크기 때문에, 콘덴서(13)는 게이트 전압이 증가함에 따라 저항기(11)를 통한 전류에 의해 충전된다. 게이트 전압이 시간 t1에서 소정의 임계전압이상으로 증가할 때, 콜렉터 전류가 흐르기 시작하며 콜렉터 전압이 감소하기 시작한다. 시간 t2에 게이트 전압이 콜렉터 전압 보다 크면, IGBT(10)의 과도상태인 기간(t0에서 t2)동안 저항기(11)를 통해 충전될 콘덴서(13)로 흐르는 전류는, 저항기(11)과 다이오드(12) 및 IGBT(10)의 콜렉터-에미터 전류로를 통과하므로 콘덴서(13)는 충전이 정지된다. 기간 t0에서 t2동안 콘덴서(13)에 흐르는 이러한 정상적인 과도전류(transient current)의 방향은 이후에 세부적으로 설명될 IGBT(10)의 과도전류와 같은 방향이다.
따라서, 과전류 검출회로는 콘덴서(13), 제너 다이오드(14), 저항기(11)를 포함하는 검출지연회로를 포함하며, t0에서 t2동안 콘덴서(13)에 흐르는 정상적인 과도전류로 하여금 IGBT(10)의 과전류로 간주되거나 검출되지 않도록한다. 제너 다이오드(14)의 제너 전압(컷-오프전압), 저항기(11)의 저항값 및 콘덴서(13)의 용량은 정상적인 턴온 동작시에서의 방법으로 결정되며 콘덴서(13)의 전압은 제너 다이오드(14)의 제너 전압에 의해 제공된 소정의 값을 넘지 않는다.
제1도와 제2도에서, IGBT(10)의 과도상태인 기간 t0에서 t2동안의 콘덴서(13)의 전압은 제너 다이오드(14)의 제너 전압보다 낮기 때문에, NPN 트랜지스터(15)의 베이스에는 전류가 흐르지 않는다. NPN 트랜지스터(15)는 기간 t0에서 t2동안 오프 상태를 유지하므로, 과전류 검출회로와 조정회로는 t0에서 t2동안 동작하지 않는다. 즉, 상기 과전류 검출회로와 조정회로는 검출지연을 만들거나 저항기(11), 콘덴서(13) 및 제너 다이오드(14)로 마스킹 하는 것에 의해 활성화되지 않는다.
제2도의 시간 t3에서, IGBT(10)의 콜렉터 전류가 과전류가 될만큼 증가되거나 과도전류가 정상적인 턴온 동작에서 경우보다 더 오래 흐를 경우, IGBT(10)의 콜렉터 전압은 증가하여 IGBT(10)의 게이트 전압보다 커지므로 저항기(11)를 통한 전류에 의해 콘덴서(13)가 충전되고 콘덴서(13)의 전압은 증가한다.
콘덴서(13)의 전압이 제너 다이오드(14)의 제너전압에 의해 제공된 소정의 값을 넘어서서 증가될 때, NPN 트랜지스터(15)의 베이스전류가 시간 t4에 제너 다이오드를 통해 흐르기 시작한다. 이에 따라 NPN 트랜지스터(15)는 온 상태로 변하여 조정회로가 동작하기 시작한다.
만약 트랜지스터(15)가 시간 t4에서 턴온되면 콘덴서(19)에 충전된 전하가 저항기(17,22) 및 LED(16)를 통해 방전되기 시작한다. 콘덴서(19)의 전압, 트랜지스터의 베이스 전압 및 IGBT(10)의 게이트 전압은 저항기(6), 저항기(17) 및 저항기(22)의 비율에 의해 결정된 최종 게이트 전압을 향해 감소된다. 그러나 제너 다이오드(14)의 제너전압에 의해 결정되는 과전류 검출전압까지는 낮아지지 않는다. 왜냐하면, IGBT(10)의 게이트 전압이 제너 다이오드(14)의 제너전압까지 감소한다면 IGBT(1 0)의 게이트에서 저항기(11)를 통해 NPN 트랜지스터의 베이스로 흐르는 전류가 제너 다이오드(14)에 의해 차단되기 때문이다. 따라서, IGBT의 게이트 전압은 소정의 값까지만 감소된다.
과전류 검출회로, 검출지연회로 및 조정회로 기능에 대한 좀더 구체적인 설명을 위하여, 이미 언급된 일본 특허 공개공보 No. 소61-147736, 일본 특허 공개공보 No. 소61-185064, 일본 특허 공개공보 No. 소61-251323과 미국 특허 No.4721869를 참조할 수 있다.
다음으로, IGBT(10)의 온 상태를 지시하는 신호를 게이트 전압 입력회로에 있는 NPN 트랜지스터(5)의 베이스에 출력하고, 조정회로가 계속적으로 동작할 때(t4에서 t6) NPN 트랜지스터(3)를 통해 IGBT(10)의 오프 상태를 지시하는 입력신호 S1에 NPN 트랜지스터(5)의 베이스가 응답하지 못하도록 하는 회로가 온 홀딩 회로에 제공된다.
과전류 검출회로내의 NPN 트랜지스터(15)가 t4에서 온 상태로 변환되면, 전류는 콘덴서(19)로부터 콘덴서(21)를 통해 NPN 트랜지스터(23)의 베이스로 흐르고, 그 다음에 온 홀딩회로가 NPN 트랜지스터(23)의 온 상태로 변환됨에 따라 동작하기 시작한다. 그러므로, 기간 t4에서 t5동안 NPN 트랜지스터(3)의 베이스는 IGBT(10)의 온 상태를 지시하는 입력신호 S1에 반응하고 NPN 트랜지스터(23)의 베이스는IGBT(10)의 온 상태를 지시하는 콘덴서(19)로부터의 신호와 반응하며, NPN 트랜지스터(3)와 NPN 트랜지스터(23)는 모두 온 상태이다. 따라서, NPN 트랜지스터(5)는 오프 상태를 유지하며 IGBT(10)는 온 상태를 유지한다.
IGBT(10)의 온 상태를 지시하는 제어측 회로로부터의 입력신호(S1)가 시간 t5에 IGBT(10)의 오프 상태를 지시하는 입력신호로 변할 때, NPN 트랜지스터(3)는 오프 상태로 변하지만, 콘덴서(19)에서 NPN 트랜지스터(23)로의 전류가 유지되기 때문에 NPN 트랜지스터(23)는 온 상태를 유지한다. 저항기(4)를 통과한 전원(1과 2)로부터의 전류가 NPN 트랜지스터(23)의 콜렉터-에미터 전류로를 통해 바이패스되기 때문에 NPN 트랜지스터(5)의 베이스전류는 정지된 상태로 유지된다. 그러므로 t5에서 t6의 기간동안, NPN 트랜지스터(5)는 오프 상태로 유지되며, 그러면 IGBT(10)는 비록 입력신호 S1이 IGBT의 오프 상태를 지시할지라도 온 상태를 유지하기 때문에, 조정회로는 과전류를 줄이기 위해 IGBT(10)의 안전한 작동 범위내의 소정 값 가까이로 IGBT(10)의 게이트 전압을 감소시키는 동작을 계속할 수 있게 된다. 기간 t4에서 t6동안, 콘덴서(19)는 방전되고 콘덴서(21)는 충전된다. 콘덴서(19)의 전압이 t6에서 저항기(22)의 전압과 거의 같을 때, NPN 트랜지스터의 전압이 t6에서 저항기(22)의 전압과 거의 같을 때, NPN 트랜지스터의 베이스 전류는 정지되고 NPN 트랜지스터(23)는 오프 상태로 변환된다. 그 후, NPN 트랜지스터(5)의 베이스전류가 저항기(4)를 통해 흐르기 때문에 NPN 트랜지스터(5)는 온 상태로 변환된다. 따라서 IGBT(10)는 오프 상태로 변한다. IGBT(10)이 t6에서 오프 상태로 변환되면, 콘덴서(21)가 저항기(22)를 통해 방전되기 시작하고 콘덴서(19)는 저항기(6)를 통해 충전이 시작된다.
조정회로가 계속적으로 동작하는 t4에서 t6의 기간동안, NPN 트랜지스터(23)는 IGBT(10)의 온 상태를 지시하는 신호를 NPN 트랜지스터(5)의 베이스에 출력하며, NPN 트랜지스터(5)의 베이스는 IGBT(10)의 오프 상태를 지시하는 입력신호(S1)에 반응하지 않게된다. 즉, 게이트 전압 입력회로(예:NPN 트랜지스터(5))는 온홀딩회로(예: NPN 트랜지스터(23))의 출력신호 및 입력신호 S1(예: NPN 트랜지스터(3))의 OR에 응답한다.
본 발명에 따르면, 위에서 언급한 바와 같이, IGBT(10)의 과전류가 감소되는 동안 입력신호(S1)가 IGBT(10)의 오프 상태를 지시하는 것으로 변하되더라도, IGBT(10)의 안전한 작동 범위내에 있는 소정의 값으로 서서히 감소된 후인 시간 t6에서 정지될 수 있다. 그러므로, IGBT(10)가 오프 상태로 변할 때 과전류의 차단에 의해 야기될 과도전압의 발생 및 IGBT(10)의 파괴를 예방할 수 있다.
전술한 바람직한 실시예의 특성은 비록 IGBT(10)의 오프 상태를 지시하는 입력신호가 시간 t5에 제어측 회로로부터 수신되더라도 IGBT(10)의 온 상태를 유지하는 회로, 즉 IGBT(10)의 게이트 전압이 소정의 값까지 낮아질때까지(즉 t6까지), IGBT(10)의 게이트 전압을 계속 조절한다는데 있다.
제3도는 전류스위칭 장치의 한 예로, 3상전압형 유도전동기 시스템의 실시예의 회로도를 나타낸다. 3상 인버터의 구성은 3개의 아암중 적어도 하나의 아암이 한쌍의 IGBT 스위치를 포함하며 그 안에서 콜렉터-에미터 전류로는 직렬(100+101, 102+103, 104+105)로 연결되고 IGBT 스위치(201, 202, 203, 204, 205 및 206)의 각각과 병렬로 연결된 다이오드는 3상 직류전원(500)과 병렬로 연결되며, 부하인 유도 전동기(IM)는 각 아암의 스위치 연결노드에 연결된다. IGBT(100, 101, 102, 103, 104, 105) 각각에는 회로(400, 401, 402, 403, 404, 405)가 제공된다. 회로(400, 401, 402, 403, 405) 각각에는 제1의 바람직한 실시예 혹은 후술되는 제2내지 제7의 바람직한 실시에의 보인 구동회로(60)와, LED(16) 및 이 LED(16)로부터의 과전류 검출신호(S2)에 반응하는 NPN 포토트랜지스터(71)[LED(16)와 NPN 포토트랜지스터(71)는 광커플러를 형성]와, 저항기(72)와, 래치회로(73)와, PWM신호생성회로(300)에서 생성된 PWM신호(S400)와 래치회로의 출력에 대한 AND를 출력하는 AND회로(74)를 포함한다. NPN 포토트랜지스터(71), 저항기(72), 래치회로(73) 및 AND회로(74)에 대한 보다 자세한 설명은, 앞에서 언급된 일본 특허 공개공보 No. 소61-251323과 미국 특허 No. 4721869를 참조할 수 있을 것이다. 제1의 바람직한 실시예 혹은 후술되는 제2내지 제7의 바람직한 실시예에 있어서, 제어측 회로는 NPN 포토트랜지스터(71), 저항기(72), 래치회로(73), AND회로(74) 및 PWM신호생성회로(300)를 포함한다.
제3도에서 각각의 회로(401, 402, 403, 404, 405)의 세부회로도는 회로(400)와 동일하므로 도시하지 않았다.
제4a도는 회로(300)에서 생성된 PWM신호의 타이밍도이다.
예를 들면 마이크로프로세서를 포함한 PWM 신호 생성 회로(300)에서는 캐리어신호와 사인파로부터 생성된 삼각파와 비교되는 기준파로부터 PWM신호(S401, S402, S403, S404 및 S405)를 생성한다. 제4a도에서, 0°에서 180°의 구간은 IGBT(100)의 온 구간이고, 180°에서 360°의 구간은 IGBT(101)의 온 구간이다. IGBT(100)의 온 구간(0°에서 180°)동안의 PWM신호(S401)는 제4a도에서 도시된 PWM신호(S400)의 논리적 반전 신호이다. IGBT(101)의 온 구간(180°에서 360°)동안의 PWM신호 (S401)는 IGBT(100)의 온 구간(0°에서 180°)동안의 PWM신호(S400)와 동일한 신호이고, 제4a도에 도시된 IGBT(101)의 온 구간(180°에서 360°) 동안의 PWM신호(S400)는 IGBT(101)의 온 구간(180°에서 360°)동안의 신호(S401)에 대한 논리적 반전신호이다.
제4b도는 IGBT(100)이 오프 상태에서 온 상태로 변하는 전이 상태인 t0에서 t2구간 동안에 대한 IGBT(100)과 IGBT(101)의 타이밍도이다.
t0에서 t2구간 동안에는, 정류 전류가 상부 아암의 다이오드(201)로 흐르는 정류 모드(commutation mode)가 존재하여, IGBT(100)의 콜렉터 전압은 제4b도에서 도시된 것처럼 급속하게 감소하지 않는다. 이때 IGBT(100)의 콜렉터 전압은 IGBT(100)의 게이트 전압보다 크기 때문에, 정상적인 과도 전류를 제1도에 보인 콘덴서(13)에 과전류가 흐르는 것으로 간주하거나 검출해서는 안된다.
IGBT(100)가 온 상태이고, IGBT(101)가 사고에 의해 온 상태로 변환되는 아암단락회로 및/또는 유도 전동기(IM)가 사고에 의해 단락 되는 것 같은 부하 단락회로가 발생되면, 콜렉터 전압은 증가한다. 그러므로 제1도의 콘덴서(13)로 흐르는 전류는 과전류로 간주되고 검출되어야 할 것이다.
위의 예는 인버터에 적용되었지만, 본 발명은 동일한 효과를 얻기 위해 쵸퍼 회로 등과 같은 전류제어장치의 절연 게이트 트랜지스터에 적용될 수 있다.
제6도는 본 발명의 제2의 바람직한 실시예를 나타낸 회로도이다. 제1도에서와 같은 기능을 갖는 요소에는 동일한 참조번호가 지정된다. 과전류 검출회로에서의 과전류 검출방법은 제1도의 것과 다르다.
제6도에서, NPN 트랜지스터(3)의 콜렉터-에미터 전류 경로와 저항기(4)의 콜렉터-에미터 전류로의 연결노드는 저항기(26)를 통하여 NPN 트랜지스터(5)의 베이스에 연결되고, 저항기(25)를 통해서 NPN 트랜지스터(27)의 베이스에 연결되어 있다.
NPN 트랜지스터(27)의 콜렉터-에미터 전류 경로와 저항기(11)는 전원(1)과 (2) 사이에 직렬로 연결되어 있으며, 여기서 연결노드(A)는 제너 다이오드(14)를 통해 NPN 트랜지스터(15)의 베이스에 연결되어 있다. 콘덴서(19)를 충전시키기 위한 저항기(28)와 콘덴서(19)는 전원(1)과 (2) 사이에 직렬로 연결되어 있다.
연결노드(A)의 전압은 IGBT(10)의 게이트 전압과 사실상 동일한 값으로 변한다. 따라서 과전류 검출전압(제 1의 소정전압)은 제너 다이오드(14)의 제너 전압의 기능에 의해 결정되고,IGBT의 최종 게이트 전압은 저항기(6), 저항기(17) 및 저항기(22)의 비율에 의해 독립적으로 결정된다. 다시 말해서, 제1도의 제1실시시예는 위에서 언급한 것처럼 최종 게이트 전압을 과전류 검출전압 이하로 감소시킬 수는 없으나 제 2도의 제 2실시예에서는, 과전류 검출전압이 IGBT(10)의 최종 게이트 전압과 다를 수 있다. 바람직하게는, 과전류 검출회로가 오동작하는 것을 방지하고 IGBT(10)의 게이트 전압을 더 낮게 감소시키기 위해 과전류 검출전압이 IGBT(10)의 최종게이트 전압보다 더 클 수 있다.
제2의 바람직한 실시예에서는, 과전류 검출전압과 최종 게이트 전압이 개별적으로 선택될 수 있다는 특징이 있다.
저항기(28)는 저항기(6)와 분리된다. 콘덴서(19)에 충전된 전류는 저항기(28)을 통해 흐르고 NPN 트랜지스터(7)의 베이스 전류는 저항기(6)를 통해 각각 흐른다. 그러므로 제6도에서 콘덴서(19)는 제1도의 것보다 빠르게 충전된다.
제7도는 본 발명의 제3의 바람직한 실시예를 나타낸 회로도이다. 제3실시예에는 다이오드(30)가 게이트와 게이트 전원(1)의 양극 사이에 연결되고 LED(16)가 다이오드(12)와 연결노드(A) 사이에 연결되어 있다는 점에서 제6도의 제2실시예와 다르다.
다이오드(30)는, 위에서 언급된 일본 특허 공개공보 No. 소63-95728에서 와 같이, 전원의 전압에서 온 상태 구간동안 IGBT(10)의 게이트 전압의 최대값을 고정하는 기능을 갖는다. LED(16)는 제2도의 t0에서 t1(IGBT 턴온지연)과 t4에서 t6동안 신호 S2를 출력한다. 제3도의 제어측회로는, 제3도에서 점선으로 도시된 신호 S2에 반응하고, PWM 신호 생성 회로는 IGMT 턴온 지역구간 t0에서 t1에 근거하여 PWM 신호(S400 내지 S405)를 출력한다. 그래서 제어부 회로는 IGBT의 정확한 턴온구간(t1에서 t6)을 포착할 수 있으며 이에따라 제어기능이 개선될 수 있다.
제8도는 본 발명의 제4의 바람직한 실시예를 도시한 회로도이다. 제4실시예는 제2검출회로가 저항기(32, 33) 및 다이오드(34)를 통해 콘덴서(19)에 연결된 베이스를 갖는 PNP 트랜지스터(31)를 포함한다는 점에서 제1도의 제1실시예와 다르다. PNP 트랜지스터(31)의 콜렉터-에미터 전류로, 저항기(33) 및 다이오드(34)는 IGBT(10)의 게이트와 연결노드(A) 사이에 직렬로 연결되어 있다. 또한 콘덴서(13)는 제1도의 제1실시예와 실제적으로 같은 기능을 하도록 연결노드(A)와 전원(2)에 연결된다.
다시 말하면, IGBT(10)의 게이트 전압(Vg)은 순방향 드롭전압(VDF)을 갖는 다이오드(34)를 통하여 PNP 트랜지스터(31)의 에미터에 공급되고, 소정의 기준치 Vgs로서의 콘덴서(19) 전압이 저항기(32)를 통해 PNP 트랜지스터(31)의 베이스에 공급된다. Vg-VDFVgs인 경우(즉 VgVgs+ VDF인 경우)에는, NPN 트랜지스터(3)가 온 상태로 변환되고, 게이트 전압(Vg)에 기초한 전압(Vg-VDF)은 저항기(33)를 통해 제2과전류 검출신호로서 출력된다. 이 출력노드는 저항기(11)와 다이오드(12)를 포함하는 제1과전류 검출회로의 연결노드(A)에 연결된다. 이러한 방법으로, 연결점 A는 제1 및 제2과전류 검출신호의 논리적 AND를 출력한다.
제8도에 있는 제4실시예의 제2과전류 검출회로의 동작은 제9도의 타이밍도에 의해 설명된다.
오프 상태에서 온 상태로의 정상적인 전이기간인 t0에서 t2동안에, IGBT의 콜렉터 전압 VC은 주 회로 전원으로부터의 순방향전압 드롭과 같아질 때까지 감소되기 때문에, 게이트 전압(Vg)은 피드백 콘덴서(Cgc)를 통해 감소되려는 경향이 있으며 또한 게이트 전압 입력회로의 출력 전압 Vg0보다 작다. 그러므로, PNP 트랜지스터(31)은 오프 상태를 유지하고, 이 제2과전류 검출회로로부터의 제2과전류 신호는 연결노드(A)에 출력되지 않는다. 반대로, 제9도에서는 아암 단락회로 및/또는 부하단락회로에 기인한 과전류가 t3에 흐르고, IGBT(10)의 콜렉터 전압은 제5도의 관계에 따라 증가하기 시작하고, 게이트로부터의 에미터전류는 피드백 콘덴서(Cgc)를 통해 흐른다. 결과적으로, IGBT(10)의 게이트 전압(Vg)이 Vg0보다 큰 값으로 증가되어 PNP 트랜지스터(31)는 온 상태로 된다. 여기서, 제8도의 Vg0은 콘덴서(19)의 전압이다. PNP 트랜지스터(31)가 턴온될 때, 게이트 전압(Vg)은 저항기(33)를 통해 제2과전류 검출신호로서 출력된다. 콘덴서(13)의 전압이 시간 t4'에서 재너 다이오드(14)의 재너전압에 의해 제공된 소정의 이상으로 증가되면 PN트랜지스터(15)는 온 상태로 되어, NPN 트랜지스터(15)가 온 상태로 바뀌므로 제1실시예에서 언급한 바와 같이 조정회로가 동작하기 시작한다. 이 동작 때문에, 콘덴서(13)는 제1실시예에서 이미 언급된 바와 같이 제1과전류 검출회로와 제2과전류 검출회로에 병렬로 충전된다. 제9도에 도시된 바와 같이, 결국은 충전을 위한 시정수가 증가하기 때문에 구간 t3∼t4'가 감소된다. 그러므로, IGBT(10)는 t6'에서 온 상태로 빠르게 바뀐다. 제9도에서, 점선에의 신호들은 제1도의 제1실시예의 타이밍을 나타내는데, 이것은 단지 제1과전류검출회로를 포함할 뿐 제2과전류는 포함하지 않는다. 여기서, 저항기(11)에 비해 저항기(33)의 저항값을 작게 선택함으로써 구간 t3∼t4'을 크게 감소시킬 수 있다. 또한 PNP 트랜지스터(31)의 오동작으로 인해 온 상태가 지연되면, 잡음에 기인한 게이트 전압(Vg)을 증가시킴으로써 노드 A의 전압이 IGBT의 온상태하에서의 게이트 전압보다 낮은 콜렉터 전압 Vc로 떨어지기 때문에 과전류 검출신호는 출력되지 않는다. 다시 말해서, 저항기(33)를 통해 흐르는 전류는 다이오드(12)를 통해 IGBT(10)의 콜렉터-에미터 전류 경로로 우회한다.
앞의 설명에 의해 이해 할 수 있었던 것처럼, 베이스 전압에 근거한 제2과전류 검출회로는 정상 전이 상태(t0-t2) 동안에는 동작하지 않기 때문에, 제8도에 도시된 제1과전류 검출회로와 상술된 바와 같은 검출지연회로는 생략될 수 있으며, IGBT(10)의 과전류가 신속하게 검출될 수 있다. 이 경우, 잡음에 의해 오동작을 피하기 위한 다이오드(12)를 설치하는 것이 바람직하다. 또한, 부하단락회로에 의한 과전류의 경우에는 콜렉터 전압 Vc의 증가비가 라인 유도 때문에 억압되고, 게이트 전압은 지연되거나 혹은 결정을 위한 필요한 기준치를 달성할 수 없다는 문제점이 있을 것이다. IGBT(10)의 콜렉터 전압에 근거한 제1과전류 검출회로와, 제8도에 도시된 IGBT(10)의 게이트 전압에 근거한 제2과전류 검출회로를 결합시킴으로써, 과전류를 보다 신뢰성있게 검출할 수 있다.
제10도는 본 발명이 적용된 제5의 바람직한 실시예를 나타냈다. 제10도에서 상술된 실시예들과 동일한 기능을 나타내는 부분은 동일부호로 표시되었다. 제5실시예는 제6도의 제2실시예와 제8도의 제4실시예를 포함한다.
제11도는 본 발명이 적용된 제6의 바람직한 실시예를 나타냈다. 제10도와 제11도의 차이점은 게이트 전압 검출용 PNP 트랜지스터(31)의 베이스에 연결된 저항기(32)의 연결점에 있는데, 제11도에서는 저항기(32)가 전원(1)에 연결되어 있다. IGBT나, MOS-FET과 같은 절연 게이트 트랜지스터의 경우, 에미터와 게이트 사이의 특징은 콘덴서의 특징과 같다. 게이트 단자의 전위는 전원레벨이 온 상태 보다 낮아질 때까지 증가하기 때문에, 게이트 전압 검출을 위한 타이밍 자체는 변하지 않는다. 그러나, 조정회로가 동작되고 게이트 전압이 억압될 때, 게이트 전압에 기인한 제2과전류 검출회로의 동작은 정지된다. 이 때, 제1과전류 검출회로가 이미 동작되었기 때문에 과전류 억압의 동작은 영향을 받지 않는다.
제12도는 본 발명이 적용된 제7의 바람직한 실시예를 나타냈다. 제11도와 제12도의 차이점은 제12도에는 콜렉터 저항기(33)의 접속점이 제너 다이오드(14)를 통하지 않고 NPN 트랜지스터(15)의 베이스에 직접 연결되어 있다는 점이다. 이러한 구성에 의하여, 마스킹 또는 지연 없이 콘덴서(13)와 제너 다이오드(14)에 의하여 과전류를 더 빨리검출 할 수 있다. 잡음으로 인해 PNP 트랜지스터(31)가 우연히 오동작되었을 경우 제2과전류 검출회로는 동작한다.
그러나 이러한 문제를 피하기 위해, 오동작으로 인한 신호는 제너 다이오드(14)와다이오드(12)를 통해 IGBT(10)의 콜렉터로 바이패스된다.
제13도는 제1내지 제7실시예 중 하나에서 IGBT(10)의 한 예를 나타낸 단면도이다. 제14도는 제13도의 회로도이다.
반도체 기판(80)은 N전도형의 제1영역(81)(이하 n-영역(81)이라 함), P전도형 제2영역(82)(p+영역), p+영역(82)에 의해 n-영역(81)으로부터 분리된 N전도형의 제4영역(84)(n+영역(84)), p+영역(83)에 의해 7영역(81)과 분리된 N전도형의 제5영역(85)(n+영역(85)) 및 n영역(81)에 의해 p+영역(82)과 p+영역(83)과 분리된 P전도형의 제 6영역(86)(p+영역(86))을 포함한다. 반도체 기판(80)은 p+영역(82)에 의해 n영역(81) 및 n+영역(84)으로부터 분리된 N전도형의 제7영역(87)(n+영역(87))과 p+영역(83)에 의해 n-영역(81) 및 n+영역(85)으로부터 분리된 N전도형의 제8영역(88)(n+영역(88))을 갖는 것이 바람직하다. 게이트 전극(91)은 절연기(98)를 통해 반도체 기판(80)의 주표면에 n-영역(81), p+영역(82, 83) 및 n+영역(84, 85)에 연결된다. 콜렉터 전극(92)은 반도체 기판(80)의 반대면에서 n-영역(81)에 대향하는(facing away) 측의 p+영역(86)에 연결되어 있다. 에미터 전극(93)은 반도체 기판(80)의 주표면상에서, n-영역(81)에 대향하는 측의 p+영역(82)과 n+영역(84, 87)에 연결되어 있다. 과전류 검출전극(94)은 반도체 기판(80)의 주표면상에서, n-영역(81)에 대향하는 p+영역(83)과 n+영역(85, 88)에 연결되어 있다. 저항기(11)는 게이트 전극(91)과 과전류 검출전극(94)사이에 연결되어 있다. 제 2, 제 3, 제5 제6 및 제7실시예 중 하나에서, 저항기(11)는 저항기(9)와 NPN 트랜지스터(7)의 콜렉터-에미터 전류로를 통해 게이트 전극(91)과 과전류 검출전극(94) 사이에 연결되어 있다. 바람직하게는, 절연기(97)는 게이트 전극(91)과 에미터 전극(93)과 과전류 검출전극(94) 사이를 절연한다.
n-영역(81)과 p+영역(83)사이의 PN접합은 다이오드(12)를 제공한다. 게이트 전극(91), 절연기(96, 97)와 병렬로 연결된 게이트 전극(95)은 다노드를 제공한다
이러한 방법으로, IGBT(10)를 갖는 반도체 기판에서 집적된 과전류 검출전극(94)을 제공함으로써 고전압 부분이 구동회로(60)에 근접하는 것이 방지되기 때문에 잡음에 대해 구동회로(60)의 신뢰성을 개선시킬 수 있다.
상기 실시예들은 IGBT에 적용되었으나, 본 발명은 절연게이트 전계효과 트랜지스터(MOS FET)에 적용될 수도 있다.

Claims (34)

  1. 절연 게이트 트랜지스터(10)용 구동회로로서, 상기 절연 게이트 트랜지스터(10)에 연결되어, 상기 절연 게이트 트랜지스터(10)의 온(ON) 상태 또는 오프(OFF)상태를 지시하는 입력신호를 게이트 전압으로 전환하며, 또한 이 게이트 전압을 상기 절연 게이트 트랜지스터(10)의 게이트로 공급하는 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9); 상기 절연 게이트 트랜지스터(10)의 과전류를 검출하기 위해 절연 게이트 트랜지스터(10)에 연결된 과전류 검출회로(11, 12, 13, 14, 15; 25, 27; 31, 32, 33, 34)와, 상기 과전류 검출회로에 연결되어 상기 과전류 검출회로의 출력에 응답하여 상기 절연 게이트 트랜지스터(10)의 과전류를 소정의 값으로 조정하는 조정회로(16, 17, 18, 19, 20)로 이루어진 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34); 상기 게이트 전압 입력 회로(1, 2, 3, 4, 5, 6, 7, 8, 9)와 상기 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34)에 연결되어, 상기 절연 게이트 트랜지스터(10)의 온 상태를 지시하는 신호를 상기 게이트 전압 입력 회로(1, 2, 3, 4, 5, 6, 7, 8, 9)에 출력하며, 또한 상기 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34)가 연속적으로 동작할 때(t4-t6), 상기 게이트 전압 입력회로로 하여금 절연 게이트 트랜지스터(10)의 오픈상태를 지시한 입력신호(s1)에 응답하지 않도록 하는 온홀딩회로(ON-holding circuit)를 포함하여 구성되는 것을 특징으로 하는 구동회로.
  2. 제1항에 있어서, 상기 절연 게이트 트랜지스터(10)가 절연 게이트 바이폴러 트랜지수터(10)인 것을 특징으로 하는 구동회로.
  3. 제1항에 있어서, 상기 절연 게이트 트랜지스터(10)가 절연 게이트 전계효과 트랜지스터인 것을 특징으로 하는 구동회로.
  4. 제1항에 있어서, 상기 과전류 검출회로(11, 12, 13, 14, 15)는 상기 절연게이트 트랜지스터(10)의 주전류를 검출하고 그 값이 소정의 값보다 클 때 검출신호를 출력하는 것을 특징으로 하는 구동회로.
  5. 제1항 또는 제4항에 있어서, 상기 과전류 검출회로(11, 12, 13, 14, 15)는 절연 게이트 트랜지스터(10)의 콜렉터 점압을 검출하고 이 값이 제1의 소정의 전압돠 클 때 제1 검출신호를 출력하는 것을 특징으로 하는 구동회로.
  6. 제2항 또는 제5항에 있어서, 상기 과전류 검출회로(31, 32, 33, 34)는 절연게이트 트랜지스터(10)의 게이트전압을 검출하고 제2검출신호를 출력하는 것을 특징으로 하는 구동회로.
  7. 제1항 또는 제4항에 있어서, 상기 과전류 검출회로(11, 12, 13, 14, 15; 31, 32 33 34)는 절연 게이트 트랜지스터(10)의 게이트 접압과 콜렉터 전압을 검출하여, 상기 콜렉터 전압이 제1의 소정 전압보다 크고 게이트 전압이 제2의 소정 전압 보다 클 때, 검출신호를 출력하는 것을 특징으로 하는 것을 목적으로 하는 구동회로.
  8. 제1항에 있어서, 상기 조정회로(16, 17, 18, 19, 20)는 게이트전압을 소정의 전압으로 조정하는 것을 특징으로 하는 것을 구동회로.
  9. 제1항에 있어서, 상기 과전류 검출회로(11, 12, 13, 14, 15)는 절연 게이트 트랜지스터(10)의 콜렉터 전압을 검출하고 이 값이 제1의 소정의 전압보다 클 때 검출 신호를 출력하며, 조정회로(16, 17, 18, 19, 20)는 게이트 전압을 제2의 소정의 전압으로 조정하는 것을 특징으로 하는 구동회로.
  10. 제10항에 있어서, 상기 제1의 소정 전압은 상기 제2의 소정 전압과 사실상 동등한 것을 특징으로 하는 구동회로.
  11. 제9항에 있어서, 상기 제1의 소정 전압이 상기 제2의 소정 전압과 다른 것을 특징으로 하는 구동회로.
  12. 제9항에 있어서, 상기 제1의 소정 전압이 제2의 소정 전압보다 큰 것을 특징으로 하는 구동회로.
  13. 절연 게이트 트랜지스터(10)용 구동회로로서, 상기 절연 게이트 트랜지스터(10)에 연결되어, 상기 절연 게이트 트랜지스터(10)의 온(ON) 상태 또는 오프(OFF)상태를 지시하는 입력신호를 게이트 전압으로 전환하며, 또한 이 게이트 전압을 상기 절연 게이트 트랜지스터(10)의 게이트로 공급하는 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9); 상기 절연 게이트 트랜지스터(10)의 과전류를 검출하기 위해 절연게이트 트랜지스터(10)에 연결된 과전류 검출회로(11, 12, 13, 14, 15; 25, 27; 31, 32, 33, 34)와, 사익 과전류 검출회로에 연결되며 상기 관전류검출회로의 출력에 응답하여 상기 절연 게이트 트랜지스터(10)의 과전류를 소정의 값으로 조정하는 조정회로(16, 17, 18, 19, 20)로 이루어진 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34); 및 상기 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)와 상기 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34)에 연결되어, 상기 절연 게이트 트랜지스터(10)의 온 상태를 지시하는 신호를 상기 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)에 출력하며, 또한 상기 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34)가 연속적으로 동작할 때(t4-t6), 상기 게이트 전압 입력회로로 하여금 절연 게이트 트랜지스터(10)의 오픈상태를 지시한 입력신호(s1)에 응답하지 않도록 온홀딩회로(ON-holding circuit)를 포함하여 구성되며, 상기 게이트 전압 입력회로는 온홀딩회로(16, 17, 18, 19)의 출력신호와 상기 입력신호의 OR에 응답하는 것을 특징으로 하는 구동회로.
  14. 절연 게이트 트랜지스터(10)용 구동회로로서, 상기 절연 게이트 트랜지스터(10)에 연결되어, 상기 절연 게이트 트랜지스터(10)의 온(ON) 상태 또는 오프(OFF)상태를 지시하는 입력신호를 게이트 전압으로 전환하며, 또한 이 게이트 전압을 상기 절연 게이트 트랜지스터(10)의 게이트로 공급하는 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9); 상기 절연 게이트 트랜지스터(10)의 과전류를 검출하기 위해 절연게이트 트랜지스터(10)에 연결된 과전류 검출회로(11, 12, 13, 14, 15; 25, 27; 31, 32, 33, 34)와, 상기 과전류 검출회로에 연결되며 상기 과전류 검출회로의 출력에 응답하여 상기 절연 게이트 트랜지스터(10)의 과전류를 소정의 값으로 조정하는 조정회로(16, 17, 18, 19, 20)로 이루어진 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34); 및 상기 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)와 상기 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34)에 연결되어, 상기 절연 게이트 트랜지스터(10)의 온 상태를 지시하는 신호를 상기 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)에 출력하며, 또한 상기 과전류 조정회로(11, 12, 13, 14, 15, 16, 17, 18, 19, 20 ; 25, 27; 31, 32, 33, 34)가 연속으로 동작할 때(t4-t6), 상기 게이트 전압 입력회로로 하여금 절연 게이트 트랜지스터(10)의 오프상태를 지시한 입력신호(s1)에 응답하지 않도록 하는 온홀딩회로(ON-holding circuit)를 포함하여 구성되며, 상기 게이트 전압 입력회로는 주전류로를 구비하고 입력신호에 응답하는 제1트랜지스터(3)를 포함하고, 온홀딩회로가 제1트랜지스터(3)의 주전류에 병렬로 연결되는 주전류로를 구비하며 또한 상기 조정회로(16, 17, 18, 19)의 출력신호에 응답하는 제2트랜지스터923)를 포함하는 것을 특징으로 하는 구동회로.
  15. 제14항에 있어서, 상기 제2트랜지스터(23)가 콘덴서(21)를 통하여 조정회로(16, 17, 18, 19)의 출력신호에 응답하는 것을 특징으로 하는 구동회로.
  16. 입력신호에 응답하는 게이트를 구비한 상기 절연 게이트 트랜지스터(10)용 과전류 검출방법으로서, 절연 게이트 트랜지스터(10)의 게이트 전압(Vg)의 제1값이 소정의 값(Vgs + VDF)보다 큰 값인지 여부와, 또 절연 게이트 트랜지스터(10)의 콜렉터 전압(Vc)이 제2의 소정의 값보다 큰 값인지 여부를 결정함으로써 과전류를 검출하는 단계로 이루어진 것을 특징으로 하는 과전류 검출방법.
  17. 입력신호에 응답하는 게이트를 구비한 절연 게이트 트랜지스터(10)용 과전류 검출회로로서, 소정의 값을 갖는 제1전압원(19;1)에 제1저항기(32)를 통하여 연결된 베이스를 구비하고, 제1다이오드(12)와 제2저항기(33)를 통하여 상기 절연 게이트 트랜지스터(10)의 게이트에 연결된 에미터를 구비하는 트랜지스터(31)를 포함하고, 제1다이오드(12)와 제2저항기(33) 사이의 연결노드(A)에서 전압이 과전류 검출 신호로서 출력되는 것을 특징으로 하는 과전류 검출회로.
  18. 제17항에 있어서, 제1다이오드(12)를 통하여 절연게이트 트랜지스터(10)의 콜렉터와 제2전압원(1; Va)사이에 연결된 제3저항기(11)를 더욱 포함하고, 상기 제1다이오드(12)와 상기 제3저항기(11) 사이에 있는 연결노드(A)에서의 전압이 또다른 과전류 검출신호로서 출력되는 것을 특징으로 하는 과전류 검출회로.
  19. 제17항 또는 18항에 있어서, 또다른 과전류 검출 신호를 소정의 지연을 두고 출력하기 위한 검출 지연 회로(13, 14)를 더 포함하고, 상기 소정의 지연은 과전류 검출신호에 의해 감소되는 것을 특징으로 하는 과전류 검출회로.
  20. 절연 게이트 트랜지스터(10)용 구동회로에 있어서, 입력신호(S1)를 게이트 전압으로 전환하고 이 게이트 전압을 상기 절연 게이트 트랜지스터(10)의 게이트로 제공하기 절연게이트 트랜지스터(10)에 연결된 게이트전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9); 상기 절연게이트 트랜지스터(10)의 과전류를 소정의 값으로 조정하기 위해 과전류 검출회로와 게이트 전압 입력회로에 연결된 검출회로; 상기 절연게이트 트랜지스터(10)의 과전류를 소정의 값으로 조정하기 위해 상기 과전류 검출회로와 상기 게이트 전압 입력회로에 연결된 조정회로 (16, 17, 18, 19, 20)를 포함하고, 상기 검출회로는 제18항 내지 제20항 중 하나에서 규정된 바와 같은 과전류 검출회로인 것을 특징으로 하는 구동회로.
  21. 절연 게이트 트랜지스터용 구동회로에 있어서, 상기 절연게이트 트랜지스터(10)에 연결되어, 입력신호(S1)를 게이트 전압으로 변환하고 이 절연 게이트 트랜지스터(10)의 게이트에 공급하는 게이트전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9); 상기 절연 게이트 트랜지스터(10)에 연결되어, 상기 게이트 전압(Vg)이 제1의 소정의 값(Vgs+ VDF)보다 크고 상기 게이트 트랜지스터(10)의 콜렉터 전압(Vc)이 제2의 소정의 값 보다 클 때 과전류 검출신호를 출력하는 검출회로(11, 12, 13, 14, 15; 25, 27; 31, 32, 33, 34); 상기 과전류 검출회로(11, 12, 13, 14, 15; 25, 27; 31, 32, 33, 34)와 게이트전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)에 연결되어, 상기 과전류 검출신호에 응답하여, 상기 절연 게이트 트랜지스터(10)의 과전류를 소정의 값으로 조정하는 조정회로(16, 17, 18, 19,20)를 포함하는 것을 특징으로 하는 절연게이트 트랜지스터(10)용 구동회로.
  22. 제20항 또는 21항에 있어서, 상기 절연 게이트 트랜지스터(10)의 온 상태를 지시한 신호를 상기 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)에 출력하고, 상기 조정회로(16, 17, 18, 19)가 연속적으로 동작할 때 상기 게이트 전압 입력회로(1, 2, 3, 4, 5, 6, 7, 8, 9)로 하여금 상기 절연 게이트 트랜지스터(10)의 오픈 상태를 지시하는 입력신호(S1)에 응답하지 않도록 하는 온홀딩회로를 더 포함하는 것을 특징으로 하는 구동회로.
  23. 게이트를 구비하고 부하의 주전류를 스위칭하기 위해 주전류로를 구비하는 절연 게이트 트랜지스터(10)와, 절연 게이트 트랜지스터를 위한 구동회로를 포함하는 스위칭 장치로서, 상기 구동회로는 제2항 내지 16항과 제21 내지 23항 중 하나에서 정의된 바와 같은 구동회로(60)이고, 상기 절연 게이트 트랜지스터(10)는 상기 항들 중 하나에서 정의된 개별적인 구동회로(60)에 연결된 것을 특징으로 하는 스위칭회로.
  24. 부하(IM); 및 상기 부하(IM)를 제어하기 위해 부하에 연결되는 스위칭 회로로 이루어지고, 상기 스위칭회로는 제23항에서 한정된 바와 같은 스위칭 회로인 것을 특징으로 하는 전류 스위칭 장치.
  25. 유도 전동기 시스템으로서, 유도 전동기(IM) 및 상기 전동기에 연결되어 유도 전동기를 작동시키는 전류를 제어하는 제어회로를 구비하며, 상기 제어회로는, 절연 게이트 트랜지스터(100, 101, 102, 103, 104, 105)와, 이 절연 게이트 트랜지스터(100, 101, 102, 103, 104, 105)를 구동하기 위해 상기 절연게이트 트랜지스터(10)에 연결된 구동회로와, 상기 구동회로에 연결되어 상기 절연 게이트 트랜지스터(10)의 오프 상태 또는 온 상태를 지시하는 입력신호(S1)를 제공하는 제어측 회로(71, 72, 73, 74)들을 포함하며, 상기 구동회로는 제1항 내지 제15항과 제20항 내지 제22항 중 하나에서 정의된 바와 같은 구동회로(60)인 것을 특징으로 하는 유도전동기 시스템.
  26. 제25항에 있어서, 상기 제어회로는, 다수의 절연 게이트 트랜지스터(100, 101, 102, 103, 104, 105)와, 구동회로(60), 동작 전류의 위상에 연결되어 각 위상을 독립적으로 제어하는 제어측 회로(71, 72, 73, 74)로 이루어지는 것을 특징으로 하는 유도 전동기 시스템.
  27. 제25항 또는 26항에 있어서, 각 제어회로는, 각 구동회로(60)에 응답하는 게이트를 갖는 한쌍의 절연 게이트 트랜지스터(100, 101; 102, 103; 104, 105)와, 직렬로 연결된 상기 한 쌍의 절연 게이트 트랜지스터의 주전류로를 각각 구비하며, 상기 한 쌍의 절연 게이트 트랜지스터(100, 101; 102, 103; 104, 105) 의 상기 주전류로 사이의 연결노드가 유도전동기(IM)에 연결된 것을 특징으로 하는 유도 전동기 시스템.
  28. 제27항에 있어서, 상기 한 쌍의 절연 게이트 트랜지스터(100, 101; 102, 103; 104, 105)의 주전류로들은 전원(500)에 직렬로 연결된 것을 특징으로 하는 유도 전동기 시스템.
  29. 제 26항 내지 29항중 어느 한 항에 있어서, 상기 제어회로는 절연게이트 트랜지스터(100, 101, 102, 103, 104, 105)의 주전류로에 병렬로 연결된 다이오드(200, 201, 202, 203, 204, 205)를 더욱 포함한 것을 특징으로 하는 유도 전동기 시스템.
  30. 제25항에 있어서, 상기 제어측 회로는 입력신호(S1)의 소스(300)를 더 포함하고, 상기 소스(300)는 펄스폭 변조(PWM) 신호 발생기인 것을 특징으로 하는 유도 전기 시스템.
  31. 제1전도형(n)인 제1영역(81)과 제2전도형(p)인 제2영역(82)과, 상기 제1영역(81)에 의해 상기 제2영역(82)로부터 분리되며 제2전도형(p)인 제3영역(83), 상기 제2영역(82)에 의해 상기 제1영역(81)로부터 분리되며 제1전도형(n)인 제4영역(84), 상기 제3영역(83)에 의해 상기 제1영역(81)으로부터 분리되며 제1전도형(n)인 제5영역(85), 상기 제1영역(81)에 의해 제2영역(82)과 제3영역(83)으로부터 분리되며 제2전도형(p)인 제6영역을 구비하는 반도체 기판(80); 절연물(98)을 통하여 상기 제1영역(81), 제2영역(82), 제3영역(83), 제4영역(84), 및 5영역(85)에 연결된 게이트 전극(91); 상기 제1영역(81)에 대향하는 측에서 제6영역(86)에 연결된 콜렉터전극(92); 상기 제1영역(81)에 대향하는 측에서 제2영역(82) 및 제4영역(84)에 연결된 에미터 전극(93); 상기 제1영역(81)에 대향하는 측에서 제3영역(83) 및 제5영역(85)에 연결된 과전류 검출전극(94); 및 상기 게이트 전극(91)과 과전류 검출전극(94)사이에 연결된 제1저항기(11)를 포함하는 것을 특징으로 하는 반도체장치.
  32. 제31항에 있어서, 상기 게이트전극(91)과 과전류 검출전극(94) 사이에 연결된 트랜지스터(7)와 제2저항기(9)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  33. 정전압 전원과, 콜렉터, 에미터 및 게이트를 갖는 정전유도형 자기소호소자와, 제1스위칭 소자와 제2스위칭 소자의 상보적 접속을 포함하고, 상기 제1스위칭 소자 및 제2스위칭 소자의 상호 접속점이 정전유도형 자기소호소자의 게이트로 접속되며, 상기 제1스위칭 소자의 제어단자와 상기 상보적 접속의 한쪽 끝단 사이에 제3스위칭 소자가 접속되고, 입력된 온-오프 지시신호에 따라 상기 제3스위칭 소자를 스위칭 동작시킴으써, 상기 정전압 전원으로부터 발생한 전압을 상기 상보적 접속을 거쳐 상기 정전유도형 자기소호소자의 게이트로 인가하는 게이트 전압 입력회로와, 상기 정전유도형 자기소호소자의 콜렉터 전압이 소정 값 이상일 때, 상기 게이트 전압 입력회로에 따라 상기 정전유도형 자기시호소자의 게이트에 인가되는 전압을 저하시키고, 상기 정전유도형 자기소조소자가 계속 온(ON) 으로하는 전압을 상기 정전유도형 자기소호소자의 게이트로 인가하는 수단과, 상기 제3스위칭 소자의 제어단자와 상기 상보적 접속 상기 한쪽 끝단 사이에 제4스위칭 소자가 접속되고 상기 제4스위칭 소자를 온으로하여 상기 제3스위칭 소자의 제어단자와 상기 상보적 접속의 상기 한쪽 끝단의 사이를 단락함으로써, 상기 정전유도형 자기소호소자의 게이트로 인가되는 전압이 저하하는 도중에 오프 지시 신호가 입력되어도, 상기 정전유도형 자기소호소자의 온 상태를 유지하는 온 홀딩회로를 구비하는 것을 특징으로 하는 정전유도형 자기소호소자의 구동회로.
  34. 제1, 제2, 제3 정전압 전원과, 콜렉터, 에미터 및 게이트를 가지고, 콜렉터·에미터 전류로가 제3정전압 전원의 한쪽 단자와 다른 쪽 단자 사이에 직렬로 접속되며, 상기 접속점에 부하가 접속되는 제1 및 제2정전유도형 자기소호소자와, 제1스위칭 소자와 제2스위칭 소자의 상보적 접속을 포함하고, 상기 제1스위칭 소자 및 상기 제2스위칭 소자의 상호접속점이 상기 제1정전유도형 자기소호소자의 게이트에 접속되며, 상기 제1스위칭 소자의 제어단자와 상기 제1 및 제2 스위칭 소자의 상보적 접속의 한쪽 끝단 사이에 제3스위칭 소자가 접속되고, 입력된 온-오프지시 신호에 따라 상기 제3스위칭 소자를 스위칭 동작시킴으로써, 상기 제1정전압 전원으로부터 발생한 전압을 상기 제1 및 제2 스위칭 소자의 상보적 접속을 거쳐 상기 제1정전유도형 자기소호소자의 게이트로 인가하는 제1게이트 전압 입력회로와, 제4스위칭 소자와 제5스위칭 소자의 상보적 접속을 포함하고, 상기 제4스위칭 소자 및 상기 제5스위칭 소자의 상호접속점이 상기 제2정전유도형 저기소호소자의 게이트에 접속되며, 상기 제4스위칭 소자의 제어단자와 상기 제4 및 제5스위칭 소자의 상보적 접속의 한쪽 끝단 사이에 제6스위칭 소자가 접속되고, 입력된 온-오프 지시 신호에 따라 상기 제6스위칭 소자를 스위칭 동작시킴으로써, 상기 제2정전압 전원으로부터 발생한 전압을 상기 제4 및 제5스위칭 소자의 상보적 접속을 거쳐 상기 제2정전유도형 자기소호소자의 게이트로 인가하는 제2게이트 전압 입력회로와, 상기 제1정전유도형 자기소호소자의 콜렉터 전압이 소정 값 이상일 때, 상기 제1게이트 전압 입력회로에 따라 상기 제1정전유도형 자기소호소자의 게이트로 인가되는 전압을 저하시키고, 상기 제1정전유도형 자기소호소자를 계속 온상태로 하는 전압을 상기 제1정전유도형 자기소호소자의 게이트로 인가하는 수단과, 상기 제2정전유도형 자기소호소자의 콜렉터 전압이 소정 값 이상일 때, 상기 제2게이트 전압 입력회로에 따라 상기 제2정전유도형 자기소호소자의 게이트로 인가되는 전압을 저하시키며, 상기 제2정전유도형 자기소호소자를 계속 온상태로 하는 전압을 상기 제2정전유도형 자기소호소자의 게이트로 인가하는 수단과, 상기 제3스위칭 소자의 제어단자와 상기 제1 및 제2스위칭 소자의 상보적 접속의 상기 한쪽 끝단 사이에 제7스위칭 소자가 접속되고, 상기 제7스위칭 소자를 온으로 하여 상기 제3스위칭 소자의 제어단자와 상기 제1 및 제2스위칭 소자의 상보적 접속 상기 한쪽 끝단 사이를 단락함으로써, 상기 제1정전유도형 자기소호소자의 게이트로 인가되는 전압이 저하되는 도중에 오프 지시신호가 입력되어도, 상기 제1정전유도형 자기소호소자의 온 상태를 유지하는 제1온 홀딩회로와, 상기 제6스위칭 소자의 제어단자와 상기 제4 및 제5스위칭 소자의 상보적 접속의 상기 한쪽 끝단 사이에 제8스위칭 소자가 접속되며, 상기 제8스위칭 소자를 온으로하여 상기 제6스위칭 소자의 제어단자와 상기 제4및 제5스위칭 소자의 상보적 접속의 상기 한쪽 끝단 사이를 단락함으로써, 상기 제2정전유도형 자기소호소자가 게이트로 인가되는 전압이 저하 중에 오프 지시신호가 입력되어도, 상기 제2정전유도형 자기소호소자의 온 상태를 유지하는데 제2온 홀딩회로를 구비하는 것을 특징으로 하는 정전유도형 자기소호소자를 가지는 인버터 장치.
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