JPS61147736A - スイッチング素子の駆動回路 - Google Patents
スイッチング素子の駆動回路Info
- Publication number
- JPS61147736A JPS61147736A JP26631484A JP26631484A JPS61147736A JP S61147736 A JPS61147736 A JP S61147736A JP 26631484 A JP26631484 A JP 26631484A JP 26631484 A JP26631484 A JP 26631484A JP S61147736 A JPS61147736 A JP S61147736A
- Authority
- JP
- Japan
- Prior art keywords
- overload
- output
- circuit
- inverter
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、特に大電流用トランジスタインバータの過負
荷保護に適した応答性の良いインバータ過負荷保護装置
に関する。
荷保護に適した応答性の良いインバータ過負荷保護装置
に関する。
溶接用電源などの大電流回路に用いられるトランジスタ
インバータ、特に高速駆動の可能なパワーＭＯ８ＦＥＴ
をスイッチ素子とするものでは、スイッチ素子の過負荷
保護が重要な技術的課題となっている。
インバータ、特に高速駆動の可能なパワーＭＯ８ＦＥＴ
をスイッチ素子とするものでは、スイッチ素子の過負荷
保護が重要な技術的課題となっている。
第６図は、従来知られているトランジスタインバータの
過負荷保護装置を示す。ここでは、商用電源１からの交
流入力を整流部２で直流とし、電流検出器３を通して、
インバータスイッチ部４で直流を高周波交流に変換し、
負荷５に通電する。
過負荷保護装置を示す。ここでは、商用電源１からの交
流入力を整流部２で直流とし、電流検出器３を通して、
インバータスイッチ部４で直流を高周波交流に変換し、
負荷５に通電する。
６は出力設定部であり、その出力である出力設定信号は
制御信号発生回路７でパルス列に変換され、ＡＮＤゲー
ト８に加えられる。通常は、比較器１３の出力が１′″
であるため、制御信号発生回路７の出力はＡＮＤゲート
８を通り駆動回路９で電力増幅してインバータスイッチ
部４へ送られ、スイッチ素子１０を出力設定信号に応じ
た時間比でオン・オフさせる。
制御信号発生回路７でパルス列に変換され、ＡＮＤゲー
ト８に加えられる。通常は、比較器１３の出力が１′″
であるため、制御信号発生回路７の出力はＡＮＤゲート
８を通り駆動回路９で電力増幅してインバータスイッチ
部４へ送られ、スイッチ素子１０を出力設定信号に応じ
た時間比でオン・オフさせる。
第７図に本装置の過負荷保護シーケンスを示す。
すなわち、電流検出器３の出力は増幅器１１で電圧増幅
され、過電流設定部１２の出力である過電流設定信号レ
ベルと比較器１３で比較される。通常は比較器１３の出
力は１４１１１であるが、増幅器１１の出力が過電流設
定信号レベルを越えると、比較器１３の出力はＩＩ Ｏ
ＩＩとなり、これを過電流検出信号としてＡＮＤゲート
８を閉じ、駆動回路９の出力を停止させる。
され、過電流設定部１２の出力である過電流設定信号レ
ベルと比較器１３で比較される。通常は比較器１３の出
力は１４１１１であるが、増幅器１１の出力が過電流設
定信号レベルを越えると、比較器１３の出力はＩＩ Ｏ
ＩＩとなり、これを過電流検出信号としてＡＮＤゲート
８を閉じ、駆動回路９の出力を停止させる。
しかし、この過電流検出による保護方式では、電力損失
の低減および保護回路を主回路から絶縁する必要上、電
流検出器３にホール素子などを用い、電流検出器３の出
力である数十ｍＶの微小電圧を演算増幅器などで増幅し
ているため、応答が遅く、例えばホール素子と演算増幅
器を用いた場合、第７図に示す過電流検出の遅れ時間が
０．０５〜０、ＩＳと大きくなる。この応答の遅れと、
スイッチ素子の熱的状態が保護動作に反映されないこと
により、過負荷保護を十分に行なえない場合があった。
の低減および保護回路を主回路から絶縁する必要上、電
流検出器３にホール素子などを用い、電流検出器３の出
力である数十ｍＶの微小電圧を演算増幅器などで増幅し
ているため、応答が遅く、例えばホール素子と演算増幅
器を用いた場合、第７図に示す過電流検出の遅れ時間が
０．０５〜０、ＩＳと大きくなる。この応答の遅れと、
スイッチ素子の熱的状態が保護動作に反映されないこと
により、過負荷保護を十分に行なえない場合があった。
また、この保護方式では過電流検出時に高速で大電流を
遮断するため、第７図に示すように高いサージ電圧が発
生する。このため、サージ吸収用として大容量のスパナ
回路が必要となり、スパナ回路の電力損失が大きくなる
という欠点があった。
遮断するため、第７図に示すように高いサージ電圧が発
生する。このため、サージ吸収用として大容量のスパナ
回路が必要となり、スパナ回路の電力損失が大きくなる
という欠点があった。
本発明の目的は、上記した従来技術の欠点を補い、スイ
ッチ素子の過負荷保護をより適確に行ないつるとともに
、電力損失の少ないインバータの過負荷保護装置を提供
することにある。
ッチ素子の過負荷保護をより適確に行ないつるとともに
、電力損失の少ないインバータの過負荷保護装置を提供
することにある。
本発明は、第１，３．５図に実施例に対応させて示した
ように、出力設定信号に応じた時間比率でスイッチ素子
１０をオン・オフさせるための制御信号発生回路７と、
その制御信号により前記スイッチ素子１０を駆動する駆
動回路９と、前記スイッチ素子１０の順方向電圧と過負
荷設定信号レベルとを前記制御信号のスイッチオン期間
にのみ比較する過負荷検出回路１４と、前記順方向電圧
が前記過負荷設定信号レベルを越えたとき前記過負荷検
出回路１４から出力される過負荷検出信号に応答して前
記駆動回路９の出力を停止させる制御回路１５とを備え
てなるインバータの過負荷保護装置である。
ように、出力設定信号に応じた時間比率でスイッチ素子
１０をオン・オフさせるための制御信号発生回路７と、
その制御信号により前記スイッチ素子１０を駆動する駆
動回路９と、前記スイッチ素子１０の順方向電圧と過負
荷設定信号レベルとを前記制御信号のスイッチオン期間
にのみ比較する過負荷検出回路１４と、前記順方向電圧
が前記過負荷設定信号レベルを越えたとき前記過負荷検
出回路１４から出力される過負荷検出信号に応答して前
記駆動回路９の出力を停止させる制御回路１５とを備え
てなるインバータの過負荷保護装置である。
インバータを構成するパワーＭＯ５ＦＥＴなどのスイッ
チ素子の順方向電圧は通電電流値と素子のジャンクショ
ン温度により変化し、過負荷時にはその電圧が大幅に増
加する６したがって、上記のようにオン期間におけるス
イッチ素子の順方向電圧と過負荷設定信号レベルとを比
較すれば、増幅器などを介さずに過負荷の検出ができ、
高速動作が可能であり、かつ通電電流値とジャンクショ
ン温度の両面からの過負荷保護ができる。
チ素子の順方向電圧は通電電流値と素子のジャンクショ
ン温度により変化し、過負荷時にはその電圧が大幅に増
加する６したがって、上記のようにオン期間におけるス
イッチ素子の順方向電圧と過負荷設定信号レベルとを比
較すれば、増幅器などを介さずに過負荷の検出ができ、
高速動作が可能であり、かつ通電電流値とジャンクショ
ン温度の両面からの過負荷保護ができる。
以下、本発明の実施例を第１図〜第５図により説明する
。
。
第１図は本発明の一実施例の概念的構成を示す。
本実施例では、商用電源１からの交流入力を整流部２で
直流とし、インバータスイッチ部４で直流を高周波交流
に変換し、負荷５に通電する。６は出力設定部であり、
その出力である出力設定信号は制御信号発生回路７でパ
ルス列に変換され、制御回路１５を構成するＡＮＤゲー
ト８に加えられる。通常は、過負荷検出回路１４内の比
較器１３の出力はＩｔ Ｉ ＩＩであるため、制御信号
発生回路７の出力はＡＮＤ回路８を通り駆動回路９で電
力増幅してインバータスイッチ部４へ送られ、スイッチ
素子１０をオン・オフさせる。
直流とし、インバータスイッチ部４で直流を高周波交流
に変換し、負荷５に通電する。６は出力設定部であり、
その出力である出力設定信号は制御信号発生回路７でパ
ルス列に変換され、制御回路１５を構成するＡＮＤゲー
ト８に加えられる。通常は、過負荷検出回路１４内の比
較器１３の出力はＩｔ Ｉ ＩＩであるため、制御信号
発生回路７の出力はＡＮＤ回路８を通り駆動回路９で電
力増幅してインバータスイッチ部４へ送られ、スイッチ
素子１０をオン・オフさせる。
第２図に本実施例の過負荷保護シーケンスを示す。１６
は制御信号発生回路７の出力レベルに応じて動作するス
イッチであり、制御信号発生回路７の出力がオフレベル
のときは、スイッチ１６がｂ側（アース）に接続される
ため、比較器１３の入力電圧は零で、出力は′１”とな
る。制御信号発生回路７の出力がオンレベルになると、
スイッチ１６がａ側に接続され、ソース接地されたスイ
ッチ素子（パワーＭＯ５ＦＥＴ）１０のドレインから該
スイッチ素子の順方向電圧がスイッチ１６を介して比較
器１３に入力される。比較器１３は、過負荷設定部１２
の出力である過負荷設定信号レベルと前記順方向電圧と
を比較する。前記スイッチ素子１０の特性として、通電
電流が大きくなると順方向電圧は増大し、またジャンク
ション温度が上がるとオン抵抗が大きくなるので、これ
によっても順方向電圧は増大する。この特性を利用し、
順方向電圧が過負荷設定信号レベルを越えると、比較器
１３の出力がＩｔ ＯＩＩとなり、これを過負荷検出信
号としてＡＮＤゲート８を閉じ、駆動回路９の出力を停
止させるようにしてスイッチ素子１０の過負荷保護を行
なう。
は制御信号発生回路７の出力レベルに応じて動作するス
イッチであり、制御信号発生回路７の出力がオフレベル
のときは、スイッチ１６がｂ側（アース）に接続される
ため、比較器１３の入力電圧は零で、出力は′１”とな
る。制御信号発生回路７の出力がオンレベルになると、
スイッチ１６がａ側に接続され、ソース接地されたスイ
ッチ素子（パワーＭＯ５ＦＥＴ）１０のドレインから該
スイッチ素子の順方向電圧がスイッチ１６を介して比較
器１３に入力される。比較器１３は、過負荷設定部１２
の出力である過負荷設定信号レベルと前記順方向電圧と
を比較する。前記スイッチ素子１０の特性として、通電
電流が大きくなると順方向電圧は増大し、またジャンク
ション温度が上がるとオン抵抗が大きくなるので、これ
によっても順方向電圧は増大する。この特性を利用し、
順方向電圧が過負荷設定信号レベルを越えると、比較器
１３の出力がＩｔ ＯＩＩとなり、これを過負荷検出信
号としてＡＮＤゲート８を閉じ、駆動回路９の出力を停
止させるようにしてスイッチ素子１０の過負荷保護を行
なう。
この構成によると、増幅器を介ざずに過負荷検出ができ
るため、第２図に示すように電流検出による従来方式に
比べて過負荷検出の遅れが少なく。
るため、第２図に示すように電流検出による従来方式に
比べて過負荷検出の遅れが少なく。
高速で応答させることができる。また、電流の立ち上が
りが小さい段階で過電流を遮断できるため、遮断時のサ
ージ電圧も小さくなり、したがって、図示しないスパナ
回路の容量を小さくでき、スパナ回路の電力損失を低減
できる。
りが小さい段階で過電流を遮断できるため、遮断時のサ
ージ電圧も小さくなり、したがって、図示しないスパナ
回路の容量を小さくでき、スパナ回路の電力損失を低減
できる。
第３図は本発明の他の実施例の概念的構成を示す。第３
図中、第１図と共通の部分については同一符号を付して
示すのみで説明を省略する。
図中、第１図と共通の部分については同一符号を付して
示すのみで説明を省略する。
本実施例では、制御信号発生回路７の出力は制御口１ｉ
８１５内の減算器１８に加えられる６通常は、制御回路
１５内のスロープ回路１７の出力が零であるため、制御
信号発生回路７の出力はそのまま減算器１８を通り、駆
動回路９で電力増幅してインバータスイッチ部４へ送ら
れ、スイッチ素子１０をオン・オフさせる。
８１５内の減算器１８に加えられる６通常は、制御回路
１５内のスロープ回路１７の出力が零であるため、制御
信号発生回路７の出力はそのまま減算器１８を通り、駆
動回路９で電力増幅してインバータスイッチ部４へ送ら
れ、スイッチ素子１０をオン・オフさせる。
第４図に本実施例の過負荷保護シーケンスを示す。制御
信号発生回路７の出力がオンレベルになると、過負荷検
出回路１４内のスイッチ１６がａ側に接続され、第１図
の実施例と同様にスイッチ素子（パワーＭＯＳＦＥＴ）
１０の順方向電圧がスイッチ１６を介して比較器１３に
入力される。この順方向電圧が過負荷設定部１２の出力
である過負荷設定信号レベルを越えると、比較器１３の
出力が′１″となり、これを過負荷検出信号としてに制
御回路１５内のスロープ回路１７が動作し、所定の時定
数で零から漸増するスロープ信号が減算器１８に入力さ
れる。このため、減算器１８の出力は漸減し、駆動回路
９の出力をオ・ンレベルからオフレベルへと徐々に変化
させる。
信号発生回路７の出力がオンレベルになると、過負荷検
出回路１４内のスイッチ１６がａ側に接続され、第１図
の実施例と同様にスイッチ素子（パワーＭＯＳＦＥＴ）
１０の順方向電圧がスイッチ１６を介して比較器１３に
入力される。この順方向電圧が過負荷設定部１２の出力
である過負荷設定信号レベルを越えると、比較器１３の
出力が′１″となり、これを過負荷検出信号としてに制
御回路１５内のスロープ回路１７が動作し、所定の時定
数で零から漸増するスロープ信号が減算器１８に入力さ
れる。このため、減算器１８の出力は漸減し、駆動回路
９の出力をオ・ンレベルからオフレベルへと徐々に変化
させる。
本実施例の過負荷保護装置は、第１図の実施例と同様に
高速で応答し、電流の立ち上がりが小さい段階で過負荷
保護ができる。しかも過電流をゆるやかに遮断できるた
め、遮断時のサージ電圧はほとんど発生しなくなる。し
たがって、図示しないスパナ回路の容量をさらに小さく
でき、スパナ回路の電力損失も低減する。本実施例は、
パワーＭ ＯＳ Ｆ Ｅ Ｔのような順方向電圧の高い
素子を用いた場合、特に有効である。
高速で応答し、電流の立ち上がりが小さい段階で過負荷
保護ができる。しかも過電流をゆるやかに遮断できるた
め、遮断時のサージ電圧はほとんど発生しなくなる。し
たがって、図示しないスパナ回路の容量をさらに小さく
でき、スパナ回路の電力損失も低減する。本実施例は、
パワーＭ ＯＳ Ｆ Ｅ Ｔのような順方向電圧の高い
素子を用いた場合、特に有効である。
第１図、第３図には本発明の概念的構成を示したが、そ
の具体的な回路例を第５図に示す。
の具体的な回路例を第５図に示す。
第５図中、ＰＴはパルストランス、ＴＲ工〜ＴＲ３はト
ランジスタ、Ｄ工〜Ｄ５はダイオード。
ランジスタ、Ｄ工〜Ｄ５はダイオード。
ＺＤはツェナダイオード、Ｃ工、Ｃ２はコンデンサ、Ｒ
工〜Ｒ工。は抵抗であり、Ｄ、Ｇ、Ｓはそれぞれ前記ス
イッチ素子１０のドレイン、ゲート、ソース各端子であ
る。
工〜Ｒ工。は抵抗であり、Ｄ、Ｇ、Ｓはそれぞれ前記ス
イッチ素子１０のドレイン、ゲート、ソース各端子であ
る。
制御信号発生回路７の出力は、パルストランスＰＴの２
０Ｖ端子から過負荷検出回路１４へ送られ、またパルス
トランスＰＴのＩＯＶ端子から制御回路１５へ送られる
。通常は、制御回路１５内のトランジスタＴＲ工がオフ
で、スロープ用コンデンサｃ２が電源電圧（＋１２Ｖ）
に充電されているため、パルストランスＰＴの１０ｖ端
子からの制御信号は駆動回路９内のトランジスタＴＲ，
、ＴＲ，で電力増幅され、スイッチ素子１０のゲート端
子Ｇに加えられる。
０Ｖ端子から過負荷検出回路１４へ送られ、またパルス
トランスＰＴのＩＯＶ端子から制御回路１５へ送られる
。通常は、制御回路１５内のトランジスタＴＲ工がオフ
で、スロープ用コンデンサｃ２が電源電圧（＋１２Ｖ）
に充電されているため、パルストランスＰＴの１０ｖ端
子からの制御信号は駆動回路９内のトランジスタＴＲ，
、ＴＲ，で電力増幅され、スイッチ素子１０のゲート端
子Ｇに加えられる。
パルストランスＰＴの２０Ｖ端子から過負荷検出回路１
４へ送られる制御信号がオンレベルにあるとき、スイッ
チ素子１０の順方向電圧と過負荷設定信号レベルを与え
るツェナダイオードＺＤのツェナ電圧（９ｖ）とがＡ点
で比較される。通常はＡ点からダイオードＤ２を通りド
レイン端子りへ向う電流が流れ、ツェナダイオードＺＤ
はオフ状態にあり、したがってトランジスタＴＲ１もオ
フとなっている。前記順方向電圧が前記ツェナ電圧より
大きくなると、ダイオードＤ２はオフ、ツェナダイオー
ドＺＤはオンとなり、そのツェナ電流によりトランジス
タＴＲ，がオンになる。Ｃ工は動作を安定化するための
遅延用コンデンサである。
４へ送られる制御信号がオンレベルにあるとき、スイッ
チ素子１０の順方向電圧と過負荷設定信号レベルを与え
るツェナダイオードＺＤのツェナ電圧（９ｖ）とがＡ点
で比較される。通常はＡ点からダイオードＤ２を通りド
レイン端子りへ向う電流が流れ、ツェナダイオードＺＤ
はオフ状態にあり、したがってトランジスタＴＲ１もオ
フとなっている。前記順方向電圧が前記ツェナ電圧より
大きくなると、ダイオードＤ２はオフ、ツェナダイオー
ドＺＤはオンとなり、そのツェナ電流によりトランジス
タＴＲ，がオンになる。Ｃ工は動作を安定化するための
遅延用コンデンサである。
トランジスタＴＲ工がオンになると、スロープ用コンデ
ンサＣ２の電荷は抵抗Ｒ６を介して放電する。
ンサＣ２の電荷は抵抗Ｒ６を介して放電する。
コンデンサＣ２の電圧が低下するに従い、ダイオードＤ
、を介してＢ点の電位が引き下げられ、トランジスタＴ
Ｒ２、ＴＲ３の入力を漸減させるので、駆動回路９の出
力はオンレベルからオフレベルへゆるやかに変化する。
、を介してＢ点の電位が引き下げられ、トランジスタＴ
Ｒ２、ＴＲ３の入力を漸減させるので、駆動回路９の出
力はオンレベルからオフレベルへゆるやかに変化する。
この保護回路を用いることにより、パワーＭＯ５ＦＥＴ
の過負荷検出の遅れ時間を約３μｓと従来方式に比べ大
幅に短縮することができ、また駆動回路９の出力がオン
レベルからオフレベルへ移行するスロープ時間を３μｓ
程度とすることにより、遮断時のサージ電圧をほとんど
なくすることができた。
の過負荷検出の遅れ時間を約３μｓと従来方式に比べ大
幅に短縮することができ、また駆動回路９の出力がオン
レベルからオフレベルへ移行するスロープ時間を３μｓ
程度とすることにより、遮断時のサージ電圧をほとんど
なくすることができた。
第５図のコンデンサＣ２を取り除けば、第１図の実施例
と同等の機能が得られる。
と同等の機能が得られる。
本発明によれば、通電電流とジャンクション温度の両面
からスイッチ素子の過負荷を検出でき、かつ従来の電流
検出による保護方式に比べ過負荷検出の遅れ時間を大幅
に短縮できるので、パワーＭＯ５ＦＥＴなどをスイッチ
素子とするインバータの過負荷保護をより適確に行なう
ことができる。
からスイッチ素子の過負荷を検出でき、かつ従来の電流
検出による保護方式に比べ過負荷検出の遅れ時間を大幅
に短縮できるので、パワーＭＯ５ＦＥＴなどをスイッチ
素子とするインバータの過負荷保護をより適確に行なう
ことができる。
また、電流の立ち上がりが小さい段階で過電流を遮断で
きるため、遮断時のサージ電圧が小さくなり、サージ吸
収用のスパナ回路の容量を小さくして電力損失の低減が
図れるという効果がある。
きるため、遮断時のサージ電圧が小さくなり、サージ吸
収用のスパナ回路の容量を小さくして電力損失の低減が
図れるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
その過負荷保護シーケンスを示すタイムチャート、第３
図は本発明の他の実施例を示すブロック図、第４図はそ
の過負荷保護シーケンスを示すタイムチャート、第５図
は本発明の他の実施例の詳細回路図、第６図は従来例の
ブロック図、第７図はその過負荷保護シーケンスを示す
タイムチャートである。 ４・・・インバータスイッチ部 ６・・・出力設定部 ７・・・制御信号発生回路
９・・・駆動回路 １０・・・スイッチ素子１
２・・・過負荷設定部 １４・・・過負荷検出回路
１５・・・制御回路
その過負荷保護シーケンスを示すタイムチャート、第３
図は本発明の他の実施例を示すブロック図、第４図はそ
の過負荷保護シーケンスを示すタイムチャート、第５図
は本発明の他の実施例の詳細回路図、第６図は従来例の
ブロック図、第７図はその過負荷保護シーケンスを示す
タイムチャートである。 ４・・・インバータスイッチ部 ６・・・出力設定部 ７・・・制御信号発生回路
９・・・駆動回路 １０・・・スイッチ素子１
２・・・過負荷設定部 １４・・・過負荷検出回路
１５・・・制御回路
Claims (1)
- 出力設定信号に応じた時間比率でインバータのスイッチ
素子をオン・オフさせるための制御信号発生回路と、そ
の制御信号により前記スイッチ素子を駆動する駆動回路
と、前記スイッチ素子の順方向電圧と過負荷設定信号レ
ベルとを前記制御信号のスイッチオン期間にのみ比較す
る過負荷検出回路と、前記順方向電圧が前記過負荷設定
信号レベルを越えたとき前記過負荷検出回路から出力さ
れる過負荷検出信号に応答して前記駆動回路の出力を停
止させる制御回路とを備えてなるインバータの過負荷保
護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26631484A JPS61147736A (ja) | 1984-12-19 | 1984-12-19 | スイッチング素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26631484A JPS61147736A (ja) | 1984-12-19 | 1984-12-19 | スイッチング素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61147736A true JPS61147736A (ja) | 1986-07-05 |
| JPH049016B2 JPH049016B2 (ja) | 1992-02-18 |
Family
ID=17429201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26631484A Granted JPS61147736A (ja) | 1984-12-19 | 1984-12-19 | スイッチング素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147736A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354435A2 (en) * | 1988-08-12 | 1990-02-14 | Hitachi, Ltd. | A drive circuit for an insulated gate transistor; and its use in a switching circuit, a current switching apparatus and an induction motor system |
| JPH03183209A (ja) * | 1988-11-16 | 1991-08-09 | Fuji Electric Co Ltd | 電圧駆動形半導体素子の駆動回路 |
| JPH04185228A (ja) * | 1990-11-20 | 1992-07-02 | Daikin Ind Ltd | インバータの短絡保護装置 |
| JP2009057078A (ja) * | 2007-08-31 | 2009-03-19 | Iwatapla:Kk | 緩衝袋およびその梱包方法 |
| JP2010200411A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106344A (en) * | 1980-12-17 | 1982-07-02 | Fujitsu Ltd | Feeder device stopping system |
| JPS59103567A (ja) * | 1982-12-01 | 1984-06-15 | Fuji Electric Co Ltd | トランジスタの過電流保護回路 |
-
1984
- 1984-12-19 JP JP26631484A patent/JPS61147736A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106344A (en) * | 1980-12-17 | 1982-07-02 | Fujitsu Ltd | Feeder device stopping system |
| JPS59103567A (ja) * | 1982-12-01 | 1984-06-15 | Fuji Electric Co Ltd | トランジスタの過電流保護回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0354435A2 (en) * | 1988-08-12 | 1990-02-14 | Hitachi, Ltd. | A drive circuit for an insulated gate transistor; and its use in a switching circuit, a current switching apparatus and an induction motor system |
| EP0354435A3 (en) * | 1988-08-12 | 1991-11-06 | Hitachi, Ltd. | A drive circuit for an insulated gate transistor; and its use in a switching circuit, a current switching apparatus and an induction motor system |
| JPH03183209A (ja) * | 1988-11-16 | 1991-08-09 | Fuji Electric Co Ltd | 電圧駆動形半導体素子の駆動回路 |
| JPH04185228A (ja) * | 1990-11-20 | 1992-07-02 | Daikin Ind Ltd | インバータの短絡保護装置 |
| JP2009057078A (ja) * | 2007-08-31 | 2009-03-19 | Iwatapla:Kk | 緩衝袋およびその梱包方法 |
| JP2010200411A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH049016B2 (ja) | 1992-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1421830B1 (en) | Led-driver apparatus | |
| US6097582A (en) | Short circuit protection of IGBTs and other power switching devices | |
| US6335608B1 (en) | Fault protection circuitry for motor controllers | |
| US4626954A (en) | Solid state power controller with overload protection | |
| US5689394A (en) | Gate voltage modulation for transistor fault conditions | |
| US4413193A (en) | Optically coupled solid state relay | |
| JPH0313827B2 (ja) | ||
| US8503146B1 (en) | Gate driver with short-circuit protection | |
| JP2020188613A (ja) | スイッチング電源装置 | |
| US4571551A (en) | Flyback modulated switching power amplifier | |
| US5173848A (en) | Motor controller with bi-modal turnoff circuits | |
| US4926283A (en) | Temperature protected transistor circuit and method of temperature protecting a transistor | |
| US4275436A (en) | Converter bleeder circuit responsive to flux condition of filter inductor | |
| JPS61147736A (ja) | スイッチング素子の駆動回路 | |
| US6891708B2 (en) | Reduced current and power consumption structure of drive circuit | |
| US5272398A (en) | Driver for power field-controlled switches with refreshed power supply providing stable on/off switching | |
| CN116707499A (zh) | 驱动器系统以及驱动功率晶体管以驱动负载的方法 | |
| JP3175205B2 (ja) | スイッチング電源装置の突入電流抑制回路 | |
| JP2000083370A (ja) | 電力変換器におけるゲート駆動回路 | |
| JPH07170724A (ja) | スイッチ素子の駆動回路 | |
| JPH06105448A (ja) | 保護機能を備えたスイッチ装置 | |
| JP3477566B2 (ja) | 過電流保護機能を有するゲート駆動回路 | |
| JPH0729739Y2 (ja) | Ｆｅｔ駆動回路 | |
| JPS6211916A (ja) | 電力用ｍｏｓ電界効果トランジスタの過電流保護回路 | |
| JP3032935B2 (ja) | ドライブ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |