JPH049016B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、特に大電流用トランジスタインバー
タの過負荷保護に適した応答性の良いインバータ
のスイツチング素子の駆動装置における過負荷保
護装置に関する。

〔発明の背景〕

溶接用電源などの大電流回路に用いられるトラ
ンジスタインバータ、特に高速駆動の可能なパワ
ーMOSFETをスイツチング素子とするもので
は、スイツチング素子の過負荷保護が重要な技術
的課題となつている。

第６図は、従来知られているトランジスタイン
バータのスイツチング素子の駆動装置における過
負荷保護装置を示す。ここでは、商用電源１から
の交流入力を整流部２で直流とし、電流検出器３
を通して、インバータスイツチ部４で直流を高周
波交流に変換し、負荷５に通電する。６は出力設
定部であり、その出力である出力設定信号は制御
信号発生回路７でパルス列に変換され、ANDゲ
ート８に加えられる。通常は、比較器１３の出力
が“１”であるため、制御信号発生回路７の出力
はANDゲート８を通りゲート駆動回路９で電力
増幅してインバータスイツチ部４へ送られ、スイ
ツチング素子１０を出力設定信号に応じた時間比
でオン・オフさせる。

第７図は本装置の過負荷保護シーケンスを示
す。

すなわち、電流検出器３の出力は増幅器１１で
電圧増幅され、過電流設定部１２の出力である過
電流設定信号レベルと比較器１３で比較される。
通常は比較器１３の出力は“１”であるが、増幅
器１１の出力が過電流設定信号レベルを越える
と、比較器１３の出力は“０”となり、これを過
電流検出信号としてANDゲート８を閉じ、ゲー
ト駆動回路９の出力を停止させる。

しかし、この過電流検出による保護方式では、
電力損失の低減および保護回路を主回路から絶縁
する必要上、電流検出器３にホール素子などを用
い、電流検出器３の出力である数十mVの微小電
圧を演算増幅器などで増幅しているため、応答が
遅く、例えばホール素子と演算増幅器を用いた場
合、第７図に示す過電流検出の遅れ時間が0.05〜
0.1Sと大きくなる。この応答の遅れと、スイツチ
ング素子の熱的状態が保護動作に反映されないこ
とにより、過負荷保護を十分に行なえない場合が
あつた。また、この保護方式では過電流検出時に
高速で大電流を遮断するため、第７図に示すよう
に高いサージ電圧が発生する。このため、サージ
吸収用として大容量のスナバ回路が必要となり、
スナバ回路の電力損失が大きくなるという欠点が
あつた。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点を補
い、スイツチング素子の過負荷保護をより適確に
行ないうるとともに、電力損失の少ないインバー
タのスイツチング素子の駆動装置における過負荷
保護装置を提供することにある。

〔発明の概要〕

本発明は、第１，３，５図に実施例に対応させ
て示したように、出力設定信号に応じた時間比率
でスイツチング素子１０をオン・オフさせるため
の制御信号発生回路７と、その制御信号により前
記スイツチング素子１０を駆動するゲート駆動回
路９と、前記スイツチング素子１０の順方向電圧
と過負荷設定信号レベルとを前記制御信号のスイ
ツチオン期間にのみ比較する過負荷検出回路１４
と、前記順方向電圧が前記過負荷設定信号レベル
を越えたとき前記過負荷検出回路１４から出力さ
れる過負荷検出信号に応答して前記ゲート駆動回
路９の出力を停止させるゲート電圧制御回路１５
とを備えてなるスイツチング素子の駆動装置であ
る。

インバータを構成するパワーMOSFETなどの
スイツチング素子の順方向電圧は通電電流値と素
子のジヤンクシヨン温度により変化し、過負荷時
にはその電圧が大幅に増加する。したがつて、上
記のようにオン期間におけるスイツチング素子の
順方向電圧と過負荷設定信号レベルとを比較すれ
ば、増幅器などを介さずに過負荷の検出ができ、
高速動作が可能であり、かつ通電電流値とジヤン
クシヨン温度の両面からの過負荷保護ができる。

〔発明の実施例〕

以下、本発明の実施例を第１図〜第５図により
説明する。

第１図は本発明の一実施例の概念的構成を示
す。

本実施例では、商用電源１からの交流入力を整
流部２で直流とし、インバータスイツチ部４で直
流を高周波交流に変換し、負荷５に通電する。６
は出力設定部であり、その出力である出力設定信
号は制御信号発生回路７でパルス列に変換され、
ゲート電圧制御回路１５を構成するANDゲート
８に加えられる。通常は、過負荷検出回路１４内
の比較器１３の出力は“１”であるため、制御信
号発生回路７の出力はAND回路８を通りゲート
駆動回路９で電力増幅してインバータスイツチ部
４へ送られ、スイツチング素子１０をオン・オフ
させる。

第２図は本実施例の過負荷保護シーケンスを示
す。１６は制御信号発生回路７の出力レベルに応
じて動作するスイツチであり、制御信号発生回路
７の出力がオフレベルのときは、スイツチ１６が
ｂ側（アース）の接続されるため、比較器１３の
入力電圧は零で、出力は“１”となる。制御信号
発生回路７の入力がオンレベルになると、スイツ
チ１６がａ側に接続され、ソース接地されたスイ
ツチング素子（パワーMOSFET）１０のドレイ
ンから該スイツチング素子の順方向電圧がスイツ
チ１６を介して比較器１３に入力される。比較器
１３は、過負荷設定部１２の出力である過負荷設
定信号レベルと前記順方向電圧とを比較する。前
記スイツチング素子１０の特性として、通電電流
が大きくなると順方向電圧は増大し、またジヤン
クシヨン温度が上がるとオン抵抗が大きくなるの
で、これによつても順方向電圧は増大する。この
特性を利用し、順方向電圧が過負荷設定信号レベ
ルを越えると、比較器１３の出力が“０”とな
り、これを過負荷検出信号としてANDゲート８
を閉じ、ゲート駆動回路９の出力を停止させるよ
うにしてスイツチング素子１０の過負荷保護を行
なう。

この構成によると、増幅器を介さずに過負荷検
出ができるため、第２図に示すように電流検出に
よる従来方式に比べて過負荷検出の遅れが少な
く、高速で応答させることができる。また、電流
の立ち上がりが小さい段階で過電流を遮断できる
ため、遮断時のサージ電圧も小さくなり、したが
つて、図示しないスナバ回路の容量を小さくで
き、スナバ回路の電力損失を低減できる。

第３図は本発明の他の実施例の概念的構成を示
す。第３図中、第１図と共通の部分については同
一符号を付して示すのみで説明を省略する。

本実施例では、制御信号発生回路７の出力はゲ
ート電圧制御回路１５内の減算器１８に加えられ
る。通常は、ゲート電圧制御回路１５内のスロー
プ回路１７の出力が零であるため、制御信号発生
回路７の出力はそのまま減算器１８を通り、ゲー
ト駆動回路９で電力増幅してインバータスイツチ
部４へ送られ、スイツチング素子１０をオン・オ
フさせる。

第４図に本実施例の過負荷保護シーケンスを示
す。制御信号発生回路７の出力がオンレベルにな
ると、過負荷検出回路１４内のスイツチ１６がａ
側に接続され、第１図の実施例と同様にスイツチ
ング素子（パワーMOSFET）１０の順方向電圧
がスイツチ１６を介して比較器１３に入力され
る。この順方向電圧が過負荷設定部１２の出力で
ある過負荷設定信号レベルを越えると、比較器１
３の出力が“１”となり、これを過負荷検出信号
としてゲート電圧制御回路１５内のスロープ回路
１７が動作し、所定の時定数で零から漸増するス
ロープ信号が減算器１８に入力される。このた
め、減算器１８の出力は漸減し、ゲート駆動回路
９の出力をオンレベルからオフレベルへと徐々に
変化させる。

本実施例の過負荷保護装置は、第１図の実施例
と同様に高速で応答し、電流の立ち上がりが小さ
い段階で過負荷保護ができる。しかも過電流をゆ
るやかに遮断できるため、遮断時のサージ電圧は
ほとんど発生しなくなる。したがつて、図示しな
いスナバ回路の容量をさらに小さくでき、スナバ
回路の電力損失も低減する。本実施例は、パワー
MOSFETのような順方向電圧の高い素子を用い
た場合、特に有効である。

第１図、第３図には本発明の概念的構成を示し
たが、その具体的な回路例を第５図に示す。

第５図中、PTはパルストランス、TR₁〜TR₃
はトランジスタ、D₁〜D₅はダイオード、ZDはツ
エナダイオード、C₁、C₂はコンデンサ、R₁〜R₁₀
は抵抗であり、Ｄ、Ｇ、Ｓはそれぞれ前記スイツ
チング素子１０のドレイン、ゲート、ソース各端
子である。

制御信号発生回路７の出力は、パルストランス
PTの20V端子から過負荷検出回路１４へ送られ、
またパルストランスPTの10V端子からゲート電
圧制御回路１５へ送られる。通常は、ゲート電圧
制御回路１５内のトランジスタTR₁がオフで、ス
ロープ用コンデンサC₂が電源電圧（＋12V）に充
電されているため、パルストランスPTの10V端
子からの制御信号はゲート駆動回路９内のトラン
ジスタTR₂、TR₃で電力増幅され、スイツチング
素子１０のゲート端子Ｇに加えられる。

パルストランスPTの20V端子から過負荷検出
回路１４へ送られる制御信号がオンレベルにある
とき、スイツチング素子１０の順方向電圧と過負
荷設定信号レベルを与えるツエナダイオードZD
のツエナ電圧（9V）とがＡ点で比較される。通
常はＡ点からダイオードD₂を通りドレイン端子
Ｄへ向う電流が流れ、ツエナダイオードZDはオ
フ状態にあり、したがつてトランジスタTR₁もオ
フとなつている。前記順方向電圧が前記ツエナ電
圧より大きくなると、ダイオードD₂はオフ、ツ
エナダイオードZDはオンとなり、そのツエナ電
流によりトランジスタTR₁がオンになる。C₁は
動作を安定化するための遅延用コンデンサであ
る。

トランジスタTR₁がオンになると、スロープ用
コンデンサC₂の電荷は抵抗R₅を介して放電する。

コンデンサC₂の電圧が低下するに従い、ダイ
オードD₃を介してＢ点の電位が引き下げられ、
トランジスタTR₂、TR₃の入力を漸減させるの
で、ゲート駆動回路９の出力はオンレベルからオ
フレベルへゆるやかに変化する。最終的にＢ点の
電位は、ダイオードD₂、D₄、トランジスタTR₁
のドロツプ分を無視すると、抵抗R₅とR₈の並列
抵抗と抵抗R₇の分圧比で定まる電位まで低下し、
Ｇ点の電圧（ゲート電圧）は、このＢ点の電位に
応じた電位まで低下する。

この保護回路を用いることにより、パワー
MOSFETの過負荷検出の遅れ時間を約3μSと従
来方式に比べ大幅に短縮することができ、またゲ
ート駆動回路９の出力がオンレベルからオフレベ
ルへ移行するスロープ時間を3μS程度とすること
により、遮断時のサージ電圧をほとんどなくする
ことができた。

第５図のコンデンサC₂を取に除けば、第１図
の実施例と同等の機能が得られる。

〔発明の効果〕

本発明によれば、通電電流とジヤンクシヨン温
度の両面からスイツチング素子の過負荷を検出で
き、かつ従来の電流検出による保護方式に比べ過
負荷検出の遅れ時間を大幅に短縮できるので、パ
ワーMOSFETなどをスイツチング素子とするイ
ンバータの過負荷保護をより適確に行なうことが
できる。また、電流の立ち上がりが小さい段階で
過電流を遮断できるため、遮断時のサージ電圧が
小さくなり、サージ吸収用のスナバ回路の容量を
小さくして電力損失の低減が図れるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図はその過負荷保護シーケンスを示すタイム
チヤート、第３図は本発明の他の実施例を示すブ
ロツク図、第４図はその過負荷保護シーケンスを
示すタイムチヤート、第５図は本発明の他の実施
例の詳細回路図、第６図は従来例のブロツク図、
第７図はその過負荷保護シーケンスを示すタイム
チヤートである。 ４……インバータスイツチ部、６……出力設定
部、７……制御信号発生回路、９……ゲート駆動
回路、１０……スイツチング素子、１２……過負
荷設定部、１４……過負荷検出回路、１５……ゲ
ート電圧制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 電源と、入力された制御信号に応じて前記電
   源から発生した電圧をスイツチング素子のゲート
   に印加して、前記スイツチング素子を駆動するゲ
   ート駆動回路と、前記スイツチング素子の順方向
   電圧を検出し、この検出された電圧に応じて前記
   スイツチング素子のゲート電圧を制御するゲート
   電圧制御回路とを備え、前記スイツチング素子の
   順方向電圧に応じて前記スイツチング素子のゲー
   ト電圧を所定値まで低下させるために、前記ゲー
   ト電圧制御回路に前記検出値に応じてオン・オフ
   するスイツチと抵抗を直列接続した回路を前記ゲ
   ート駆動回路に並列に設けたことを特徴とするス
   イツチング素子の駆動回路。 ２ 特許請求の範囲第１項において、前記スイツ
   チと抵抗の直列回路に電荷蓄積手段を並列に設け
   たことを特徴とするスイツチング素子の駆動回
   路。