JPH0313827B2 - - Google Patents
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- JPH0313827B2 JPH0313827B2 JP59000127A JP12784A JPH0313827B2 JP H0313827 B2 JPH0313827 B2 JP H0313827B2 JP 59000127 A JP59000127 A JP 59000127A JP 12784 A JP12784 A JP 12784A JP H0313827 B2 JPH0313827 B2 JP H0313827B2
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
- H02M3/33523—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters with galvanic isolation between input and output of both the power stage and the feedback loop
Description
【発明の詳細な説明】
［技術分野］
この発明は、レギユレータ及びコンバータ回路
を含む種類の電源装置、特に出力を検出し、この
検出信号を制御信号として帰還することによつて
電圧の出力レベルを制御した電源装置に関するも
のである。
を含む種類の電源装置、特に出力を検出し、この
検出信号を制御信号として帰還することによつて
電圧の出力レベルを制御した電源装置に関するも
のである。
［背景技術］
この発明は、電源装置及び関連回路の制御に関
する。この発明の好ましい実施例は、米国特許第
4184197号に記載されているような一般的なコン
バータと共に使用される分離されたフイードバツ
ク回路を開示している。しかしながら、より詳細
な説明で明らかなように、この発明は広範囲の電
源レギユレータ回路及びコンバータ回路と共に使
用される。このような回路は交流電圧を提供する
内部ノードを有する。
する。この発明の好ましい実施例は、米国特許第
4184197号に記載されているような一般的なコン
バータと共に使用される分離されたフイードバツ
ク回路を開示している。しかしながら、より詳細
な説明で明らかなように、この発明は広範囲の電
源レギユレータ回路及びコンバータ回路と共に使
用される。このような回路は交流電圧を提供する
内部ノードを有する。
電源等のためのフイードバツク制御信号の分離
は広く使用されている。このような分離は出力側
で人間の生命的安全を与える。米国特許第
4156273号及び米国特許第3611017号はこのような
分離を広く例示している。これらは光学的分離を
教示しており、従つてこの発明によつて使用され
る回路の種類に密接に関連するものではない。
は広く使用されている。このような分離は出力側
で人間の生命的安全を与える。米国特許第
4156273号及び米国特許第3611017号はこのような
分離を広く例示している。これらは光学的分離を
教示しており、従つてこの発明によつて使用され
る回路の種類に密接に関連するものではない。
この発明に対する主要な関心の電源はスイツチ
ングモードの電源である。これらの電源は、典型
的にはトランジスタのスイツチング特性に左右さ
れ、絶縁ゲート形電界効果トランジスタ（FET）
はより高い周波数に対して使用される。最終の電
源は、簡単に整流され、前述の米国特許第
4184197号のコンバータのようなコンバータに入
力として印加される典型的な交流電圧である。典
型的には、この電源の分離は、直流出力を与える
出力段の前のコンバータに変圧器を使用すること
によつて達成される。典型的には、FETスイツ
チは、その絶縁変圧器の前段の回路に置かれ、
FETスイツチのゲートは、コンバータによつて
検出される出力レベルに応答するに相違ない制御
モジユールによつて駆動される。したがつて、電
源からの分離を達成するために、検出された電圧
又は制御モジユールのいずれかへの接続が分離さ
れねばならない。
ングモードの電源である。これらの電源は、典型
的にはトランジスタのスイツチング特性に左右さ
れ、絶縁ゲート形電界効果トランジスタ（FET）
はより高い周波数に対して使用される。最終の電
源は、簡単に整流され、前述の米国特許第
4184197号のコンバータのようなコンバータに入
力として印加される典型的な交流電圧である。典
型的には、この電源の分離は、直流出力を与える
出力段の前のコンバータに変圧器を使用すること
によつて達成される。典型的には、FETスイツ
チは、その絶縁変圧器の前段の回路に置かれ、
FETスイツチのゲートは、コンバータによつて
検出される出力レベルに応答するに相違ない制御
モジユールによつて駆動される。したがつて、電
源からの分離を達成するために、検出された電圧
又は制御モジユールのいずれかへの接続が分離さ
れねばならない。
制御モジユールは直流入力電力を必要とする本
質的に別々の回路を構成している。この制御モジ
ユールへの検出入力が電源の出力側に直接接続さ
れている場合、制御モジユールのための独立し
た、分離された電源が要求される。出力制御信号
線は、電源入力からの制御モジユールの分離が与
えられる残りの位置にある。出力制御信号は、典
型的には、分離するにはかなりの設備及びコスト
を必要とする高周波の矩形波である。この分離は
制御モジユールの電源に必要な分離を付加される
ものである。入力側に制御モジユールを接続し、
検出入力を分離することによつて、電力は電源の
入力側へ直接接続される。上述の米国特許第
4156273号及び米国特許第3611017号は、出力から
分離された入力側の制御回路を開示している。
質的に別々の回路を構成している。この制御モジ
ユールへの検出入力が電源の出力側に直接接続さ
れている場合、制御モジユールのための独立し
た、分離された電源が要求される。出力制御信号
線は、電源入力からの制御モジユールの分離が与
えられる残りの位置にある。出力制御信号は、典
型的には、分離するにはかなりの設備及びコスト
を必要とする高周波の矩形波である。この分離は
制御モジユールの電源に必要な分離を付加される
ものである。入力側に制御モジユールを接続し、
検出入力を分離することによつて、電力は電源の
入力側へ直接接続される。上述の米国特許第
4156273号及び米国特許第3611017号は、出力から
分離された入力側の制御回路を開示している。
［発明の開示］
この発明によれば、電源のための直流分離制御
信号は、変圧器の一次側を作動するように電源の
出力及び電源内の交流電位点を使用することによ
つて達成される。二次側の電圧は、電源への制御
電圧として使用するために整流される。これによ
つて、変圧器は、電源の出力を制御回路の大部分
から分離する。この好ましい実施例は、スイツチ
ングモード電源の幾分特殊な種類の回路に使用さ
れるけれども、この発明は明らかに電源制御に対
して一般的な有用性を有する。
信号は、変圧器の一次側を作動するように電源の
出力及び電源内の交流電位点を使用することによ
つて達成される。二次側の電圧は、電源への制御
電圧として使用するために整流される。これによ
つて、変圧器は、電源の出力を制御回路の大部分
から分離する。この好ましい実施例は、スイツチ
ングモード電源の幾分特殊な種類の回路に使用さ
れるけれども、この発明は明らかに電源制御に対
して一般的な有用性を有する。
より詳細には、電源の直流出力は変圧器の両端
間に与えられ、ダンピングを行なうために直列に
接続されるダイオード及び抵抗と並列に接続され
るスイツチに与えられる。変圧器の二次側が整流
器を駆動する。整流器の出力は電源のための制御
回路へのレベル規定信号である。スイツチの制御
は、電源に存在する交流信号を与えることによつ
て行なわれる。
間に与えられ、ダンピングを行なうために直列に
接続されるダイオード及び抵抗と並列に接続され
るスイツチに与えられる。変圧器の二次側が整流
器を駆動する。整流器の出力は電源のための制御
回路へのレベル規定信号である。スイツチの制御
は、電源に存在する交流信号を与えることによつ
て行なわれる。
この装置は、電源によつて発生される不足電圧
信号及び過電圧信号の両方を実質的に即時に移動
する。万一、交流信号が零まで降下すると、これ
によつて直ちに不足電圧が検出されるようにされ
る。スイツチが開いた場合、ダンピング回路によ
る回路の回復は迅速である。変圧器は、所望の直
流分離を与え、制御回路に電源に供給する同一電
源からの電力が供給できるようにされる。これ
は、制御のための回路素子を最小限追加すること
によつて達成される。いくつかの回路部品のイン
ピーダンスを選択することにより、この設計を異
なる電源の種々の要求に容易に適合することがで
きる。
信号及び過電圧信号の両方を実質的に即時に移動
する。万一、交流信号が零まで降下すると、これ
によつて直ちに不足電圧が検出されるようにされ
る。スイツチが開いた場合、ダンピング回路によ
る回路の回復は迅速である。変圧器は、所望の直
流分離を与え、制御回路に電源に供給する同一電
源からの電力が供給できるようにされる。これ
は、制御のための回路素子を最小限追加すること
によつて達成される。いくつかの回路部品のイン
ピーダンスを選択することにより、この設計を異
なる電源の種々の要求に容易に適合することがで
きる。
［実施例］
第１図を参照する。比較的一定な電圧VIが入
力電圧として線路１及び線路３の両端間に印加さ
れる。第２図に示されるように、VIは、典型的
には標準的な交流電源からの粗く整流された信号
である比較的定常状態の直流電圧である。これ
は、全く標準的であり、通常のものである。VI
は、典型的には、その交流電源から直流分離され
ていない。
力電圧として線路１及び線路３の両端間に印加さ
れる。第２図に示されるように、VIは、典型的
には標準的な交流電源からの粗く整流された信号
である比較的定常状態の直流電圧である。これ
は、全く標準的であり、通常のものである。VI
は、典型的には、その交流電源から直流分離され
ていない。
線路１はインダクタ５に接続され、このインダ
クタ５の出力はコンデンサ７の一端及び絶縁ゲー
ト型電界効果トランジスタ（以下、FETという）
９に接続する。この接続点は、図面ではノードＡ
と記してある。コンデンサ７の他端はノードＢで
変圧器１１の一次側に接続されている。変圧器１
１の二次側はノードＣでコンデンサ１３の一端に
接続されている。この変圧器１１は、図面で●印
で極性表示してあるように、一次側の信号極性が
二次側で反転されるように巻かれている。
クタ５の出力はコンデンサ７の一端及び絶縁ゲー
ト型電界効果トランジスタ（以下、FETという）
９に接続する。この接続点は、図面ではノードＡ
と記してある。コンデンサ７の他端はノードＢで
変圧器１１の一次側に接続されている。変圧器１
１の二次側はノードＣでコンデンサ１３の一端に
接続されている。この変圧器１１は、図面で●印
で極性表示してあるように、一次側の信号極性が
二次側で反転されるように巻かれている。
ノードＣは、線路１５及び抵抗１７を介して通
常のバイポーラトランジスタ１９のベースに接続
される。このトランジスタ１９のエミツタは接地
基準電位に接続されている。ダイオード２０のカ
ソードはトランジスタ１９のベースと抵抗１７と
の接続点に接続されると共にダイオード２０のア
ノードは接地されている。このようにすることに
より、電圧をバイパスして、トランジスタ１９を
非導通にし、それによつてトランジスタ１９を高
電圧から保護する。
常のバイポーラトランジスタ１９のベースに接続
される。このトランジスタ１９のエミツタは接地
基準電位に接続されている。ダイオード２０のカ
ソードはトランジスタ１９のベースと抵抗１７と
の接続点に接続されると共にダイオード２０のア
ノードは接地されている。このようにすることに
より、電圧をバイパスして、トランジスタ１９を
非導通にし、それによつてトランジスタ１９を高
電圧から保護する。
コンデンサ１３の他端は、ダイオード２１のカ
ソード及びインダクタ２３の一端に接続されてい
る。これらの接続点をノードＤと称する。このダ
イオード２１は後述される回路動作を達成する極
性出接続される。
ソード及びインダクタ２３の一端に接続されてい
る。これらの接続点をノードＤと称する。このダ
イオード２１は後述される回路動作を達成する極
性出接続される。
インダクタ２３の他端は、電源の構成要素とな
る線路２７に接続されている。この出力は線路２
７及び線路２９の両端間に生じる電圧Voを有す
る。この線路２９は、変圧器１１の二次側の他
端、ダイオード２１のアノード及びコンデンサ３
１の一端に接続されている。線路２７は線路３３
を介して変圧器３５の一次側の一端に接続されて
いる。この変圧器３５の一次側の他端は、トラン
ジスタ１９のコレクタ及びダイオード３７のアノ
ードに接続されている。このダイオード３７のカ
ソードは抵抗３９を通して接地されている。この
ダイオード３７は線路２７の電位で順方向にバイ
アスされるような極性で接続されている。
る線路２７に接続されている。この出力は線路２
７及び線路２９の両端間に生じる電圧Voを有す
る。この線路２９は、変圧器１１の二次側の他
端、ダイオード２１のアノード及びコンデンサ３
１の一端に接続されている。線路２７は線路３３
を介して変圧器３５の一次側の一端に接続されて
いる。この変圧器３５の一次側の他端は、トラン
ジスタ１９のコレクタ及びダイオード３７のアノ
ードに接続されている。このダイオード３７のカ
ソードは抵抗３９を通して接地されている。この
ダイオード３７は線路２７の電位で順方向にバイ
アスされるような極性で接続されている。
変圧器３５の二次側はノードＦでダイオード４
１に接続されている。図面で極性表示してあるよ
うに、変圧器３５は、一次側の入力電圧と出力側
の出力電圧は同極性になるように巻かれている。
１に接続されている。図面で極性表示してあるよ
うに、変圧器３５は、一次側の入力電圧と出力側
の出力電圧は同極性になるように巻かれている。
ダイオード４１のカソードは線路４３に接続さ
れている。この線路４３は、線路４５、抵抗４７
及びコンデンサ４９に並列に接続されている。こ
の線路４５は変圧器３５の二次側の他端に接続さ
れている。これは、線路４３と線路４５の両端間
の直流電圧Vsを発生する標準整流回路を構成し
ている。この電圧Vsは、直流電圧VsをVsの大き
さに対応するパルス幅変調に変換する制御装置５
１に印加される。この出力は、FET９のゲート
への線路５３に印加される。それによつて、第１
図の回路の出力レベルを基本的に制御する。
れている。この線路４３は、線路４５、抵抗４７
及びコンデンサ４９に並列に接続されている。こ
の線路４５は変圧器３５の二次側の他端に接続さ
れている。これは、線路４３と線路４５の両端間
の直流電圧Vsを発生する標準整流回路を構成し
ている。この電圧Vsは、直流電圧VsをVsの大き
さに対応するパルス幅変調に変換する制御装置５
１に印加される。この出力は、FET９のゲート
への線路５３に印加される。それによつて、第１
図の回路の出力レベルを基本的に制御する。
制御装置５１は、好ましくは、全く標準的な回
路で、独立した回路モジユールとして購入され
る。この制御装置５１は、所定の一定の時限が電
圧Vsのレベルに依存する異なる長さのアツプ期
間及びダウン期間に分割されるパルス幅変調信号
を発生するように直流入力に単に応答する。この
ような回路は、電圧VIが発生される同一の電源
から容易に発生されることが典型的である電力入
力を必要とする。制御装置５１は変圧器３５によ
つて出力から分離されているので、このような入
力電力源がこの発明に従つて使用される。
路で、独立した回路モジユールとして購入され
る。この制御装置５１は、所定の一定の時限が電
圧Vsのレベルに依存する異なる長さのアツプ期
間及びダウン期間に分割されるパルス幅変調信号
を発生するように直流入力に単に応答する。この
ような回路は、電圧VIが発生される同一の電源
から容易に発生されることが典型的である電力入
力を必要とする。制御装置５１は変圧器３５によ
つて出力から分離されているので、このような入
力電力源がこの発明に従つて使用される。
第１図の回路動作は、第２図の波形図を参照し
て説明される。
て説明される。
第２図は、正確に対称的である制御装置５１か
らのデユーテイサイクル（すなわち、１サイクル
時間中、信号がアツプになる時間の半分及び信号
がダウンになる時間の半分）をとる種々の適切な
位置の電圧を示している。回路が制御されている
と、サイクル時間は変化しないが、その代りに、
FET９のゲートがオンに駆動されている時間は、
オフに駆動されている時間に比例して制御され
る。100％のデユーテイサイクルは、FET９のゲ
ートが全ての時間中オンに駆動され、したがつ
て、FET９は連続的に導通状態に切換えられた
ことを意味する。第２図の波形図は、対称的なデ
ユーテイサイクルを示している。
らのデユーテイサイクル（すなわち、１サイクル
時間中、信号がアツプになる時間の半分及び信号
がダウンになる時間の半分）をとる種々の適切な
位置の電圧を示している。回路が制御されている
と、サイクル時間は変化しないが、その代りに、
FET９のゲートがオンに駆動されている時間は、
オフに駆動されている時間に比例して制御され
る。100％のデユーテイサイクルは、FET９のゲ
ートが全ての時間中オンに駆動され、したがつ
て、FET９は連続的に導通状態に切換えられた
ことを意味する。第２図の波形図は、対称的なデ
ユーテイサイクルを示している。
この波形図は、過渡現象の影響がなくなり、こ
の回路が正規の連続動作をしているものと仮定す
る。波形図が開始する時間で、FET９のゲート
への線路５３の電圧を表すV53は０にある。FET
９のゲートへの０電圧はFET９をオフに切換え
る。FET９がオンに切換えられる前の期間から
インダクタ５に流れる電流は増加する。FET９
がオフに切換わると、この電流は、変圧器１１の
一次側を通つてコンデンサ７に電流を駆動し続け
るのに十分な電圧を発生する。標準的な変圧器の
動作によつて、この電流は変圧器１１の巻線が逆
巻きのために極性が反転された電圧を変圧器１１
の二次側に生成する。したがつて、VIは線路１
で正であるので、FET９がゲートオフされると、
ダイオード２１は順方向にバイアスされる。イン
ダクタ５の落込み電流によつて供給された電流
は、コンデンサ７及びコンデンサ１３を充電す
る。インダクタ２３に流れる電流は、電源によつ
て電力供給された負荷と並列であるダイオード２
１及びコンデンサ３１を通る低抵抗路を通つて適
度に下降し始める。
の回路が正規の連続動作をしているものと仮定す
る。波形図が開始する時間で、FET９のゲート
への線路５３の電圧を表すV53は０にある。FET
９のゲートへの０電圧はFET９をオフに切換え
る。FET９がオンに切換えられる前の期間から
インダクタ５に流れる電流は増加する。FET９
がオフに切換わると、この電流は、変圧器１１の
一次側を通つてコンデンサ７に電流を駆動し続け
るのに十分な電圧を発生する。標準的な変圧器の
動作によつて、この電流は変圧器１１の巻線が逆
巻きのために極性が反転された電圧を変圧器１１
の二次側に生成する。したがつて、VIは線路１
で正であるので、FET９がゲートオフされると、
ダイオード２１は順方向にバイアスされる。イン
ダクタ５の落込み電流によつて供給された電流
は、コンデンサ７及びコンデンサ１３を充電す
る。インダクタ２３に流れる電流は、電源によつ
て電力供給された負荷と並列であるダイオード２
１及びコンデンサ３１を通る低抵抗路を通つて適
度に下降し始める。
その後、このサイクルで、制御装置５１は
FET９をゲートオンする。その遷移は第２図の
電圧波形図に示されている。ノードＡはFET９
を通して接地されている。したがつて、VIは
FET９の接地によつてインダクタ５を流れる電
流を増大するように駆動し始める。同時に、コン
デンサ７はFET９を通して放電され、コンデン
サ１３は、ダイオード２１が逆バイアスされてい
るので、インダクタ２３及びコンデンサ３１並び
に電源で駆動される負荷を通して放電される。コ
ンデンサ７及び１３は十分に充電されているので
インダクタ２３の電流を増加させる。
FET９をゲートオンする。その遷移は第２図の
電圧波形図に示されている。ノードＡはFET９
を通して接地されている。したがつて、VIは
FET９の接地によつてインダクタ５を流れる電
流を増大するように駆動し始める。同時に、コン
デンサ７はFET９を通して放電され、コンデン
サ１３は、ダイオード２１が逆バイアスされてい
るので、インダクタ２３及びコンデンサ３１並び
に電源で駆動される負荷を通して放電される。コ
ンデンサ７及び１３は十分に充電されているので
インダクタ２３の電流を増加させる。
制御装置５１による制御サイクルの終了時に
FET９がゲートオフされ、新しいサイクルが開
始される。前述のように、インダクタ５の電流
は、コンデンサ７及びコンデンサ１３を充電させ
るのに効果的である。一方、インダクタ２３の下
降する電流はダイオード２１及びコンデンサ３１
を通して流れる。同様に、第２のサイクルの第２
の半サイクルで、制御装置５１はFET９を再び
ゲートオンし、これがインダクタ５の電流を再度
増大するのに効果的である。
FET９がゲートオフされ、新しいサイクルが開
始される。前述のように、インダクタ５の電流
は、コンデンサ７及びコンデンサ１３を充電させ
るのに効果的である。一方、インダクタ２３の下
降する電流はダイオード２１及びコンデンサ３１
を通して流れる。同様に、第２のサイクルの第２
の半サイクルで、制御装置５１はFET９を再び
ゲートオンし、これがインダクタ５の電流を再度
増大するのに効果的である。
制御装置５１によるフイードバツク制御の詳細
を考察する前に、変換器を駆動する機構は、
FET９へのパルス幅変調のデユーテイサイクル
の変化の影響に関して考察される。FET９がゲ
ートオンされると、ノードＡがゲートオンされた
FET９を通して接地されるので、VIはインダク
タ５の両端間に印加される。基本的な回路解析に
よつて、インダクタ５の電流は、FET９がゲー
トオンされている限り、直線的に増加する。一定
の入力電位が与えられると、逆電位はインダクタ
ンス×時間に対する電流変化に等しい法則によつ
て、インダクタの両端間の電流は逆電位を発生す
るため、それは事実である。このインダクタの電
流はその量に比例して蓄積されたエネルギーを構
成する。
を考察する前に、変換器を駆動する機構は、
FET９へのパルス幅変調のデユーテイサイクル
の変化の影響に関して考察される。FET９がゲ
ートオンされると、ノードＡがゲートオンされた
FET９を通して接地されるので、VIはインダク
タ５の両端間に印加される。基本的な回路解析に
よつて、インダクタ５の電流は、FET９がゲー
トオンされている限り、直線的に増加する。一定
の入力電位が与えられると、逆電位はインダクタ
ンス×時間に対する電流変化に等しい法則によつ
て、インダクタの両端間の電流は逆電位を発生す
るため、それは事実である。このインダクタの電
流はその量に比例して蓄積されたエネルギーを構
成する。
この蓄積されたエネルギーは、FET９がオフ
に切換えられると、デユーテイサイクルの他方の
半サイクル中コンデンサ７及び１３に電流を駆動
するのに効果的である。最初の遷移期間中、この
電流はコンデンサ７及び１３を充電するのに効果
的である一方、FET９がオンに切換つていた間
インダクタ５を流れる電流をそれが増加されるの
と同じ量だけ減少させない。その遷移期間中、各
デユーテイサイクルと共に、コンデンサ７及び１
３はより高い充電度に達し、したがつて、インダ
クタ５に流れる電流に対してより高い逆電位に達
する。しかしながら、このようなわずかな初期サ
イクル数後、コンデンサ７及び１３は、インダク
タ５によつて駆動され、電圧VIによつて援助さ
れた電流を阻止する電圧が、FET９がゲートオ
ンされる期間中、電流の増加を実質的に打ち消す
のに効果的である電位状態に達する。FET９が
ゲートオフされている時にインダクタ５に蓄積さ
れたエネルギーは、コンデンサ７及び１３をさら
に充電するのに常に効果的であるため、この状態
は必ず生じる。
に切換えられると、デユーテイサイクルの他方の
半サイクル中コンデンサ７及び１３に電流を駆動
するのに効果的である。最初の遷移期間中、この
電流はコンデンサ７及び１３を充電するのに効果
的である一方、FET９がオンに切換つていた間
インダクタ５を流れる電流をそれが増加されるの
と同じ量だけ減少させない。その遷移期間中、各
デユーテイサイクルと共に、コンデンサ７及び１
３はより高い充電度に達し、したがつて、インダ
クタ５に流れる電流に対してより高い逆電位に達
する。しかしながら、このようなわずかな初期サ
イクル数後、コンデンサ７及び１３は、インダク
タ５によつて駆動され、電圧VIによつて援助さ
れた電流を阻止する電圧が、FET９がゲートオ
ンされる期間中、電流の増加を実質的に打ち消す
のに効果的である電位状態に達する。FET９が
ゲートオフされている時にインダクタ５に蓄積さ
れたエネルギーは、コンデンサ７及び１３をさら
に充電するのに常に効果的であるため、この状態
は必ず生じる。
コンデンサ７及び１３がさらに充電されるよう
になると、FET９がゲートオフされ、したがつ
て電流がコンデンサ７及び１３へ充電されている
期間中インダクタ５の電流をより大幅に降下させ
るのに効果的なより大きな逆電位をこのコンデン
サは示す。FET９がゲートオフされている期間
中、ダイオード２１は必ず順方向にバイアスされ
る。インダクタ２３は、ダイオード２１のバイパ
ス動作のために駆動されない。同時に、インダク
タ２３の電流はコンデンサ３１及びダイオード２
１を含む回路を通つて徐々に下降する。
になると、FET９がゲートオフされ、したがつ
て電流がコンデンサ７及び１３へ充電されている
期間中インダクタ５の電流をより大幅に降下させ
るのに効果的なより大きな逆電位をこのコンデン
サは示す。FET９がゲートオフされている期間
中、ダイオード２１は必ず順方向にバイアスされ
る。インダクタ２３は、ダイオード２１のバイパ
ス動作のために駆動されない。同時に、インダク
タ２３の電流はコンデンサ３１及びダイオード２
１を含む回路を通つて徐々に下降する。
したがつて、制御装置５１からの制御信号のデ
ユーテイサイクルが、FET９がゲートオンされ
ている時間の大部分及びFET９がゲートオフさ
れている時間の残りの少部分を有しているなら
ば、コンデンサ７及び１３はより高い程度に充電
されるようになる。どの充電度でも、これらは、
FET９がゲートオンされているときのサイクル
の一部中増大された電流量がこのサイクルのより
短い期間中電流のより大きな減少度合によつて均
衡される逆電圧を提供する（数学的に述べれば、
時間に対する電流の変化は、電流が増加する期間
中よりも電流が降下する期間中が大きい。）FET
９がゲートオンされている次の時間中、その減少
された電流は、VIの作用によつて、インダクタ
５及び直接接続の機能を果すFET９を通つて再
び増加し始める。この同じ期間中、コンデンサ７
及び１３へのより高い充電は、より高い充電に比
例して増加された量の電流でコンデンサ３１及び
インダクタ２３を駆動する電位を発生し、それに
よつてエネルギーを電源の出力に移動させるのに
効果的である。ダイオード２１は逆方向へバイア
スされるように極性付けられ、従つてこのような
コンデンサ７及び１３の放電中、電流を流すのに
効果的でない。
ユーテイサイクルが、FET９がゲートオンされ
ている時間の大部分及びFET９がゲートオフさ
れている時間の残りの少部分を有しているなら
ば、コンデンサ７及び１３はより高い程度に充電
されるようになる。どの充電度でも、これらは、
FET９がゲートオンされているときのサイクル
の一部中増大された電流量がこのサイクルのより
短い期間中電流のより大きな減少度合によつて均
衡される逆電圧を提供する（数学的に述べれば、
時間に対する電流の変化は、電流が増加する期間
中よりも電流が降下する期間中が大きい。）FET
９がゲートオンされている次の時間中、その減少
された電流は、VIの作用によつて、インダクタ
５及び直接接続の機能を果すFET９を通つて再
び増加し始める。この同じ期間中、コンデンサ７
及び１３へのより高い充電は、より高い充電に比
例して増加された量の電流でコンデンサ３１及び
インダクタ２３を駆動する電位を発生し、それに
よつてエネルギーを電源の出力に移動させるのに
効果的である。ダイオード２１は逆方向へバイア
スされるように極性付けられ、従つてこのような
コンデンサ７及び１３の放電中、電流を流すのに
効果的でない。
制御装置５１によつて与えられるデユーテイサ
イクルが、FET９がオンに切換えられている時
間の比較的少数部分及びFET９がオフに切換え
られている時間の比較的多数部分を有する反対側
の状況では、FET９のスイツチングオフ時間で
のインダクタ５の電流は、上述のデユーテイサイ
クルに対して減少された時間量に対応する量だけ
小さくなる。FET９がオフに切換えられるサイ
クルの部分中、インダクタ５を流れる電流はコン
デンサ７及び１３を充電するのに効果的である一
方、ダイオード２１を通る有効的な直接接続のた
めにインダクタ２３及びコンデンサ３１をバイパ
スする。この電流はより低いレベルで開始される
ので、コンデンサ７及び１３の充電はそれに対応
してより少ない。サイクルのより大部分は、コン
デンサ７及び１３が、インダクタ５を流れる電流
に抵抗することによつてこの電流を減少させるの
に使用可能であるので、コンデンサ７及び１３の
充電度がそれに対応してより低い時に平衡に達す
る。FET９がゲートオンしている期間中、ダイ
オード２１の極性によつて阻止されたこのより低
い電荷は、従つて、コンデンサ３１及びインダク
タ２３を駆動するが、コンデンサ７及び１３のよ
り低い電荷に対応するより小さな電流で駆動す
る。
イクルが、FET９がオンに切換えられている時
間の比較的少数部分及びFET９がオフに切換え
られている時間の比較的多数部分を有する反対側
の状況では、FET９のスイツチングオフ時間で
のインダクタ５の電流は、上述のデユーテイサイ
クルに対して減少された時間量に対応する量だけ
小さくなる。FET９がオフに切換えられるサイ
クルの部分中、インダクタ５を流れる電流はコン
デンサ７及び１３を充電するのに効果的である一
方、ダイオード２１を通る有効的な直接接続のた
めにインダクタ２３及びコンデンサ３１をバイパ
スする。この電流はより低いレベルで開始される
ので、コンデンサ７及び１３の充電はそれに対応
してより少ない。サイクルのより大部分は、コン
デンサ７及び１３が、インダクタ５を流れる電流
に抵抗することによつてこの電流を減少させるの
に使用可能であるので、コンデンサ７及び１３の
充電度がそれに対応してより低い時に平衡に達す
る。FET９がゲートオンしている期間中、ダイ
オード２１の極性によつて阻止されたこのより低
い電荷は、従つて、コンデンサ３１及びインダク
タ２３を駆動するが、コンデンサ７及び１３のよ
り低い電荷に対応するより小さな電流で駆動す
る。
数学的には、FET９がオフの時、ノードＡの
電位VAは、（１−Ｄ）で変動するように示すこと
ができる。ここで、Ｄはデユーテイサイクルの
FET９がゲートオンされている部分対デユーテ
イサイクルの全部との比を表わす。したがつて、
FET９がオンの時、VI＝Ｌ（インダクタ５のイン
ダクタンス）×di（電流変化）÷Ｄ×Ｔ（デユーテイ
サイクルの全時間） 代数的に再配列すると、Ｌ×di／Ｔ＝VI×Ｄ FET９がゲートオフされていると、 VI−VA＝Ｌ×（−di）／（１−Ｄ）×Ｔ 代数的に再配列すると、 Ｌ×di／Ｔ＝（−１）（VI−VA）（１−Ｄ） このＬ×di／Ｔに上述の式Ｌ×di／Ｔ＝VI×Ｄ
を代入すると、 VI×Ｄ＝（−１）（VI−VA）（１−Ｄ） これを解いて、VA＝VI／１−Ｄ したがつて、FET９のデユーテイサイクルに
対する直接的連続的関係が存在する。この関係に
よつて制御が可能となる。それによつて、デユー
テイサイクルが、FET９がゲートオンされるよ
り長い期間に移動されると、それに対応してより
高い出力電圧が線路２７に発生する。逆に、デユ
ーテイサイクルが、FET９がオンに切換えられ
るより短い期間に移動されると、線路２７の出力
レベルはそれに対応してより低くなる。サイクル
の一部分中放電と共にこのサイクルの残りの部分
中コンデンサ７及び１３によつて駆動されるイン
ダクタ２３及びコンデンサ３１の動作は本来標準
的動作を提供するものとして認識される。それに
よつて、線路２７及び２９の両端間の出力Voは
実質上直流出力である。
電位VAは、（１−Ｄ）で変動するように示すこと
ができる。ここで、Ｄはデユーテイサイクルの
FET９がゲートオンされている部分対デユーテ
イサイクルの全部との比を表わす。したがつて、
FET９がオンの時、VI＝Ｌ（インダクタ５のイン
ダクタンス）×di（電流変化）÷Ｄ×Ｔ（デユーテイ
サイクルの全時間） 代数的に再配列すると、Ｌ×di／Ｔ＝VI×Ｄ FET９がゲートオフされていると、 VI−VA＝Ｌ×（−di）／（１−Ｄ）×Ｔ 代数的に再配列すると、 Ｌ×di／Ｔ＝（−１）（VI−VA）（１−Ｄ） このＬ×di／Ｔに上述の式Ｌ×di／Ｔ＝VI×Ｄ
を代入すると、 VI×Ｄ＝（−１）（VI−VA）（１−Ｄ） これを解いて、VA＝VI／１−Ｄ したがつて、FET９のデユーテイサイクルに
対する直接的連続的関係が存在する。この関係に
よつて制御が可能となる。それによつて、デユー
テイサイクルが、FET９がゲートオンされるよ
り長い期間に移動されると、それに対応してより
高い出力電圧が線路２７に発生する。逆に、デユ
ーテイサイクルが、FET９がオンに切換えられ
るより短い期間に移動されると、線路２７の出力
レベルはそれに対応してより低くなる。サイクル
の一部分中放電と共にこのサイクルの残りの部分
中コンデンサ７及び１３によつて駆動されるイン
ダクタ２３及びコンデンサ３１の動作は本来標準
的動作を提供するものとして認識される。それに
よつて、線路２７及び２９の両端間の出力Voは
実質上直流出力である。
第２図でとられた50％−50％のデユーテイサイ
クルで、従つて、ノードＡの電圧は2VIから０へ
変動する。コンデンサ１３によつてダイオード２
１から分離されているノードＢ及びＣの電圧は＋
VIから−VIへ変動する（コンデンサ７及び１３
は等しい値で、変圧器１１の巻数比は１対１であ
る）。この解析及び第２図は、他の点では定常状
態の動作中コンデンサ７，１３及び３１の電圧の
増減を無視している。勿論、実際には、コンデン
サ７，１３及び３１が前述のように充放電される
と、電圧は指数関数的に変化する。しかしなが
ら、デユーテイサイクルは、通常の定常状態の動
作中得られる電圧変化に対して非常に高速なの
で、これらの指数関数的変化を無視することがで
きる。
クルで、従つて、ノードＡの電圧は2VIから０へ
変動する。コンデンサ１３によつてダイオード２
１から分離されているノードＢ及びＣの電圧は＋
VIから−VIへ変動する（コンデンサ７及び１３
は等しい値で、変圧器１１の巻数比は１対１であ
る）。この解析及び第２図は、他の点では定常状
態の動作中コンデンサ７，１３及び３１の電圧の
増減を無視している。勿論、実際には、コンデン
サ７，１３及び３１が前述のように充放電される
と、電圧は指数関数的に変化する。しかしなが
ら、デユーテイサイクルは、通常の定常状態の動
作中得られる電圧変化に対して非常に高速なの
で、これらの指数関数的変化を無視することがで
きる。
ノードＣはトランジスタ１９のベースに接続さ
れている。したがつて、制御装置５１がFET９
をゲートオンする各期間中、トランジスタ１９が
オンに駆動される。このトランジスタ１９はオー
バーバイアスされ、線路３３によつて提供される
いかなる電流量も導くことができる。他の期間
中、トランジスタ１９は明確にオフに駆動され
る。ダイオード２０は順方向にバイアスされ、ト
ランジスタ１９を保護するためにアースに分路す
る。このトランジスタ１９が導通されると、トラ
ンジスタ１９は接地基準電位への直接径路を構成
するので、電流は変圧器３５の一次側に流れ、ダ
イオード３７及び抵抗３９をバイパスする。
れている。したがつて、制御装置５１がFET９
をゲートオンする各期間中、トランジスタ１９が
オンに駆動される。このトランジスタ１９はオー
バーバイアスされ、線路３３によつて提供される
いかなる電流量も導くことができる。他の期間
中、トランジスタ１９は明確にオフに駆動され
る。ダイオード２０は順方向にバイアスされ、ト
ランジスタ１９を保護するためにアースに分路す
る。このトランジスタ１９が導通されると、トラ
ンジスタ１９は接地基準電位への直接径路を構成
するので、電流は変圧器３５の一次側に流れ、ダ
イオード３７及び抵抗３９をバイパスする。
この電流変化は変圧器３５の変圧器動作によつ
てノードＦに移動される。第２図は、典型的には
＋Vo又は−Voの大きさのオーダであるが、必要
とされる大きさである必要がないノードＦの電圧
を示している。FET９がオフに切換えられると、
トランジスタ１９はオフであり、変圧器３５の一
次側の電流はダイオード３７及び抵抗３９を通つ
て小さくなる。これは、ダイオード４１によつて
阻止されたノードＦに負電圧を提供する。FET
９がオンに切換わると、ダイオード３７及び抵抗
３９はトランジスタ１９によつてアースに近づけ
られ、変圧器３５の一次側の電流は出力電圧Vo
に比例して増加する。
てノードＦに移動される。第２図は、典型的には
＋Vo又は−Voの大きさのオーダであるが、必要
とされる大きさである必要がないノードＦの電圧
を示している。FET９がオフに切換えられると、
トランジスタ１９はオフであり、変圧器３５の一
次側の電流はダイオード３７及び抵抗３９を通つ
て小さくなる。これは、ダイオード４１によつて
阻止されたノードＦに負電圧を提供する。FET
９がオンに切換わると、ダイオード３７及び抵抗
３９はトランジスタ１９によつてアースに近づけ
られ、変圧器３５の一次側の電流は出力電圧Vo
に比例して増加する。
この増加する電流はノードＦへ移動され、出力
電圧Voの大きさに比例するほぼ一定レベル電圧
Vsに整流される。この電圧Vsは、制御装置５１
が応答する検出信号である。
電圧Voの大きさに比例するほぼ一定レベル電圧
Vsに整流される。この電圧Vsは、制御装置５１
が応答する検出信号である。
トランジスタ１９がオフに切換わる場合の電流
の減少は、ダイオード３７及び抵抗３９の分岐回
路が出力電圧Voまで降下するだけが必要である
ので、非常に迅速である。増加した電圧Voへの
応答は、トランジスタ１９がオンに切換えられる
次の期間に即座に行なわれる。どんな理由でも変
圧器３５からの出力がない場合、制御装置５１へ
の直接信号は、大きな検出された不足電圧を調整
するためである。
の減少は、ダイオード３７及び抵抗３９の分岐回
路が出力電圧Voまで降下するだけが必要である
ので、非常に迅速である。増加した電圧Voへの
応答は、トランジスタ１９がオンに切換えられる
次の期間に即座に行なわれる。どんな理由でも変
圧器３５からの出力がない場合、制御装置５１へ
の直接信号は、大きな検出された不足電圧を調整
するためである。
第１図は、この発明による分離回路を有する電
源装置の実施例の回路図、第２図は、回路の例示
的な動作サイクル中第１図の回路のいろいろな点
の電圧例を時間に対してプロツトした波形図であ
る。 ５，２３……インダクタ、９……FET、１１，
３５……変圧器、１９……トランジスタ、２０，
２１，３７，４１……ダイオード、７，１３，３
１，４９……コンデンサ、１７，３９，４７……
抵抗、５１……制御装置。
源装置の実施例の回路図、第２図は、回路の例示
的な動作サイクル中第１図の回路のいろいろな点
の電圧例を時間に対してプロツトした波形図であ
る。 ５，２３……インダクタ、９……FET、１１，
３５……変圧器、１９……トランジスタ、２０，
２１，３７，４１……ダイオード、７，１３，３
１，４９……コンデンサ、１７，３９，４７……
抵抗、５１……制御装置。
Claims (1)
- 【特許請求の範囲】 １ 電源に電力を提供するための直流入力電圧源
と、前記直流入力電圧源に接続されたインダクタ
と、 導通状態及び非導通状態を有し、前記導通状態
に切換えられると、前記直流入力電圧源からの入
力電圧によつて前記インダクタに流れる電流を増
加するように前記インダクタに接続され、前記非
導通状態に切換えられると、前記インダクタから
少なくとも１つのコンデンサに電流を導くように
接続される第１のスイツチと、 前記インダクタによつて駆動されるように接続
される一次側と二次側を有する第１の変圧器と、 その入力側が前記変圧器の二次側に接続され、
その出力側が直流出力電圧を提供する電源の出力
側に接続される第１の整流器と、 第１及び第２の端子を有する一次側を有し、前
記第１の端子は前記第１の整流器の出力側に接続
される第２の変圧器と、 第１及び第２の端子並びに制御端子を有し、前
記第１の端子は、前記第２の変圧器の一次側に接
続され、前記第２の端子は基準電位源に接続さ
れ、前記制御端子は前記第１の変圧器の二次側と
前記第１の整流器の入力側間に接続された第２の
スイツチと、 前記第２の変圧器の二次側に接続された第２の
整流器と、 前記第２の整流器の出力レベルに応じて制御を
変更させるように前記第２の整流器の出力側に接
続され、前記第１のスイツチのための制御装置と
を備えたことを特徴とする電源装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/479,615 US4495554A (en) | 1983-03-28 | 1983-03-28 | Isolated power supply feedback |
| US479615 | 1983-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181964A JPS59181964A (ja) | 1984-10-16 |
| JPH0313827B2 true JPH0313827B2 (ja) | 1991-02-25 |
Family
ID=23904721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59000127A Granted JPS59181964A (ja) | 1983-03-28 | 1984-01-05 | 電源装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4495554A (ja) |
| EP (1) | EP0123030B1 (ja) |
| JP (1) | JPS59181964A (ja) |
| DE (1) | DE3467670D1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3524767A1 (de) * | 1985-07-11 | 1987-01-22 | Philips Patentverwaltung | Getakteter gleichspannungswandler |
| US4862339A (en) * | 1987-06-05 | 1989-08-29 | Yokogawa Electric Corporation | DC power supply with improved output stabilizing feedback |
| GB2210183B (en) * | 1987-09-18 | 1991-09-11 | Integrated Power Semiconductor | Energy-transfer arrangement |
| US4890210A (en) * | 1988-11-15 | 1989-12-26 | Gilbarco, Inc. | Power supply having combined forward converter and flyback action for high efficiency conversion from low to high voltage |
| US4937468A (en) * | 1989-01-09 | 1990-06-26 | Sundstrand Corporation | Isolation circuit for pulse waveforms |
| US5038266A (en) * | 1990-01-02 | 1991-08-06 | General Electric Company | High efficiency, regulated DC supply |
| FI94686C (fi) * | 1992-05-21 | 1995-10-10 | Nokia Telecommunications Oy | Jännitteenmittauspiiri |
| JP2751962B2 (ja) * | 1992-10-01 | 1998-05-18 | ネミック・ラムダ株式会社 | スイッチング電源装置 |
| US5815380A (en) * | 1993-11-16 | 1998-09-29 | Optimum Power Conversion, Inc. | Switching converter with open-loop primary side regulation |
| US5982639A (en) * | 1997-11-04 | 1999-11-09 | Power Integrations, Inc. | Two switch off-line switching converter |
| US6876181B1 (en) | 1998-02-27 | 2005-04-05 | Power Integrations, Inc. | Off-line converter with digital control |
| US6226190B1 (en) | 1998-02-27 | 2001-05-01 | Power Integrations, Inc. | Off-line converter with digital control |
| US5963438A (en) * | 1998-04-13 | 1999-10-05 | Virginia Power Technologies, Inc. | Bi-directional magnetic isolator |
| US6107851A (en) * | 1998-05-18 | 2000-08-22 | Power Integrations, Inc. | Offline converter with integrated softstart and frequency jitter |
| US6381108B1 (en) * | 1999-10-22 | 2002-04-30 | Lucent Technologies Inc. | Technique for regulating a DC source voltage |
| US6525514B1 (en) * | 2000-08-08 | 2003-02-25 | Power Integrations, Inc. | Method and apparatus for reducing audio noise in a switching regulator |
| US20040183769A1 (en) * | 2000-09-08 | 2004-09-23 | Earl Schreyer | Graphics digitizer |
| US7391188B2 (en) * | 2004-08-02 | 2008-06-24 | Jacobs James K | Current prediction in a switching power supply |
| US7432687B2 (en) * | 2004-08-02 | 2008-10-07 | Electrovaya Inc. | High efficiency switching power supply |
| US20060132111A1 (en) * | 2004-08-02 | 2006-06-22 | Jacobs James K | Power supply with multiple modes of operation |
| US7233504B2 (en) | 2005-08-26 | 2007-06-19 | Power Integration, Inc. | Method and apparatus for digital control of a switching regulator |
| US20080106917A1 (en) * | 2006-11-02 | 2008-05-08 | James Holt | Variable edge modulation in a switching regulator |
| US8018694B1 (en) | 2007-02-16 | 2011-09-13 | Fairchild Semiconductor Corporation | Over-current protection for a power converter |
| US7719243B1 (en) | 2007-11-21 | 2010-05-18 | Fairchild Semiconductor Corporation | Soft-start system and method for power converter |
| US7872883B1 (en) | 2008-01-29 | 2011-01-18 | Fairchild Semiconductor Corporation | Synchronous buck power converter with free-running oscillator |
| US7723972B1 (en) | 2008-03-19 | 2010-05-25 | Fairchild Semiconductor Corporation | Reducing soft start delay and providing soft recovery in power system controllers |
| US20140159608A1 (en) * | 2009-11-11 | 2014-06-12 | Osram Sylvania Inc. | Driver circuit for dimmable solid state light sources with filtering and protective isolation |
| JP5754823B2 (ja) * | 2010-05-10 | 2015-07-29 | エンフェイズ エナジー インコーポレイテッド | 電力変換装置の動作中の無損失コミュテーション |
| US8598737B2 (en) | 2010-12-13 | 2013-12-03 | Light-Based Technologies Incorporated | Synchronous switching power supply |
| US9083252B2 (en) * | 2012-10-23 | 2015-07-14 | Texas Instruments Incorporated | Primary-side regulation for isolated power supplies |
| ITMI20131697A1 (it) | 2013-10-15 | 2015-04-15 | Ct Fermi Museo Storico Della Fis Ica E Ct S | Metodo di fabbricazione di strutture a partire da bacchette di materiale |
| US11817787B2 (en) | 2021-01-28 | 2023-11-14 | Nxp B.V. | Switch mode power supply (SMPS) circuit |
Family Cites Families (10)
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Also Published As
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