WO2024018612A1 - 半導体装置および電力変換装置 - Google Patents

Abstract

半導体装置は、第１の駆動信号に従って電力用半導体素子のゲート端子にオンバイアスおよびオフバイアスを印加するゲート電圧制御回路と、第１の駆動信号および第２の駆動信号に従ってオフバイアスの電圧レベルを変更し、変更したオフバイアスの印加期間を制御するオフバイアス電圧制御回路とを備える。

Description

半導体装置および電力変換装置

　本開示は、半導体装置に関し、電力用半導体素子の駆動に関する。

　電力用半導体素子の信頼性に係る問題の一つとして、ゲートの誤点弧がある。ゲート誤点孤が発生すると、電力用インバータにおける誤点弧の生じた一相の上アーム側の高電圧側電源と、下アーム側の低電圧側電源が短絡する。それによって、電源間に大きな短絡電流が流れ、インバータ装置の損失増加を引き起こし、最悪のケースでは熱暴走に至ることもある。

　ゲートの誤点弧の対策として、電力用半導体素子のゲート－ソース間に負バイアスを印加する方法が広く知られている。ゲートの誤点弧は対向アーム側の電力用半導体素子のターンオン動作で生じる変位電流により引き起こされる。この変位電流は対向アーム側の電力用変換素子の電圧変化率に比例するので、高速スイッチングになるほど変位電流は増大し、結果としてスイッチング側素子の誤点弧が起こり易くなる。ここで、誤点弧のタイミングに負バイアス印加がなされていると、ゲートしきい値電圧を超える事なく上下アーム素子の短絡を回避でき、負バイアスが大きいほどその誤点弧防止の効果は大きい。

　一方で、ゲート－ソース間に負バイアスを印加する場合、従来では電力用半導体素子のオフ動作中において、常に負バイアスを印加するようにゲートを駆動する。このように負バイアスの印加時間が長いと、電力用半導体素子のゲート酸化膜へのストレスがかかる。窒化珪素を材料とした金属酸化膜半導体電界効果トランジスタ（ＳｉＣ―ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）に関する報告の中で、ゲート酸化膜へのストレスが大きくなると、電力用半導体素子の特性劣化や故障の原因となる報告がなされている。その結果、電力用インバータのシステム全体における信頼性の低下にもつながる。

特開２０１３－２１９８７４号公報

Andreas Marz, 他３名, "Comparison of SiC MOSFET gate-drive concepts to suppress parasitic turn-on in low inductance power modules", EPE, 2017.

　特許文献１では電力用半導体素子のゲート端子に印加する電圧を第１電圧と、第１電圧よりも低い電圧レベルの第２電圧との２電圧を有している。電力用半導体素子のターンオフ動作は第１電圧を用いて行われるが、第１電圧は一般的にゲート端子に印加する負バイアスよりも電圧は大きくない。つまり、電力用半導体素子のスイッチング損失は、第２電圧を用いる場合よりも増大してしまう。一方で第１電圧を大きくすると、スイッチング損失はターンオン動作の高速化により改善するが、ターンオフ動作後のデッドタイムを含む、対向アーム側の電力用半導体素子のターンオン動作の終了まで、第１電圧よりも電圧の大きな負バイアス（例えば第２電圧）を、ゲートに印加し続けなければならない。よって、前述のゲート酸化膜へのストレスの問題が浮上してしまい、電力変換器全体の信頼性は低下してしまうという背反関係がある。

　非特許文献１の場合、電力用半導体素子のターンオフ動作開始から対向アーム側の電力用半導体素子のターンオン動作終了までの期間に渡り、自アーム素子のゲート端子に負バイアスを印加する。つまりデッドタイム期間とスイッチングの期間は、自アーム素子のゲート端子に負バイアスを印加し続ける。従ってデッドタイムの設定値が大きいシステム等においてはゲート酸化膜へのストレス軽減の効果が不十分となる可能性が懸念される。

　本開示は、上記の課題を解決するためのものであって、電力用半導体素子の信頼性の向上を図ることが可能な半導体装置および電力変換装置を提供することを目的とする。

　ある実施の形態に従う半導体装置は、第１の駆動信号に従って電力用半導体素子のゲート端子にオンバイアスおよびオフバイアスを印加するゲート電圧制御回路と、第１の駆動信号および第２の駆動信号に従ってオフバイアスの電圧レベルを変更し、変更したオフバイアスの印加期間を制御するオフバイアス電圧制御回路とを備える。

　ある実施の形態に従う電力変換装置は、第１の電力用半導体素子と、第１の電力用半導体素子と直列に接続された対向アーム側に設けられる第２の電力用半導体素子と、第１および第２の電力用半導体素子にそれぞれ対応して設けられ、第１および第２の駆動信号に従って対応する電力用半導体素子を駆動する第１および第２のゲート駆動回路とを備える。各ゲート駆動回路は、対応する駆動信号に従って電力用半導体素子のゲート端子にオンバイアスおよびオフバイアスを印加するゲート電圧制御回路と、第１および第２の駆動信号に従ってオフバイアスの電圧レベルを変更し、変更したオフバイアスの印加期間を制御するオフバイアス電圧制御回路とを含む。

　本開示に従う半導体装置および電力変換装置は、電力用半導体素子の信頼性の向上を図ることが可能である。

実施の形態１に従う電力用半導体装置のゲート駆動回路１００の機能を説明するためのブロック図である。 実施の形態１に従う第１制御回路２１および第２制御回路３１の具体的構成について説明する図である。 実施の形態１に従うゲート駆動回路１００が電力用半導体素子１０のゲートを制御する際のタイミングチャートについて説明する図である。 実施の形態２に従うゲート駆動回路１０１について説明する図である。 実施の形態２に従うゲート駆動回路１０１が電力用半導体素子のゲートを制御する際のタイミングチャートについて説明する図である。 実施の形態３に従う電力用半導体装置のゲート駆動回路１００＃の機能を説明するためのブロック図である。 実施の形態３に従う第１制御回路２１＃および第２制御回路３１＃の具体的構成について説明する図である。 本開示のゲート駆動回路１００を適用したＳｉＣ－ＭＯＳＦＥＴのゲート電圧Ｖｇｓの波形について説明する図である。 実施の形態５に従うゲート駆動回路１０１が電力用半導体素子のゲートを制御する際のタイミングチャートについて説明する図である。 実施の形態６に従う一体型駆動回路１０２の機能を説明するためのブロック図である。 実施の形態７に従う電力変換システムの構成を示すブロック図である。

　実施の形態１．
　以下に、本開示の一例である電力用の半導体装置のゲート駆動回路について説明する。

　図１は、実施の形態１に従うゲート駆動回路１００の機能を説明するためのブロック図である。

　図１を参照して、ゲート駆動回路１００は、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２の入力に従って、直流高圧電源の間に接続された電力用半導体素子１０のゲートを制御する。具体的には、ゲート駆動回路１００は、電力用半導体素子１０のオンオフ動作を切り替えるいわゆるスイッチング動作を制御する。

　電力用半導体素子１０は、電力変換装置のインバータ回路における主回路のスイッチング素子に該当する。例えば、２ｉｎ１のハーフブリッジ回路、４ｉｎ１のフルブリッジ回路、あるいは６ｉｎ１の三相インバータの１素子である。これらの回路構成は、ＰＷＭ制御によりインバータ出力電圧を作るので、オフ動作中の素子にはドレイン－ソース間に数百Ｖ以上の高電圧が印加されることになる。また、オン動作中の素子には電力変換装置のシステムに応じた大電流が通流する。これらの動作状態は、外部駆動信号ＩＮ１に従い電力用半導体素子１０をオンオフするゲート電圧が制御される。

　ゲート駆動回路１００は、ゲート電圧制御回路２０と、オフバイアス電圧制御回路３０とを含む。

　ゲート電圧制御回路２０は、電力用半導体素子１０のゲートのオンバイアスとオフバイアスを制御する。

　ゲート電圧制御回路２０は、第１制御回路２１と、第１切替回路２２とを含む。
　第１制御回路２１は、入力される外部駆動信号ＩＮ１に応じて、電力用半導体素子１０が所望のスイッチング動作を行うようにゲート制御信号を制御する。具体的には、電力用半導体素子１０がオンすべき期間でゲート制御信号を「１」に設定し、電力用半導体素子１０がオフすべき期間ではゲート制御信号を「０」に設定する。これら２値の電圧信号は、ロジック回路の５Ｖ系、３・３Ｖ系等の通信用信号源でパルス波形を生成することで構成することができる。

　第１切替回路２２は、電力用半導体素子１０のゲートと、第１制御回路２１との間に配置される。第１切替回路２２のハイサイドは正電圧源Ｖｄｄに接続され、ローサイドは第２切替回路３２に接続される。

　第１切替回路２２は、ＮＰＮトランジスタ２２Ａと、ＰＮＰトランジスタ２２Ｂと、抵抗素子２２Ｃとを含む。

　ＮＰＮトランジスタ２２ＡとＰＮＰトランジスタ２２Ｂとは直列に接続される。
　ＮＰＮトランジスタ２２Ａは、正電圧源Ｖｄｄと接続され、出力ノードと接続される。

　ＰＮＰトランジスタ２２Ｂは、出力ノードと、第２切替回路３２の出力ノードと接続される。

　ＮＰＮトランジスタ２２ＡおよびＰＮＰトランジスタ２２Ｂのゲートは、抵抗素子２２Ｃを介して第１制御回路２１と接続される。

　第１切替回路２２は、第１制御回路２１から出力されるゲート制御信号に応じて電流経路を切り替えることができる。これにより、電力用半導体素子１０のゲート電流が流れる経路が変わるため、即ちゲートの充電と放電とを切り替える事と同義となる。よって、第１切替回路２２は、電力用半導体素子１０のゲートへ印加するゲート電圧を切り替え、電力用半導体素子１０のオンオフ動作を制御する働きをする。

　オフバイアス電圧制御回路３０は、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２に従って、電力用半導体素子１０のオフ動作中にゲートへ印加されるオフバイアスのレベルを制御する。具体的には、オフバイアス電圧制御回路３０は、電力用半導体素子１０のオフ動作中における電圧レベルなので、正の値の場合には電力用半導体素子１０のゲートしきい値電圧を超える可能性があるため、常に０Ｖ以下になるよう設定する。

　また、オフバイアスのレベルの切り替え数は一例として２つとする。
　本実施の形態において、２つのオフバイアスのレベルの切り替えには、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２を用いる。外部駆動信号ＩＮ１は、第１制御回路２１への入力信号と同じものである。外部駆動信号ＩＮ２は、後述する電力用半導体素子１０のゲート誤点弧（セルフターンオン現象とも呼ばれる）のタイミング情報を、ゲート駆動回路１００へ与える必要がある。外部駆動信号ＩＮ２は、外部駆動信号ＩＮ１とは別の手段として設けられる。

　オフバイアス電圧制御回路３０は、第２制御回路３１と、第２切替回路３２とを含む。
　第２制御回路３１は、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２の入力に基づいて電力用半導体素子１０のゲートに印加されるオフバイアスの電圧レベルとオフバイアスの印加期間を任意に調節可能なオフバイアス電圧制御信号を出力する。具体的な方式については後述する。

　第２切替回路３２は、第２制御回路３１と、第１切替回路２２と、電力用半導体素子１０のソース電極と接続される。

　第２切替回路３２のハイサイドは、電力用半導体素子１０のソース電極に接続され、ローサイドは負電圧源Ｖｎｅｇに接続される。

　第２切替回路３２は、ＮＰＮトランジスタ３２Ａと、ＰＮＰトランジスタ３２Ｂと、抵抗素子３２Ｃとを含む。

　ＮＰＮトランジスタ３２ＡとＰＮＰトランジスタ３２Ｂとは直列に接続される。
　ＮＰＮトランジスタ３２Ａは、電力用半導体素子１０のソース電極と接続され、出力ノードと接続される。当該出力ノードは、第１切替回路２２と接続される。

　ＰＮＰトランジスタ３２Ｂは、出力ノードと、負電圧源Ｖｎｅｇと接続される。
　ＮＰＮトランジスタ３２ＡおよびＰＮＰトランジスタ３２Ｂのゲートは、抵抗素子３２Ｃを介して第２制御回路３１と接続される。

　第２切替回路３２は、第２制御回路３１によって生成したオフバイアス電圧制御信号に応じてゲートのオフバイアスレベルを切り替える。具体的には、電力用半導体素子１０のソース電位を基準とする基準電位Ｖｓと、負電圧源Ｖｎｅｇとを切り替える。即ち、電力用半導体素子１０のソース電位を切り替えることにより電力用半導体素子１０のゲートへ印加するオフバイアスレベルを切り替える。

　以降、必要に応じて基準電位Ｖｓ接続の状態を「浅いオフバイアス」、負電圧源Ｖｎｅｇ接続の状態を「深いオフバイアス」とも称する。

　ただし、電力用半導体素子１０のゲートに印加する浅いオフバイアス、深いオフバイアスは、電力用半導体素子１０のオフ動作が前提となる。よって、第２切替回路３２の動作のみでは一意に決定せず、第１切替回路２２が電力用半導体素子１０のオフ動作の期間に限り、電力用半導体素子１０のゲートに印加する浅いオフバイアス、深いオフバイアスを切り替える。言い換えれば、電力用半導体素子１０のゲートに印加されるオフバイアスレベルは、ゲート電圧制御回路２０とオフバイアス電圧制御回路３０との状態に基づいて制御される。

　図示しない構成要素として第１制御回路２１、第２制御回路３１は、抵抗、コンデンサ、ダイオードといった受動素子、ＲＣフィルタで構成されれば良い。伝達信号を整えるシュミットトリガ素子を備えるようにしても良い。なお、第１制御回路２１は伝達信号を一定時間だけ遅延させる遅延線（遅延ＩＣやバッファ回路で実現可能）、第２制御回路３１は、伝達信号の論理和（ＯＲ）や論理積（ＡＮＤ）といった論理演算を行う論理演算回路を備える。

　また、図示しない構成要素として第１切替回路２２および第２切替回路３２は、上下アームにスイッチング素子が配置されたトーテムポール回路構造で、入力されるゲート制御信号に応じて出力を二段階制御できれば良い。具体的には、上記で説明したハイサイド素子がＮＰＮトランジスタ、ローサイド素子がＰＮＰトランジスタで構成されるプッシュプル回路で構成しても良いし、他の構成を採用するようにしてもよい。

　図２は、実施の形態１に従う第１制御回路２１および第２制御回路３１の具体的構成について説明する図である。

　図２を参照して、第１制御回路２１は、制御部２１Ａと遅延回路２１Ｂとを含む。
　制御部２１Ａは、外部駆動信号ＩＮ１を入力信号として受け取り、整えた信号を生成する役割を担う。例えば、電圧保持用のコンデンサや、逆導通防止用のダイオード素子、伝達信号を整えるシュミットトリガ素子で実現できる。

　遅延回路２１Ｂは、制御部２１Ａの出力信号を受け取り、その出力信号をある時間量だけ遅延させ、遅延信号を生成する遅延回路である。例えば、伝達信号を一定時間だけ遅延させる遅延線であればよく、その遅延線はロジックＩＣやバッファ素子で構成されればよい。

　このように第１制御回路２１を構成することで、図１に示した第１切替回路２２へ入力するゲート制御信号は、外部駆動信号ＩＮ１を基準にある時間量だけ遅延する。ゲート制御信号の遅延量に応じて、第１切替回路２２の動作も同じ時間量だけ遅延させる事が可能である。そのため、電力用半導体素子１０のスイッチング動作のタイミングも、全体で同じ時間量だけ遅延する。また、遅延線を構成するロジックＩＣやバッファ素子が、１素子につき複数端子を備えたり、ロジックＩＣとバッファ素子の遅延量を別々にしたり、更にはジャンパピンを用いて回路の接続先を切り替える事で、電力用半導体素子１０のゲート遅延量は可変に設定できる。

　第２制御回路３１は、遅延回路３１Ａ，３１Ｂと、インバータＩＶ０，ＩＶ１と、ＡＮＤ回路ＡＤ０，ＡＤ１と、ＮＯＲ回路ＮＲとを含む。

　ＡＮＤ回路ＡＤ０は、遅延回路３１Ａを介する外部駆動信号ＩＮ１と、インバータＩＶ０を介する外部駆動信号ＩＮ１とを受け取り、ＡＮＤ論理演算結果をＮＯＲ回路ＮＲに出力する。

　ＡＮＤ回路ＡＤ１は、遅延回路３１ＢおよびインバータＩＶ１を介する外部駆動信号ＩＮ２と、外部駆動信号ＩＮ２とを受け取り、ＡＮＤ論理演算結果をＮＯＲ回路ＮＲに出力する。

　ＮＯＲ回路ＮＲは、ＡＮＤ回路ＡＤ０およびＡＤ１の入力を受け取り、ＮＯＲ論理演算結果を出力する。

　遅延回路３１Ａ，３１Ｂは、遅延信号を生成する遅延回路である。例えば、一般的な遅延時間の調整回路であるＲＣフィルタで構成されればよく、また、伝達信号を整えるシュミットトリガ素子を備えると尚良い。なお、遅延回路３１Ａ，３１Ｂの遅延量はそれぞれ異なるものに調整することが可能である。

　ＮＯＲ回路ＮＲは、通常は、オフバイアス電圧制御信号（「１」）を出力する。
　これにより第２切替回路３２のＮＰＮトランジスタ３２Ａはオン動作となっている。

　一方、外部駆動信号ＩＮ１が「１」から「０」へと変化するのに応じて、ＡＮＤ回路ＡＤ０は、遅延回路３１Ａの遅延量に比例したワンショットパルス信号を出力する。これに応答してＮＯＲ回路ＮＲは、ワンショットパルス信号の期間に応答して第２切替回路３２のＰＮＰトランジスタ３２Ｂをオン動作させる。

　また、外部駆動信号ＩＮ２が「０」から「１」へと変化するのに応じて、ＡＮＤ回路ＡＤ１は、遅延回路３１Ｂの遅延量に比例したワンショットパルス信号を出力する。これに応答してＮＯＲ回路ＮＲは、ワンショットパルス信号の期間に応答して第２切替回路３２のＰＮＰトランジスタ３２Ｂをオン動作させる。

　第２制御回路３１は、外部駆動信号ＩＮ１およびＩＮ２の２つの信号を受け取り、その２つの信号同士を論理和（ＯＲ）や論理積（ＡＮＤ）といった論理演算を行い、２つの出力信号から一つのオフバイアス電圧制御信号を生成する論理演算回路である。例えば、１素子のみ内蔵するディスクリートＩＣ素子で構成されても良いし、あるいはロジック機能が２つ備わる２ｉｎ１のロジックＩＣで構成されてもよい。論理演算するＡＮＤ素子、ＯＲ素子をそれぞれ少なくとも１つだけ備える構成としてもよい。

　遅延回路３１Ａおよび３１Ｂを設けることにより、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２に従うオフバイアス電圧制御信号を生成し、当該信号の時間を調節することが可能である。

　具体的には、遅延回路３１Ａおよび３１Ｂの遅延量に応じた電力用半導体素子１０のゲートに印加する深いオフバイアスＶｎｅｇの印加タイミングおよび印加時間を決定することが可能である。また、遅延回路３１Ａおよび３１ＢのＲＣフィルタの抵抗とコンデンサは、可変抵抗器や可変容量で構成されてもよい。そのように構成すると、電力用半導体素子１０の深いオフバイアスＶｎｅｇの印加タイミングおよび印加時間を可変設定することが可能となる。

　実施の形態１によると、ゲート電圧制御回路２０に含まれる第１制御回路２１の内部に制御部２１Ａと、遅延回路２１Ｂとを備え、オフバイアス電圧制御回路３０に含まれる第２制御回路３１の内部に遅延回路３１Ａ，３１Ｂを設けて、適切なオフバイアスレベル制御信号を生成することができ、電力用半導体素子１０の深いオフバイアスＶｎｅｇの印加タイミングおよび印加時間を決定できる。結果として電力用半導体素子１０の信頼性向上を実現する。

　次に、実施の形態１に従うゲート駆動回路１００の具体的な動作について説明する。
　図３は、実施の形態１に従うゲート駆動回路１００が電力用半導体素子１０のゲートを制御する際のタイミングチャートについて説明する図である。

　図３を参照して、実施の形態１に従うゲート駆動回路１００と、比較例との動作の相違点とが示されている。横軸は時間を表し、縦軸は外部駆動信号ＩＮ１、外部駆動信号ＩＮ２、電力用半導体素子１０のゲート電圧Ｖｇｓをそれぞれ示す。

　時刻ｔ０において、外部駆動信号ＩＮ１が「１」から「０」へと変化するのに応じて、ゲート駆動回路１００は電力用半導体素子１０へのゲート放電をし始める。即ち電力用半導体素子１０は、ターンオフ動作をする。オン動作中に充電されたゲート電荷が引き抜かれるので、電力用半導体素子のゲート電圧Ｖｇｓは降下し始める。

　まず、ゲート電圧Ｖｇｓがオンバイアス電圧Ｖｄｄから急峻に降下する。次に、電力用半導体素子１０のドレイン－ソース間電圧Ｖｄｓ（図示せず）が立ち上がり始めると同時に、ゲート電圧Ｖｇｓはある一定の電圧値を維持する。この期間をミラー期間と呼び、ドレイン－ソース間電圧Ｖｄｓに依存したゲート－ドレイン間の寄生容量の変化が無くなるまで継続する（一般的にＳｉＣ－ＭＯＳＦＥＴの場合、ミラー期間は非常に短い）。ミラー期間終了後、再びゲート電圧Ｖｇｓは下降し始め、深いオフバイアスＶｎｅｇに至ることでターンオフ動作は終了する。ここで、実施の形態１に従うゲート駆動回路と比較例（ここでは特許文献１に従う構成）とでは大きな相違点がある。

　一番の大きな相違点としては、深いオフバイアスＶｎｅｇの有無である。
　実施の形態１に従うゲート駆動回路１００は、深いオフバイアスＶｎｅｇをゲートへ印加する機能を備えることで、比較例に従う深いオフバイアス印加機能を持たない場合に比べ、電力用半導体素子１０のターンオフ速度が速くなる。時刻ｔ０からミラー期間開始までと、ミラー期間終了時点からターンオフ動作終了までの区間において、ゲート電圧Ｖｇｓの変化率ｄＶｇｓ／ｄｔの絶対値は、実施の形態１に従う構成の方が比較例の構成よりも大きい。

　この効果により、電力用半導体素子１０のターンオフ損失は改善することが可能になり、電力変換装置の発熱抑制、冷却器の小型化といったメリットを得ることができる。

　一方で、比較例に従う構成では浅いオフバイアスＶｓによるターンオフ動作であるから、電力用半導体素子１０のターンオフ損失の低減は不十分であることが懸念される。さらに、ターンオフ動作終了後のゲート電圧Ｖｇｓの挙動についても相違点が存在する。

　実施の形態１に従う構成は、深いオフバイアスＶｎｅｇを備えるので、ゲート電圧Ｖｇｓは、浅いオフバイアスＶｓから深いオフバイアスＶｎｅｇまで下がる。

　実施の形態１に従うゲート駆動回路１００は、ゲート電圧Ｖｇｓが深いオフバイアスＶｎｅｇに達した時刻ｔ１で、電力用半導体素子１０のターンオフ動作は完了する。

　実施の形態１に従うゲート駆動回路１００の構成によると、時刻ｔ１から深いオフバイアスＶｎｅｇが電力用半導体素子１０のゲートへ印加されるので、前述したゲート酸化膜へのストレスによる特性劣化や故障の原因となる可能性があるが時刻ｔ１から深いオフバイアスＶｎｅｇが浅いオフバイアスＶｓへと戻り始める時刻ｔ２までの期間は、電力変換装置のインバータ回路に設定されるデッドタイム期間Ｔｄ（上側アームと下側アームの両方がオフ動作する）よりも十分に短い。即ち、実際のゲート酸化膜へのストレスは非常に小さい。したがって、電力用半導体素子１０の高い信頼性を確保することができる。

　本例においては、時刻ｔ０から時刻ｔ２までの期間において、深いオフバイアスＶｎｅｇが電力用半導体素子１０のゲートに印加される。この期間を第１期間と定義する。続いて、時刻ｔ２以降について説明する。

　デッドタイム期間Ｔｄにおいて、電力用半導体素子１０のゲート電圧Ｖｇｓは浅いオフバイアスＶｓに設定され、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２は「０」に設定される。

　ここで、外部駆動信号ＩＮ２は、電力用半導体素子１０のゲート誤点弧のタイミング、即ち対向アーム素子のターンオンのタイミングを知らせる機能を有する。

　したがって、デッドタイム期間Ｔｄの終了時点に外部駆動信号ＩＮ２が「０」から「１」へと変化する。

　ゲート駆動回路１００は、外部駆動信号ＩＮ２の変化に従って電力用半導体素子１０の対向アーム素子のターンオンのタイミングであると判定し、再び電力用半導体素子１０のゲート電圧Ｖｇｓは、浅いオフバイアスＶｓから深いオフバイアスＶｎｅｇへと変化させる。その後、対向アーム素子がターンオン動作することで、電力用半導体素子１０のゲート電圧Ｖｇｓは、深いオフバイアスＶｎｅｇから持ち上がる。ここで、深いオフバイアスＶｎｅｇの値を、ゲート電圧Ｖｇｓの持ち上がりの電圧値よりも大きく設定することで、ゲート電圧Ｖｇｓは０Ｖを超えることはない。つまり、電力用半導体素子１０のゲートしきい値電圧に対しても十分な裕度があると言える。

　ここで、時刻ｔ３から、実際に電力用半導体素子１０の対向アーム素子がターンオン動作を開始するｔｏｎの期間は、対向アーム素子へのゲート制御信号の遅延量に一致する。電力用半導体素子１０のゲート電圧Ｖｇｓに印加する深いオフバイアスＶｎｅｇが確立するまでの時間を要するので、対向アーム素子へのゲート制御信号の遅延を挿入する。このようにすることで、万全な電力用半導体素子１０のゲート誤点弧防止を図ることができる。

　電力用半導体素子１０の対向アーム素子のターンオン終了後の時刻ｔ４では、再び電力用半導体素子１０のゲート電圧Ｖｇｓは、深いオフバイアスＶｎｅｇから浅いオフバイアスＶｓへと戻り始める。つまり、電力用半導体素子１０のゲート酸化膜へかかるストレスは非常に小さい。つまり、時刻ｔ３から時刻ｔ４までの期間は深いオフバイアスＶｎｅｇが電力用半導体素子１０のゲートに印加される。ここで、デッドタイム期間Ｔｄの終了時点から、電力用半導体素子１０のゲートに浅いオフバイアスが印加されるまでの期間を第２期間と定義する。つまり、時刻ｔ３から時刻ｔ４までの期間は、第２期間に含まれることになる。

　実施の形態１に従うゲート駆動回路１００は、電力用半導体素子１０の深いオフバイアス印加を適用したスイッチング損失の改善を図りながら、深いオフバイアスの印加時間を第１期間および第２期間の限定的な区間に抑え、電力用半導体素子１０の信頼性向上も図ることが可能である。これにより電力用半導体素子の長寿命化につながり、経済的な電力変換器システムを実現することが可能である。

　実施の形態２．
　実施の形態２では、電力用半導体素子１０と第１切替回路２２との間にゲート抵抗制御回路４０を備えたゲート駆動回路１０１の動作について説明する。

　図４は、実施の形態２に従うゲート駆動回路１０１について説明する図である。
　図４を参照して、ゲート駆動回路１０１は、実施の形態１に従うゲート駆動回路１００と比較して、電力用半導体素子１０と第１切替回路２２との間にゲート抵抗制御回路４０を設けた点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。

　ゲート抵抗制御回路４０は、ゲート抵抗４１と、ゲート抵抗４１の両端に並列接続されるバイパス用スイッチング素子４２とを含む。

　ゲート抵抗４１は、電力用半導体素子１０のスイッチング速度を調整、詳しくはターンオン速度及び、ターンオフ速度を調整する。

　ゲート抵抗４１の抵抗値が大きい場合には、スイッチング時のドレイン・ソース間電圧Ｖｄｓのサージ電圧、電磁ノイズを低減できるが、スイッチング損失は増大する。反対にゲート抵抗４１の抵抗値が小さい場合、ドレイン・ソース間電圧Ｖｄｓのサージ電圧、電磁ノイズとスイッチング損失の関係は、抵抗値が大きい場合と逆になる。

　バイパス用スイッチング素子４２は、ゲート制御信号のＯＮ／ＯＦＦ指令に応じてターンオン動作及び、ターンオフ動作をする。バイパス用スイッチング素子４２は、ゲート抵抗４１に並列接続する。バイパス用スイッチング素子４２のターンオン動作後、ゲート電流はバイパス用スイッチング素子４２を流れ、ターンオフ動作後にはゲート抵抗４１を流れる。

　実施の形態２に従うバイパス用スイッチング素子４２をターンオン動作させ、ゲート抵抗４１をバイパスさせるタイミングは、深いオフバイアスＶｎｅｇと浅いオフバイアスＶｓとのゲートのオフバイアスレベルを切り替える時である。

　具体的には、第１期間において、電力用半導体素子１０のターンオフ動作終了までは、バイパス用スイッチング素子４２はオフ動作を維持し、電力用半導体素子１０のターンオフ動作が終了し、深いオフバイアスＶｎｅｇが確立した時点から、浅いオフバイアスＶｓへと切り替えるまでバイパス用スイッチング素子４２をオン動作させる。

　一例として時刻Ｔｂ１～Ｔｂ２の期間の間、バイパス用スイッチング素子４２をオン動作させる。

　同様に、実施の形態２に従うバイパス用スイッチング素子４２をターンオフ動作させ、ゲート抵抗４１を介する経路に切り替えるタイミングは、デッドタイム期間Ｔｄが終了し、対向アーム素子のターンオン動作に備え、浅いオフバイアスＶｓから深いオフバイアスＶｎｅｇへと切り替えた時点から、対向アーム素子のターンオン動作開始までとする。

　具体的には、第２期間において、浅いオフバイアスＶｓから深いオフバイアスＶｎｅｇの確立までの期間では、バイパス用スイッチング素子４２はオン動作を維持し、対向アーム素子のターンオン動作の前にはバイパス用スイッチング素子４２はオフ動作させる。

　一例として時刻Ｔ３～Ｔｂ３の期間の間、バイパス用スイッチング素子４２をオン動作させる。

　以上のような、バイパス用スイッチング素子４２の動作を行うことで、電力用半導体素子１０のゲートに印加する深いオフバイアスＶｎｅｇと浅いオフバイアスＶｓの切り替えにのみ、ゲート抵抗４１を介さないバイパス経路を活用する。

　実施の形態１でも前述の通り、第２切替回路３２は、第１切替回路２２と連動して動作する。つまり、深いオフバイアスＶｎｅｇと浅いオフバイアスＶｓの切り替え速度は、電力用半導体素子１０の放電経路の回路定数に依存する。要するにゲート抵抗４１の値が大きければ、その値に応じて深いオフバイアスＶｎｅｇと浅いオフバイアスＶｓの切り替え速度は遅くなる。実施の形態２は、ゲート抵抗４１を介さないバイパス経路を設けたことで、深いオフバイアスＶｎｅｇと浅いオフバイアスＶｓの切り替え速度を速くすることが可能である。言い換えれば、好適に電力用半導体素子１０のゲートに印加するオフバイアスのレベルおよびタイミングを操作することが可能である。

　さらに、ゲートの誤点弧に対してゲート抵抗４１が有効である。ゲート抵抗４１が小さな値（例えば０オーム）だと、電力用半導体素子１０のゲート配線の浮遊インダクタンス成分による振動が生じ、ゲート誤点弧の原因となる可能性があるからである。また、電磁ノイズによる影響を受けやすくなることで、同様にゲート誤点弧の引き金となる可能性がある。これらの現象の対策として、ゲート誤点弧、即ち対向アーム素子のターンオン動作時は、バイパス用スイッチング素子４２はオフ動作とし、ゲート抵抗４１を介する経路に設定する。

　次に、実施の形態２に従うゲート駆動回路１０１の具体的な動作について説明する。
　図５は、実施の形態２に従うゲート駆動回路１０１が電力用半導体素子のゲートを制御する際のタイミングチャートについて説明する図である。

　図５を参照して、実施の形態２に従うゲート駆動回路１０１と、実施の形態１に従うゲート駆動回路１００の基本的な動作については同様であるのでその詳細な説明については繰り返さない。

　時刻ｔ０において、電力用半導体素子１０のターンオフ動作が開始する。図示の通りに電力用半導体素子１０のゲート電圧は深いオフバイアスＶｎｅｇまで引き下げられ、時刻ｔ１で深いオフバイアスＶｎｅｇが確立する。その後、時刻ｔ２において、深いオフバイアスＶｎｅｇの印加時間を短縮するために、深いオフバイアスＶｎｅｇから浅いオフバイアスＶｓへと切り替える。

　ここで、実施の形態１に従うゲート駆動回路１００との相違点は、第１期間に含まれる時刻ｔ１と時刻ｔ２の間の区間内での時刻ｔｂ１において、バイパス用スイッチング素子４２がターンオン動作する点である。このように時刻ｔｂ１における本実施例の動作を加えることで、電力用半導体素子１０のゲート電圧は時刻ｔ２において変化する。具体的には、深いオフバイアスＶｎｅｇから浅いオフバイアスＶｓへの切り替え速度が速くなり、図示する通り浅いオフバイアスＶｓへと素早く戻ることが可能である。浅いオフバイアスＶｓへ素早く戻ることから、実施の形態１に比べ深いオフバイアスＶｎｅｇの印加時間は確実に短縮することが可能である。なお、時刻ｔｂ２において、バイパス用スイッチング素子４２はターンオフ動作する。

　また、デッドタイム期間Ｔｄ経過後、対向アーム素子のターンオン動作のタイミングを知らせる外部駆動信号ＩＮ２が「０」から「１」へと変化する。すなわち、時刻ｔ３においてデッドタイム期間Ｔｄは終了する。

　時刻ｔ３において、電力用半導体素子１０のゲート電圧は、浅いオフバイアスＶｓから負バイアスＶｎｅｇへと再び切り替わる。

　この時刻ｔ３において、バイパス用スイッチング素子４２をターンオン動作させる。これにより、浅いオフバイアスＶｓから深いオフバイアスＶｎｅｇへの切り替え速度は、ゲート抵抗４１がバイパスされていることから実施の形態１よりも速くなり、図示する通り、素早く電力用半導体素子１０のゲートに深いオフバイアスＶｎｅｇを印加することが可能である。

　そして、時刻ｔｂ３において、バイパス用スイッチング素子４２はターンオフ動作する。

　その後の時刻ｔｏｎに、対向アーム素子がターンオン動作し、電力用半導体素子１０ゲート誤点弧が生じる。ここで、第２期間に含まれる時刻ｔ３と時刻ｔｏｎの間の区間内での時刻ｔｂ３において、バイパス用スイッチング素子４２がターンオフ動作している。

　このように、時刻ｔｂ３における実施の形態２に従うゲート抵抗制御回路４０の動作を加えることで、前述の浮遊インダクタンス、電磁ノイズの影響による電力用半導体素子１０のゲート誤点弧を防ぐ事が可能である。具体的には、バイパス用スイッチング素子４２をオフ動作させてゲート抵抗４１を設けることにより、図示する通り実施の形態１と同等のゲート誤点弧耐量を得ることが可能である。

　デッドタイム期間Ｔｄのうちの時刻ｔｂ２以降の期間、すなわち、電力用半導体素子１０のオフバイアス期間では、ゲート抵抗制御回路４０でバイパス用スイッチング素子４２をオフ動作させてゲート抵抗４１を接続させる。このように電力用半導体素子１０のオフ動作中もゲート抵抗４１を接続しておくことにより、外的要因によるゲートの振動をダンピングさせることが可能である。その結果、電力用半導体素子１０のゲート誤点弧を防ぐことができる。

　バイパス用スイッチング素子４２のオン動作期間（ｔｂ１－ｔｂ２、ｔ３－ｔｂ３）は、実施の形態１記載の構成要素で設定可能である。具体的には、時刻ｔ０からｔｂ１までの期間を遅延するＲＣフィルタ、外部駆動信号ＩＮ１と外部駆動信号ＩＮ２とで１ショットパルスを作成する実施形態１で説明した論理演算回路を組み合わせることにより実現可能である。また、バイパス用スイッチング素子４２のオン動作期間（バイパス期間）についても、任意に設定可能であるし、複数箇所に渡るオン動作とオフ動作の切り替えも可能である。

　ゲート抵抗４１は、一般的なリード抵抗、チップ抵抗といった回路素子で構成され、電力用半導体素子１０のスイッチング動作条件に則った回路定数、電力容量であれば良く、ゲート抵抗４１を構成する回路素子の個数は、単数・複数を問わないし、或いは直列・並列の回路構成も問わない。バイパス用スイッチング素子４２は、電力用半導体素子１０のゲート容量に対応さえ出来ていれば、安価なディスクリート回路素子で十分である。バイパス用スイッチング素子４２は、高速応答性が高いほど望ましく、ゲートしきい値電圧は高いと誤動作の危険性が減る一方で、高速応答性は低下し、ゲートしきい値電圧が低いと高速応答性が向上する一方で、誤動作の危険性は増すという背反が成立する。

　実施の形態２に従うゲート駆動回路１０１は、電力用半導体素子１０と第１切替回路２２との間にゲート抵抗制御回路４０を備える事で、電力用半導体素子１０のゲートに印加する深いオフバイアスＶｎｅｇの期間をより短縮することが可能である。さらに、浅いオフバイアスＶｓから深いオフバイアスＶｎｅｇへの切り替えを高速化することにより電力用半導体素子１０の信頼性がより向上する。

　したがって、電力用半導体素子１０の長寿命化がさらに図られ、経済的な電力変換器システムの利用を推進することが可能である。

　実施の形態３．
　実施の形態３では、実施の形態１と異なる切替回路の構成について説明する。

　図６は、実施の形態３に従う電力用半導体装置のゲート駆動回路１００＃の機能を説明するためのブロック図である。

　図６を参照して、ゲート駆動回路１００＃は、ゲート駆動回路１００と比較して、ゲート電圧制御回路２０をゲート電圧制御回路２０＃に置換し、オフバイアス電圧制御回路３０をオフバイアス電圧制御回路３０＃に置換した点が異なる。

　その他の構成については実施の形態１に従うゲート駆動回路１００と同様であるのでその詳細な説明については繰り返さない。

　ゲート電圧制御回路２０＃は、ゲート電圧制御回路２０と比較して第１制御回路２１を第１制御回路２１＃に置換し、第１切替回路２２を第１切替回路２２＃に置換した点が異なる。

　オフバイアス電圧制御回路３０＃は、オフバイアス電圧制御回路３０と比較して第２制御回路３１を第２制御回路３１＃に置換し、第２切替回路３２を第２切替回路３２＃に置換した点が異なる。

　第１切替回路２２＃は、ハイサイドにＰＭＯＳＦＥＴ２２Ｐと、ローサイドにＮＭＯＳＦＥＴ２２Ｎとを含む。

　ＰＭＯＳＦＥＴ２２Ｐと、ＮＭＯＳＦＥＴ２２Ｎとは直列に接続される。
　ＰＭＯＳＦＥＴ２２Ｐは、正電圧源Ｖｄｄと接続され、出力ノードと接続される。

　ＮＭＯＳＦＥＴ２２Ｎは、出力ノードと、第２切替回路３２の出力ノードと接続される。

　第２切替回路３２＃は、ハイサイドにＰＭＯＳＦＥＴ３２Ｐと、ローサイドにＮＭＯＳＦＥＴ３２Ｎとを含む。

　ＰＭＯＳＦＥＴ３２ＰとＮＭＯＳＦＥＴ３２Ｎとは直列に接続される。
　ＰＭＯＳＦＥＴ３２Ｐは、電力用半導体素子１０のソース電極と接続され、出力ノードと接続される。当該出力ノードは、第１切替回路２２＃と接続される。

　ＮＭＯＳＦＥＴ３２Ｎは、出力ノードと、負電圧源Ｖｎｅｇと接続される。
　実施形態３に従う切替回路は、例えばワイドバンドギャップ半導体が適用され、高周波駆動のアプリケーションに適用する電力変換装置に対して、特に有効であると言える。

　実施形態３に従うＰＭＯＳＦＥＴ２２ＰおよびＮＭＯＳＦＥＴ２２ＮとＰＭＯＳＦＥＴ３２ＰおよびＮＭＯＳＦＥＴ３２Ｎで構成されるＣＭＯＳ回路について説明する。

　上下アームの素子ともにＭＯＳＦＥＴで構成されるので、バイポーラトランジスタで構成される場合に比べ、低消費電力となる。また、電力用インバータのスイッチング周波数が大きくなると、その増加分だけゲート駆動回路のスイッチング回数も増える。すなわち、前述した高周波駆動のアプリケーションに対して、非常に有用である。

　ＰＭＯＳＦＥＴ２２Ｐ、ＮＭＯＳＦＥＴ２２Ｎの出力ラインは、ＰＭＯＳＦＥＴ２２Ｐのハイサイドに印加する電源電圧Ｖｄｄと、ローサイドの電位（浅いオフバイアスＶｓか深いオフバイアスＶｎｅｇ）でスイングする。さらに、電源電圧からの入力電圧と、出力ラインの出力電圧の差分によらず一定の駆動能力が得られる。このようなドライブ出力となることで、高い駆動能力を有しながら、安定性も高いゲート駆動回路１００＃を実現することが可能である。

　一方で一般的なプッシュプル回路の場合は、上下アームのトランジスタ素子のゲートしきい値電圧分だけ、出力ラインのスイング範囲が狭くなる。つまり、スイング範囲外の出力電圧の時、プッシュプル回路の出力はフローティング状態となり、不安定な動作を示す。

　実施の形態３に従うゲート駆動回路１００＃は、切替回路をＣＭＯＳ回路で実現することにより、高い駆動能力、かつ安定な動作を得ることが可能である。これらの効果から、電力用半導体素子１０の特性改善が見込まれ、かつゲート電位の揺らぎによる発振現象の抑制につながる。

　ＣＭＯＳ回路の長所について上述したが、ＣＭＯＳ回路の短所も存在する。上下アーム素子のスイッチング時に、ハイサイドの電源電圧とローサイドの基準電位の間に貫通電流が流れる可能性がある。この貫通電流が流れることで、ゲート駆動回路１００の電力消費量が増大する可能性がある。電力消費量が増えるという事は、高周波駆動の動作には不向きだと言い換えられ、前述したメリットに相反してしまう。

　そこで、ＰＭＯＳＦＥＴ２２Ｐ、ＮＭＯＳＦＥＴ２２ＮとＰＭＯＳＦＥＴ３２Ｐ、ＮＭＯＳＦＥＴ３２Ｎの前段にて、上下アーム間のデッドタイム期間を生成するようにしてもよい。適切なデッドタイム期間を設けることで、ＣＭＯＳ回路に流れ込む貫通電流を低減させることが可能である。例えば、ＰＭＯＳＦＥＴ２２Ｐ、ＮＭＯＳＦＥＴ２２ＮとＰＭＯＳＦＥＴ３２Ｐ、ＮＭＯＳＦＥＴ３２Ｎのゲートに印加する信号をそれぞれ独立に制御するようにしてもよい。

　図７は、実施の形態３に従う第１制御回路２１＃および第２制御回路３１＃の具体的構成について説明する図である。基本的な素子の構成などは図２に示す第１制御回路２１および、第２制御回路３１と同様なので、繰り返しの説明は省略する。

　図７を参照して、第１制御回路２１＃は、制御部２１Ａ＃と遅延回路２１Ｂ＃とを含む。

　第２制御回路３１＃は、遅延回路３１Ａ＃，３１Ｂ＃と、インバータＩＶと、ＡＮＤ回路ＡＤと、ＯＲ回路ＯＲとを含む。

　ＡＮＤ回路ＡＤは、遅延回路３１Ｂ＃およびインバータＩＶを介する外部駆動信号ＩＮ２と、素子や付加回路等を介さない外部駆動信号ＩＮ２とを受け取り、ＡＮＤ論理演算結果をＯＲ回路ＯＲに出力する。

　ＯＲ回路ＯＲは、遅延回路３１Ａ＃を介する外部駆動信号ＩＮ１と、ＡＮＤ回路ＡＤの入力とを受け取り、ＯＲ論理演算結果を出力する。

　遅延回路３１Ａ＃，３１Ｂ＃は、遅延信号を生成する遅延回路である。例えば、一般的な遅延時間の調整回路であるＲＣフィルタで構成されればよく、また、伝達信号を整えるシュミットトリガ素子を備えると尚良い。なお、遅延回路３１Ａ＃，３１Ｂ＃の遅延量はそれぞれ異なるものに調整することが可能である。

　ＯＲ回路ＯＲは、電力用半導体素子１０がスイッチング動作しない定常オンの時、オフバイアス電圧制御信号（「１」）を、スイッチング動作しない定常オフの時、オフバイアス電圧制御信号（「０」）を出力する。

　これにより第２切替回路３２＃のＰＭＯＳＦＥＴ３２Ｐはオン動作およびオフ動作を一定周期で繰り返す。

　一方、スイッチング動作する過渡のタイミングでは、オフバイアス電圧制御信号の出力は複雑に変化する。外部駆動信号ＩＮ１が「１」から「０」へと変化するのに応じて、ＯＲ回路ＯＲは、遅延回路３１Ａ＃の遅延量に比例した期間だけ「１」の出力を維持する。これに応答してＯＲ回路ＯＲは、「１」の出力維持期間に応答して第２切替回路３２＃のＮＭＯＳＦＥＴ３２Ｎをオン動作させる。

　また、外部駆動信号ＩＮ２が「０」から「１」へと変化するのに応じて、ＡＮＤ回路ＡＤは、遅延回路３１Ｂ＃の遅延量に比例したワンショットパルス信号を出力する。これに応答してＯＲ回路ＯＲは、ワンショットパルス信号の期間に応答して第２切替回路３２＃のＮＭＯＳＦＥＴ３２Ｎをオン動作させる。

　本実施の形態によると、ゲート電圧制御回路２０に含まれる第１制御回路２１の内部にＰＭＯＳＦＥＴ２２Ｐ、ＮＭＯＳＦＥＴ２２Ｎをオフバイアス電圧制御回路３０に含まれる第２制御回路３１の内部にＰＭＯＳＦＥＴ３２Ｐ、ＮＭＯＳＦＥＴ３２Ｎを備える。これにより、電力用半導体素子１０の高い特性を引き出しながら、高周波向けのアプリケーションでの課題であるゲート発振などの抑制を実現できる。

　なお、実施形態２に従うゲート抵抗制御回路４０の構成をさらに適用することも可能である。

　実施の形態４．
　実施の形態４では、電力用半導体素子１０のゲートに印加するオフバイアスレベルの制御に関する別の形態について説明する。

　図８は、本開示のゲート駆動回路１００を適用したＳｉＣ－ＭＯＳＦＥＴのゲート電圧Ｖｇｓの波形について説明する図である。

　図８を参照して、深いオフバイアスを印加する期間を調整した場合が示されている。
　ここではゲートのオンバイアスは＋２０Ｖ、浅いオフバイアスＶｓは０Ｖ、深いオフバイアスＶｎｅｇは－５Ｖにそれぞれ設定している。深いオフバイアスＶｎｅｇの期間以外は、すべて同一の駆動条件とした。

　波形ＬＡは、波形ＬＢと比較してオフバイアスの印加期間が短い場合が示されている。
　すなわち、これらの波形は深いオフバイアスＶｎｅｇの期間が異なる。

　オフバイアス電圧制御回路３０に含まれる遅延回路を構成するＲＣフィルタの時定数を調整することで、深いオフバイアスＶｎｅｇの期間を調整する。

　具体的には、キャパシタの容量を調整することにより遅延回路の遅延量を調整してオフバイアスの印加期間を調整する。

　具体的には、遅延回路のキャパシタの容量として２種類の４７０ｐＦと、６８０ｐＦを設けた場合に、キャパシタの容量（「４７０ｐＦ」）に設定することにより、深いオフバイアスＶｎｅｇの期間を短期間に設定することが可能である。これにより、ゲート酸化膜へのストレスをより軽減することが可能である。

　例えば、キャパシタを可変容量素子にすることにより最適なキャパシタの容量に設定してオフバイアスＶｎｅｇの期間を最適な期間に調整することが可能である。

　実施の形態５．
　実施の形態５では、実施の形態２に従うゲート抵抗制御回路４０を備えたゲート駆動回路１００の動作に関する別の形態について説明する。

　図９は、実施の形態５に従うゲート駆動回路１０１が電力用半導体素子のゲートを制御する際のタイミングチャートについて説明する図である。

　図９を参照して、実施の形態５に従うゲート駆動回路１０１と、実施の形態２に従うゲート駆動回路１００の基本的な動作については同様であるのでその詳細な説明については繰り返さない。

　図５のタイミングチャートと比較して、時刻ｔｏｎと時刻ｔ４との間に位置する時刻ｔｂ４とｔｂ５との期間において、図３で説明したゲート抵抗制御回路４０に含まれるバイパス用スイッチング素子４２についてターンオン動作させる。

　当該動作により、図９に示されるように、電力用半導体素子１０のゲート電圧Ｖｇｓは、深いオフバイアスＶｎｅｇから、浅いオフバイアスＶｓへと素早く切り替わる。これにより、電力用半導体素子１０のゲートへの深いオフバイアスＶｎｅｇの印加時間は、確実に短縮されることになる。

　バイパス用スイッチング素子４２がターンオン動作する時刻ｔｂ４は、電力用半導体素子１０の対向アーム素子のターンオン動作終了時点から、時刻ｔ４までの間となるように設定する。当該設定により、対向アーム素子のターンオン期間における電力用半導体素子１０ゲートの振動を抑制し、誤点弧の原因になる恐れを回避することが可能である。そして、電力用半導体素子１０の深いオフバイアスＶｎｅｇの印加時間の短縮効果を得ることが可能である。

　本実施例は、図４の構成に追加の要素を備えることで実現可能である。追加の要素は、ゲート抵抗制御回路４０をゲート抵抗４１の値が小さくなるように制御し、バイパス用スイッチング素子４２のターンオン動作のタイミングとなる時刻ｔｂ３を定める機能を設ける。

　具体的には、電力用半導体素子１０の対向アーム素子ターンオン動作のタイミングとなる時刻ｔｏｎのタイミング情報を活用し、時刻ｔｂ４を決定する。

　例えば、電力用半導体素子１０のドレイン電極－ソース電極間に過電圧検出回路、もしくは電圧変化率ｄＶｄｓ／ｄｔ検出回路を設けることにより時刻ｔｏｎのタイミング情報を取得することが可能である。あるいは、ゲート電流検出回路を、ゲート抵抗制御回路４０に隣接させるように直列接続するようにしてもよい。これらの検出回路の検出情報をオフバイアス電圧制御回路３０に含まれる第２制御回路３１の信号と同期させることで、時刻ｔｂ３の適切なタイミングを調節することが可能である。

　あるいは事前に時間設定を済ませたステートタイマーをオフバイアス電圧制御回路３０に含まれる第２制御回路３１に備えてもよい。事前の実験の実施などにより、例えば電力用半導体素子１０の、対向アーム素子ターンオン動作に掛かる時間を計測するなどして、時刻ｔｂ４の設定をしてもよい。

　実施の形態５においては、実施の形態２に従う構成にさらにゲート抵抗制御回路４０に含まれるバイパス用スイッチング素子４２がターンオン動作をするタイミングを追加した。それによって、電力用半導体素子１０のゲートに印加される深いオフバイアスＶｎｅｇの印加時間の短縮をより好適に実現することが可能である。

　実施の形態６．
　実施の形態６では、一体型駆動回路１０２の構成について説明する。

　図１０は、実施の形態６に従う一体型駆動回路１０２の機能を説明するためのブロック図である。

　図１０を参照して、実施の形態６に従う一体型駆動回路１０２は、ゲート駆動回路１００と比較して、ゲート駆動回路１００Ｐおよびゲート駆動回路１００Ｎの２つの駆動回路を備え、これら２つのゲート駆動回路を内蔵する一体型の回路とした点である。

　一体型とは、例えば電力用半導体素子が直列接続された上下アーム一体であり、図１０に示されるように、電力用半導体素子が２ｉｎ１にパッケージ化されたパワーモジュールによく見るハーフブリッジ回路の構成に適用することが可能である。

　互いに直列接続された電力用半導体素子１０Ｐと、電力用半導体素子１０Ｎを、一体型駆動回路１０２という一つの駆動回路で、上下アームの電力用半導体素子を駆動させる。

　入力信号は、外部駆動信号ＩＮ１および外部駆動信号ＩＮ２である。
　実施の形態１で説明したのと同様に対応する電力用半導体素子がオンすべき期間で外部駆動信号ＩＮは「１」に設定され、対応する電力用半導体素子がオフすべき期間では外部駆動信号ＩＮは「０」に設定されるロジック系のパルス信号であればよい。

　ここで、外部駆動信号ＩＮ１は、上アーム素子の電力用半導体素子１０Ｐのゲートを制御し、ゲート電圧制御回路２０Ｐに入力される。外部駆動信号ＩＮ２は、下アーム素子の電力用半導体素子１０Ｎのゲートを制御し、ゲート電圧制御回路２０Ｎに入力される。

　実施の形態１で説明したのと同様に、オフバイアス電圧制御回路３０Ｐには、対向アーム素子である下アーム素子の電力用半導体素子１０Ｎのターンオン動作のタイミングを知らせる外部駆動信号ＩＮ２が入力される。オフバイアス電圧制御回路３０Ｎには、対向アーム素子である上アーム素子の電力用半導体素子１０Ｐのターンオン動作のタイミングを知らせる外部駆動信号ＩＮ１が入力される。

　当該構成により、実施の形態１で説明したゲート駆動回路１００と同様の動作が実行される。

　一体型駆動回路１０２に含まれるゲート駆動回路１００Ｐとゲート駆動回路１００Ｎとは、基本的には同じ回路構成であるが、上下アーム素子の電力用半導体素子１０Ｐ、１０Ｎの間に素子特性のバラつきが存在する場合には、オフバイアス電圧制御回路３０Ｐと３０Ｎとで内部で微調整してもよい。例えばオフバイアス電圧制御回路３０Ｐとオフバイアス電圧制御回路３０Ｎに対して、深いオフバイアスＶｎｅｇと浅いオフバイアスＶｓとのタイミング調整を図ることで、より好適な電力用半導体素子の動作を実現できる。

　実施の形態６において、外部駆動信号ＩＮ１と外部駆動信号ＩＮ２とは、例えばフォトカプラや絶縁トランスといった絶縁用素子、もしくはゲート電圧制御回路２０Ｐとゲート電圧制御回路２０Ｎ、及びオフバイアス電圧制御回路３０Ｐとオフバイアス電圧制御回路３０Ｎとの内部に、十分な絶縁耐量をもつアイソレーション素子を備える。アイソレーション素子は複数入力、複数出力のアイソレーターＩＣでもよく、そのような構成の際にはゲート電圧制御回路２０Ｐとオフバイアス電圧制御回路３０Ｐとの絶縁処理は共通化できる。

　ゲート駆動回路１００Ｐに供給する正電圧源Ｖｄｄ＿Ｐは必ず絶縁電源で構成され、正電圧源Ｖｄｄ＿Ｐの電位は、接地電位に対してフローティング電位である。また、ゲート駆動回路１００Ｐの内部に備える深いオフバイアスＶｎｅｇ＿Ｐ及び、浅いオフバイアスＶｓ＿Ｐについても、接地電位に対してフローティング電位である。正電圧源Ｖｄｄ＿Ｐはフローティング電源なので、例えば三端子レギュレータで任意の電位を作り出し、適切な深いオフバイアスＶｎｅｇ＿Ｐ及び、浅いオフバイアスＶｓ＿Ｐを生成してもよい。

　このような構成を満たすことで、ハーフブリッジ回路において上側アームに相当する電力用半導体素子１０Ｐを、一体型駆動回路１０２に含まれるゲート駆動回路１００Ｐにより、電気的に安全に動作させることが可能となる。

　本例においては、ハーフブリッジ回路の構成について説明するが、例えば電力用半導体素子が６ｉｎ１にパッケージ化された三相インバータ用のパワーモジュールに対しても実施の形態５に従う方法は適用可能である。

　実施の形態６に従う構成は、電力変換装置のハーフブリッジ回路における上下アーム素子を駆動するため、上下アームそれぞれの駆動回路を一体とした一体型駆動回路１０２を備えた。その結果、外部駆動信号の余計な追加、複雑な処置を必要とせずに上アーム素子の電力用半導体素子１０Ｐおよび下アーム素子の電力用半導体素子１０Ｎを簡易な回路構成による駆動が実現できる。

　実施の形態７．
　実施の形態７は、上述した実施の形態にかかる電力変換装置を電力変換システムに適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態７として、三相のインバータに本開示を適用した場合について説明する。

　図１１は、実施の形態７に従う電力変換システムの構成を示すブロック図である。
　図１１を参照して、実施の形態７に従う電力変換システムは、電源１０００と、電力変換装置１００１と、負荷１００４とを含む。電源１０００は、直流電源であり、電力変換装置１００１に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

　電力変換装置１００１は、電源１０００と負荷１００４と間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷１００４に交流電力を供給する。電力変換装置１００１は、直流電力を交流電力に変換して出力する主変換回路１００２と、主変換回路１００２を制御する制御信号を主変換回路１００２に出力する制御回路１００３とを含む。

　負荷１００４は、電力変換装置１００１から供給された交流電力によって駆動される三相の電動機である。なお、負荷１００４は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

　以下、電力変換装置１００１の詳細を説明する。主変換回路１００２は、電力用半導体素子と還流ダイオードを備えており（図示せず）、電力用半導体素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷１００４に供給する。

　主変換回路１００２の具体的な回路構成は種々のものがあるが、実施の形態にかかる主変換回路１００２は２レベルの三相フルブリッジ回路であり、６つの電力用半導体素子とそれぞれの電力用半導体素子に逆並列された６つの還流ダイオードから構成することができる。６つの電力用半導体素子は２つの電力用半導体素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路１００２の３つの出力端子は、負荷１００４に接続される。

　主変換回路１００２は、各電力用半導体素子を駆動する実施の形態１～６で説明したゲート駆動回路を適用することが可能である。

　ゲート駆動回路は、主変換回路１００２の電力用半導体素子を駆動するゲート制御信号を生成し、主変換回路１００２の電力用半導体素子の制御電極に供給する。具体的には、制御回路１００３は、電力用半導体素子をオン状態にする外部駆動信号と電力用半導体素子をオフ状態にする外部駆動信号とを各電力用半導体素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、外部駆動信号は電力用半導体素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、外部駆動信号は電力用半導体素子の閾値電圧以下の電圧信号（オフ信号）となる。

　制御回路１００３は、負荷１００４に所望の電力が供給されるよう主変換回路１００２の電力用半導体素子を制御する。具体的には、負荷１００４に供給すべき電力に基づいて主変換回路１００２の各電力用半導体素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じて電力用半導体素子のオン時間を変調するＰＷＭ制御によって主変換回路１００２を制御することができる。そして、各時点においてオン状態となるべき電力用半導体素子にはオン信号を、オフ状態となるべき電力用半導体素子にはオフ信号が出力されるよう、主変換回路１００２が備えるゲート駆動回路に制御指令（外部駆動信号）を出力する。

　実施の形態に従う電力変換装置では、主変換回路１００２を構成する上記で説明したゲート駆動回路を適用するため、信頼性の向上を図ることが可能である。

　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。

　また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。さらに、複数の実施の形態を好適に組み合わせることも問題無いことは言うまでもなく、実施の形態ごとの効果をより高めることで、電力変換装置の効率的かつ、経済的な活用をするのが望ましい。

　本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１０，１０Ｎ，１０Ｐ　電力用半導体素子、２０，２０Ｎ，２０Ｐ　ゲート電圧制御回路、２１　第１制御回路、２２　第１切替回路、３０，３０Ｎ，３０Ｐ　オフバイアス電圧制御回路、３１　第２制御回路、３２　第２切替回路、４０　ゲート抵抗制御回路、４１　ゲート抵抗、４２　バイパス用スイッチング素子、１００，１００Ｎ，１００Ｐ，１０１　ゲート駆動回路、１０２　一体型駆動回路、１０００　電源、１００１　電力変換装置、１００２　主変換回路、１００３　制御回路、１００４　負荷。

Claims (10)

1. 　第１の駆動信号に従って電力用半導体素子のゲート端子にオンバイアスおよびオフバイアスを印加するゲート電圧制御回路と、
   　前記第１の駆動信号および第２の駆動信号に従ってオフバイアスの電圧レベルを変更し、変更したオフバイアスの印加期間を制御するオフバイアス電圧制御回路とを備える、半導体装置。
2. 　前記オフバイアス電圧制御回路は、
   　前記オフバイアスを印加する期間のうち前記第１の駆動信号に従う第１の期間、前記オフバイアスの電圧レベルを変更し、
   　前記オフバイアスを印加する期間のうち前記第２の駆動信号に従う第２の期間、前記オフバイアスの電圧レベルを変更する、請求項１記載の半導体装置。
3. 　前記第２の駆動信号は、前記電力用半導体素子と直列に接続された対向アーム側の電力用半導体素子のゲート端子にオンバイアスおよびオフバイアスを印加するための制御信号であり、
   　前記第２の期間は、デッドタイム期間後の前記対向アーム側の電力用半導体素子のターンオン動作完了期間を含む、請求項２記載の半導体装置。
4. 　前記オフバイアス電圧制御回路は、前記第１および第２の駆動信号に従って第１のオフバイアスを前記第１のオフバイアスよりも低い第２のオフバイアスに設定する、請求項１～３のいずれか一項に記載の半導体装置。
5. 　前記電力用半導体素子と前記ゲート電圧制御回路との間に設けられ、前記電力用半導体素子のゲート抵抗を制御するゲート抵抗制御回路をさらに備える、請求項１～４のいずれか一項に記載の半導体装置。
6. 　前記ゲート抵抗制御回路は、前記オフバイアスの電圧レベルを変更する際に前記ゲート抵抗を制御する、請求項５記載の半導体装置。
7. 　前記ゲート抵抗制御回路は、前記オフバイアスの電圧レベルを変更する前は前記ゲート抵抗を大きく設定し、前記オフバイアスの電圧レベルを変更する際に前記ゲート抵抗を小さく設定する、請求項６記載の半導体装置。
8. 　前記ゲート抵抗制御回路は、
   　前記電力用半導体素子と前記ゲート電圧制御回路との間に設けられる抵抗素子と、
   　前記抵抗素子をバイパスするバイパス回路とを含む、請求項５～７のいずれか一項に記載の半導体装置。
9. 　前記オフバイアス電圧制御回路は、
   　前記第１の駆動信号を遅延する第１の遅延回路と、
   　前記第２の駆動信号を遅延する第２の遅延回路と、
   　前記第１の遅延回路の遅延信号と、前記第２の遅延回路の遅延信号との組み合わせに基づいて切替信号を生成する論理回路と、
   　前記切替信号に基づいてオフバイアスの電圧レベルを変更する切替回路とを含む、請求項１～８のいずれか一項に記載の半導体装置。
10. 　第１の電力用半導体素子と、
    　前記第１の電力用半導体素子と直列に接続された対向アーム側に設けられる第２の電力用半導体素子と、
    　前記第１および第２の電力用半導体素子にそれぞれ対応して設けられ、第１および第２の駆動信号に従って対応する電力用半導体素子を駆動する第１および第２のゲート駆動回路とを備え、
    　各前記ゲート駆動回路は、
    　対応する駆動信号に従って電力用半導体素子のゲート端子にオンバイアスおよびオフバイアスを印加するゲート電圧制御回路と、
    　前記第１および第２の駆動信号に従ってオフバイアスの電圧レベルを変更し、変更したオフバイアスの印加期間を制御するオフバイアス電圧制御回路とを含む、電力変換装置。

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