JPH10250U - スイッチング回路 - Google Patents
スイッチング回路Info
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- JPH10250U JPH10250U JP1080197U JP1080197U JPH10250U JP H10250 U JPH10250 U JP H10250U JP 1080197 U JP1080197 U JP 1080197U JP 1080197 U JP1080197 U JP 1080197U JP H10250 U JPH10250 U JP H10250U
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Abstract
(57)【要約】
【課題】負荷短絡時等における電界効果トランジスタ等
の負荷駆動用の半導体素子の破損を防止するスイッチン
グ回路を提供することを目的とする。 【解決手段】電界効果トランジスタと、負荷と、直流電
源とを直列に接続し、該電界効果トランジスタの導通／
遮断制御により前記負荷の駆動を制御する電界効果トラ
ンジスタを用いたスイッチング回路において、前記電界
効果トランジスタのゲート電極には、負荷の短絡時にソ
ース・ドレイン間に流れる電流が電界効果トランジスタ
の定格未満であり、かつ、負荷接続時に電界効果トラン
ジスタの導通時の飽和電圧が可及的に小さい値となるゲ
ート・ソース間電圧に抑制するよう前記電界効果トラン
ジスタを非飽和状態で駆動するスイッチング制御信号を
抵抗により分圧する電源制限回路を設けることを特徴と
する。
の負荷駆動用の半導体素子の破損を防止するスイッチン
グ回路を提供することを目的とする。 【解決手段】電界効果トランジスタと、負荷と、直流電
源とを直列に接続し、該電界効果トランジスタの導通／
遮断制御により前記負荷の駆動を制御する電界効果トラ
ンジスタを用いたスイッチング回路において、前記電界
効果トランジスタのゲート電極には、負荷の短絡時にソ
ース・ドレイン間に流れる電流が電界効果トランジスタ
の定格未満であり、かつ、負荷接続時に電界効果トラン
ジスタの導通時の飽和電圧が可及的に小さい値となるゲ
ート・ソース間電圧に抑制するよう前記電界効果トラン
ジスタを非飽和状態で駆動するスイッチング制御信号を
抵抗により分圧する電源制限回路を設けることを特徴と
する。
Description
【０００１】
本考案は、各種のアクチュエータを駆動するためのソレノイドなどの負荷を駆 動制御するために好適に用いられるスイッチング回路に関する。
【０００２】
図１２は典型的な従来技術のソレノイド駆動回路１の電気回路図である。負荷 であるソレノイドのコイルＬの一方の端子はハイレベルの電源＋Ｂに接続されて おり、他方の端子は大容量のＭＯＳ（金属酸化膜半導体）形電界効果トランジス タ（以下、「ＦＥＴ」という。）３のドレイン電極に接続される。このＦＥＴ３ のゲート電極には、制御入力端子４を介して、マイクロコンピュータなどによっ て実現される負荷制御回路からの制御信号が与えられ、またソース電極は接地さ れる。このように接続されたＦＥＴ３を導通／遮断制御することによって、コイ ルＬを励磁／消磁して、ソレノイドを駆動制御することができる。
【０００３】
しかし、負荷駆動時において負荷が何らかの原因で短絡した場合、電界効果ト ランジスタ３に大電流が流れて、電界効果トランジスタが破壊されるという問題 がある。 本願考案は、このような問題に鑑みなされたもので、負荷短絡時等における電 界効果トランジスタ等の負荷駆動用の半導体素子の破損を防止するスイッチング 回路を提供することを目的とする。
【０００４】
上記目的を達成するために、本考案によるスイッチング回路は、電界効果トラ ンジスタと、負荷と、直流電源とを直列に接続し、該電界効果トランジスタの導 通／遮断制御により前記負荷の駆動を制御する電界効果トランジスタを用いたス イッチング回路において、前記電界効果トランジスタのゲート電極には、負荷の 短絡時にソース・ドレイン間に流れる電流が電界効果トランジスタの定格未満で あり、かつ、負荷接続時に電界効果トランジスタの導通時の飽和電圧が可及的に 小さい値となるゲート・ソース間電圧に抑制するよう前記電界効果トランジスタ を非飽和状態で駆動するスイッチング制御信号を抵抗により分圧する電源制限回 路を設けることを特徴とする。
【０００５】 また、直流電源と、負荷と、制御電極へ印加されたスイッチング制御信号に応 じて該負荷への駆動電流の導通／遮断制御をする半導体素子とを直列に接続し、 該半導体素子の導通／遮断制御により前記負荷の駆動を制御するスイッチング回 路において、前記半導体素子の制御電極には、負荷の短絡時に該半導体素子に流 れる電流が該半導体素子の定格未満であり、かつ、負荷接続時に該半導体素子の 導通時の飽和電圧が可及的に小さい値となる制御電圧に抑制するよう前記半導体 素子を非飽和状態で駆動するスイッチング制御信号を抵抗により分圧する電源制 限回路を設けることを特徴とする。
【０００６】
図１は、本考案の一実施例のソレノイド駆動回路１１の電気回路図である。負 荷であるソレノイドのコイルＬの一方の端子はハイレベルの電源＋Ｂに接続され ており、また他方の端子はＮチャネルのＭＯＳ形ＦＥＴ１２のドレイン電極に接 続される。このＦＥＴ１２のゲート電極には、抵抗Ｒ０，Ｒ２によって構成され る電圧制限回路１３を介して、制御入力端子１４への入力電圧が印加される。制 御入力端子１４には、たとえばマイクロコンピュータなどによって実現される負 荷制御回路などからの制御信号が与えられる。ＦＥＴ１２のドレイン電極と、コ イルＬの前記他方の端子との接続点１５の電圧、すなわちＦＥＴ１２のドレイン ・ソース間電圧ＶDSは、帰還素子である抵抗Ｒ１を介して、ゲート電極に印加さ れる。またこのＦＥＴ１２のソース電極は接地されている。
【０００７】 時刻ｔ１において、制御入力端子１４にソレノイド駆動のための制御信号が与 えられ、図２（２）で示されるようにＦＥＴ１２のゲート・ソース間電圧ＶGSが 上昇すると、該ＦＥＴ１２は導通し、ドレイン・ソース間電圧ＶDSは図２（１） で示されるようにローレベルとなり、こうしてコイルＬが励磁されてソレノイド が駆動される。
【０００８】 時刻ｔ２において、前記制御信号の導出が停止されると、図２（２）で示され るようにＦＥＴ１２のゲート・ソース間電圧ＶGSは降下し、ＦＥＴ１２は遮断す る。このとき、コイルＬのインダクタンス成分によってサージが発生し、図２（ １）で示されるようにＦＥＴ１２のドレイン・ソース間電圧ＶDSは上昇する。こ うして発生したサージ電圧は、前記電源の電圧＋Ｂを超え、抵抗Ｒ１，Ｒ２で分 圧されてＦＥＴ１２のゲート電極に印加される。これによってＦＥＴ１２は導通 し、発生したサージは該ＦＥＴ１２の導通抵抗によって消費されて吸収される。
【０００９】 この導通状態は、前記ドレイン・ソース間電圧ＶDSが、抵抗Ｒ１，Ｒ２によっ て予め定められる設定値Ｖａ以下となるまで継続して行われ、サージ電圧が降下 し、前記ゲート・ソース間電圧ＶGSが降下してゆき、ドレイン・ソース間電圧Ｖ DS は徐々に前記電圧＋Ｂ付近に収束してゆく。 このようにして、負荷であるコイルＬの遮断時に発生するサージを、帰還素子 である抵抗Ｒ１を介してＦＥＴ１２のゲート電極に印加して、該ＦＥＴ１２を導 通し、その導通抵抗によって前記サージを消費し吸収するようにしたので、ＦＥ Ｔ１２のドレイン・ソース電極間にサージ吸収のための素子を別途設ける必要が なくなる。また、帰還素子である抵抗Ｒ１は、ＦＥＴ１２のゲート電極に、該Ｆ ＥＴ１２が導通するための電圧を発生するだけでよく、比較的耐量の小さい素子 を用いることができ、こうして構成を簡略化して低コスト化を図ることができる とともに、サージ吸収のために用いる素子である抵抗Ｒ１の回路基板への実装上 の制約を小さくして、小型化を図ることができる。
【００１０】 一方、電圧制御回路１３を構成する抵抗Ｒ０，Ｒ２の抵抗値は、ＦＥＴ１２の ゲート・ソース間電圧ＶGSを、図３で示されるようにコイルＬを流れる負荷電流 値ＩD がＦＥＴ１２の最大定格電流値ＩMAX 未満となるように、かつ図３で示さ れるようにＦＥＴ１２の導通時の飽和電圧ＶDS（ＳＡＴ）ができるだけ低く、た とえば０．６Ｖ程度となるような参照符Ｗ１で示される動作範囲内に選ばれてい る。
【００１１】 したがってＦＥＴ１２の導通時には、該ＦＥＴ１２による電圧降下を抑えて、 コイルＬに充分な駆動電圧を印加することができる。また、コイルＬの短絡時に は、前記負荷電流値ＩD がＦＥＴ１２の最大定格電流値ＩMAX 未満となるように 、ゲート・ソース間電圧ＶGSが抑制され、こうしてＦＥＴ１２は常に非飽和状態 で動作し、該ＦＥＴ１２の破壊を確実に防止することができ、信頼性を向上する ことができる。また、この電圧制限回路１３によって、制御入力端子１４からの 微小な入力電圧によるＦＥＴ１２の誤動作を確実に防止することができる。
【００１２】 なお、ＦＥＴ１２が導通するためのゲート・ソース間電圧ＶGSの閾値電圧ＶGS (th) と、サージ電圧Ｖsurge との関係は、抵抗Ｒ１，Ｒ２の抵抗値を参照符と同 一で表わすとき、第１式で示されるようになる。 Ｖsurge ＝ＶGS(th)・（Ｒ１＋Ｒ２）／Ｒ２ ・・・（１） 図５は本考案の他の実施例のソレノイド駆動回路２１の電気回路図であり、前 述の実施例に類似し、対応する部分には同一の参照符を付す。このソレノイド駆 動回路２１では、抵抗Ｒ１と接続点１５との間にツエナダイオードＤ１が介在さ れる。ツエナダイオードＤ１は、サージが発生していないときに遮断しており、 したがってサージが発生していないときには確実にＦＥＴ１２を遮断することが できる。
【００１３】 このソレノイド駆動回路２１において、ＦＥＴ１２のゲート・ソース間電圧Ｖ GS の閾値電圧ＶGS(th)と、サージ電圧Ｖsurge との関係は、ツエナダイオードＤ １のブレークダウン電圧をＶZ とするとき、次式のようになる。 Ｖsurge ＝（ＶGS(th)／Ｒ２）・Ｒ１＋ＶGS(th)＋ＶZ ・・・（２） となる。
【００１４】 図５は、本考案のさらに他の実施例のソレノイド駆動回路２２の電気回路図で ある。このソレノイド駆動回路２２では、抵抗Ｒ１と接続点１５との間には、接 続点１５からＦＥＴ１２のゲート電極に帰還される電流に対して順方向となるよ うにダイオードＤ２が介在されている。このダイオードＤ２によって制御入力端 子１４からの制御信号が、図６において参照符Ｉ１で示されるように、抵抗Ｒ０ ，Ｒ１およびダイオードＤ２を介する経路で、ＦＥＴ１２のドレイン電極に流込 むことを防止することができる。
【００１５】 したがって、前記経路を流れる電流Ｉ１による制御入力端子１４の電圧低下を 抑えて、ＦＥＴ１２が設定電圧である前記０．６Ｖ未満の不飽和領域で動作する ことを防止することができる。このソレノイド駆動回路２２におけるＦＥＴ１２ の前記閾値電圧ＶGS(th)と、サージ電圧Ｖsurge との関係は、前記第１式と等し くなる。
【００１６】 図６は、本考案の他の実施例のソレノイド駆動回路２３の電気回路図である。 このソレノイド駆動回路２３では、抵抗Ｒ１と接続点１５との間には、ツエナダ イオードＤ１とダイオードＤ２とが介在されている。ダイオードＤ２のブレーク ダウン電圧はたとえば２７Ｖであり、定格電力はたとえば０・５Ｗである。 したがって、サージが発生していないときにはツエナダイオードＤ１によって ＦＥＴ１２を確実に遮断することができ、また前述のような制御入力端子１４か らの制御信号のドレイン電極への流込みはダイオードＤ２によって防止すること ができる。このソレノイド駆動回路２３における前記閾値電圧ＶGS(th)と、サー ジ電圧Ｖsurge との関係は、前記第２式と等しくなる。
【００１７】 図７は、本考案のさらに他の実施例のソレノイド駆動回路２４の電気回路図で ある。このソレノイド駆動回路２４は、前述の図７で示されるソレノイド駆動回 路２３と同様に構成され、抵抗Ｒ１が省略されている。これによって部品点数を さらに削減することができる。このソレノイド駆動回路２４において、前記閾値 電圧ＶGS(th)とサージ電圧Ｖsurge との関係は第３式で表わされる。
【００１８】 Ｖsurge ＝ＶGS(th)＋ＶZ ・・・（３） 図８は本考案の他の実施例のソレノイド駆動回路２５の電気回路図であり、前 述の図１で示されるソレノイド駆動回路１１に類似している。 また図９は本考案のさらに他の実施例のソレノイド駆動回路２６の電気回路図 であり、前述の図５で示されるソレノイド駆動回路２１に類似している。さらに また図１０は本考案の他の実施例のソレノイド駆動回路２７の電気回路図であり 、前述の図６で示されるソレノイド駆動回路２３に類似している。
【００１９】 これらのソレノイド駆動回路２５〜２７では、電圧制限回路１６において、抵 抗Ｒ２と並列にツエナダイオードＤ３が設けられており、このツエナダイオード Ｄ３によってＦＥＴ１２のゲート電極に印加される電圧を、さらに高い精度で制 限することができる。なおこのような電圧制限回路１６の構成は、前述の図５で 示されるソレノイド駆動回路２２、および図７で示されるソレノイド駆動回路２ ４についても同様に実施することができる。
【００２０】 また図１１は本考案のさらに他の実施例のソレノイド駆動回路２８の電気回路 図であり、前述の図６で示されるソレノイド駆動回路２３に類似している。この ソレノイド駆動回路２８では、ＦＥＴ１２のゲート電極には抵抗Ｒ３が接続され ており、該抵抗Ｒ３は外部からの静電気に対してゲートを保護するためのもので ある。このような構成は、該ソレノイド駆動回路２３のみでなく、他のソレノイ ド駆動回路２２，２４〜２７についても同様に実施することができる。
【００２１】
以上のように本考案によれば、前記負荷への電力を供給／遮断制御する電界効 果トランジスタのゲート電極には、負荷電流値が該電界効果トランジスタの定格 未満となるように、かつ該電界効果トランジスタの導通時の飽和電圧が可及的に 小さい値となるようにゲート・ソース間電圧を抑制する電圧制限回路を接続する ようにしたので、通常の負荷駆動時には、該電界効果トランジスタの導通抵抗を 小さくして電圧降下を抑制することができ、また負荷が短絡するなどしたときに は、負荷電流値を該電界効果トランジスタの定格未満に抑制して、該電界効果ト ランジスタの破壊を防止し、信頼性を向上することができる。
【図１】 本考案の一実施例のソレノイド駆動回路１１
の電気回路図。
の電気回路図。
【図２】 ソレノイド駆動回路１１の動作を説明するた
めの波形図。
めの波形図。
【図３】 ＦＥＴ１２の動作範囲Ｗを示すグラフ。
【図４】 本考案の他の実施例のソレノイド駆動回路２
１の電気回路図。
１の電気回路図。
【図５】 本考案の他の実施例のソレノイド駆動回路２
２の電気回路図。
２の電気回路図。
【図６】 本考案の他の実施例のソレノイド駆動回路２
３の電気回路図。
３の電気回路図。
【図７】 本考案の他の実施例のソレノイド駆動回路２
４の電気回路図。
４の電気回路図。
【図８】 本考案の他の実施例のソレノイド駆動回路２
５の電気回路図。
５の電気回路図。
【図９】 本考案の他の実施例のソレノイド駆動回路２
６の電気回路図。
６の電気回路図。
【図１０】 本考案の他の実施例のソレノイド駆動回路
２７の電気回路図。
２７の電気回路図。
【図１１】 本考案の他の実施例のソレノイド駆動回路
２８の電気回路図。
２８の電気回路図。
【図１２】 従来技術のソレノイド駆動回路２の電気回
路図。
路図。
１，２１〜２８・・・ソレノイド駆動回路 １２・・・ＦＥＴ １３，１６・・・電圧制限回路
Claims (2)
- 【請求項１】 電界効果トランジスタと、負荷と、直流
電源とを直列に接続し、該電界効果トランジスタの導通
／遮断制御により前記負荷の駆動を制御する電界効果ト
ランジスタを用いたスイッチング回路において、 前記電界効果トランジスタのゲート電極には、負荷の短
絡時にソース・ドレイン間に流れる電流が電界効果トラ
ンジスタの定格未満であり、かつ、負荷接続時に電界効
果トランジスタの導通時の飽和電圧が可及的に小さい値
となるゲート・ソース間電圧に抑制するよう前記電界効
果トランジスタを非飽和状態で駆動するスイッチング制
御信号を抵抗により分圧する電源制限回路を設けること
を特徴とするスイッチング回路。 - 【請求項２】 直流電源と、負荷と、制御電極へ印加さ
れたスイッチング制御信号に応じて該負荷への駆動電流
の導通／遮断制御をする半導体素子とを直列に接続し、
該半導体素子の導通／遮断制御により前記負荷の駆動を
制御するスイッチング回路において、 前記半導体素子の制御電極には、負荷の短絡時に該半導
体素子に流れる電流が該半導体素子の定格未満であり、
かつ、負荷接続時に該半導体素子の導通時の飽和電圧が
可及的に小さい値となる制御電圧に抑制するよう前記半
導体素子を非飽和状態で駆動するスイッチング制御信号
を抵抗により分圧する電源制限回路を設けることを特徴
とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080197U JPH10250U (ja) | 1997-12-08 | 1997-12-08 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080197U JPH10250U (ja) | 1997-12-08 | 1997-12-08 | スイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10250U true JPH10250U (ja) | 1998-10-13 |
Family
ID=11760448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080197U Pending JPH10250U (ja) | 1997-12-08 | 1997-12-08 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10250U (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026714A (ja) * | 1995-06-28 | 2002-01-25 | Fuji Electric Co Ltd | 高耐圧ｉｃの高耐圧レベルシフト回路 |
| JP2002135097A (ja) * | 2000-10-26 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置モジュール |
| JP2008067140A (ja) * | 2006-09-08 | 2008-03-21 | Toyota Central R&D Labs Inc | スイッチング回路 |
| JP2012210135A (ja) * | 2011-03-30 | 2012-10-25 | Aisin Aw Co Ltd | 誘導性負荷の駆動回路 |
| JP2015186008A (ja) * | 2014-03-24 | 2015-10-22 | 株式会社デンソー | 入力保護回路 |
| JP2017192113A (ja) * | 2016-04-15 | 2017-10-19 | 富士電機株式会社 | 駆動装置および誘導性負荷駆動装置 |
| JP2019047416A (ja) * | 2017-09-06 | 2019-03-22 | 日立オートモティブシステムズ株式会社 | 負荷制御装置 |
-
1997
- 1997-12-08 JP JP1080197U patent/JPH10250U/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |