JP2008067140A - スイッチング回路 - Google Patents

Abstract

【課題】 サージ電圧の増大が抑制されたトランジスタのスイッチング回路を提供すること。
【解決手段】 スイッチング回路１０は、ドレイン電極Ｄとソース電極の間に電源８０と負荷７０を直列に接続して用いるトランジスタ５０と、そのトランジスタに駆動電圧Vinを出力する制御回路４０と、そのトランジスタ５０のゲート電極Ｇとドレイン電極Ｄの間に接続されているとともに第１キャパシタ３２と第１ダイオード３４が直列に接続されている直列回路３０を備えている。その第１ダイオード３４のカソードはトランジスタ５０のゲート電極Ｇ側に接続しており、その第１ダイオード３４のアノードがトランジスタ５０のドレイン電極Ｄ側に接続している。スイッチング回路１０はさらに、第１キャパシタ３２と第１ダイオード３４の間の接続線に接続されているとともにその接続線の電圧を調整する電圧調整回路２０を備えている。
【選択図】 図１

Description

本発明は、トランジスタを備えているスイッチング回路に関する。

トランジスタの一対の主電極の間に電源と負荷を直列に接続し、そのトランジスタのオン・オフを切替えることによって、負荷に電力を供給する状態と電力を供給しない状態を切替えるスイッチング回路が知られている。例えば、インバータ回路はスイッチング回路を内蔵しており、トランジスタのオン・オフを切替えることによって、直流電力を交流電力に変換し、変換した交流電力をモータ（負荷の一例）に供給する。

特許文献１に、この種のスイッチング回路の一例が開示されている。特許文献１のスイッチング回路は、トランジスタのゲート電極とドレイン電極の間に接続されているとともにツェナーダイオードとダイオードが直列に接続されている直列回路を備えている。ツェナーダイオードは、トランジスタのドレイン電極側の配線にサージ電圧が発生すると、そのサージ電圧によって降伏するように設定されている。ダイオードは、トランジスタがオンするときに、トランジスタのゲート電極に向かって流れるゲート電流が直列回路を介してトランジスタのドレイン電極側の配線に流れるのを防止する。

特許文献１のスイッチング回路では、ツェナーダイオードの降伏電圧V_ZDとダイオードの順方向電圧V_Fの合計電圧（V_ZD＋V_F）よりも大きなサージ電圧がトランジスタのドレイン電極側の配線に発生すると、ツェナーダイオードが降伏する。ツェナーダイオードが降伏すると、トランジスタのドレイン電極側の配線から直列回路を介してトランジスタのゲート電極に向けて電流が流れ、ゲート電極の電圧が持ち上がり、トランジスタがオンする。特許文献１のスイッチング回路は、サージ電圧が発生したときにトランジスタを瞬間的にオンさせることによって、トランジスタを介してサージエネルギーを外部に逃がすように動作することができる。

特開平６−３２６５７９号公報

しかしながら、ツェナーダイオードの降伏電圧V_ZDには、製造公差によって±１０％程度のばらつきが存在している。このため、特許文献１のスイッチング回路では、用いるツェナーダイオードによって、ツェナーダイオードが降伏するタイミングがばらついてしまう。この結果、特許文献１のスイッチング回路では、サージエネルギーを外部に逃がすタイミングを精度良く設定することができないという問題がある。

本発明者らは、上記の直列回路において、ツェナーダイオードに代えてキャパシタを用いる技術を創作した。本発明者らは、ツェナーダイオードに代えてキャパシタを用いても、サージ電圧を低く抑えることが可能であることを見出した。図１１に示すように、本発明者らが提案するスイッチング回路１１０は、ドレイン電極Ｄとソース電極Ｓの間に電源１８０と負荷１７０を直列に接続して用いるトランジスタ１５０と、そのトランジスタのゲート電極Ｇに接続されている制御回路１４０と、そのトランジスタ１５０のゲート電極Ｇとドレイン電極Ｄの間に接続されているとともにキャパシタ１３２とダイオード１３４が直列に接続されている直列回路１３０を備えている。なお参照番号１６０は、寄生インダクタンスである。このスイッチング回路１１０は、次の作用によってサージ電圧を低く抑えることができる。なお、本来は式で記述される現象を言語で説明するために、その説明は必ずしも万全でないことがある。

制御回路１４０がトランジスタ１５０をオフさせる電圧を出力しているときは、電源電圧Vddからダイオード１３４の順方向電圧V_Fを引いた電圧（Vdd−V_F）がキャパシタ１３２に印加され、キャパシタ１３２の充電電圧は（Vdd−V_F）となっている。
次に、制御回路１４０がトランジスタ１５０をオンさせる電圧を出力すると、トランジスタ１５０のドレイン電極Ｄの電圧が降下する。ダイオード１３４には逆バイアス電圧が加わるので、キャパシタ１３２は放電することができず、それ以前からの充電電圧（Vdd−V_F）を維持する。
次に、制御回路１４０がトランジスタ１５０をオフさせる電圧を出力すると、トランジスタ１５０のドレイン電極Ｄの電圧が上昇する。寄生インダクタンス１６０が存在することから、ドレイン電極Ｄの電圧は電源電圧Vddを超えて上昇する。いわゆるサージ電圧が発生する。
トランジスタ１５０のドレイン電極Ｄの電圧が、キャパシタ１３２の充電電圧（Vdd−V_F）とダイオード１３４の順方向電圧V_Fの合計電圧、即ち電源電圧Vddを超えると、ダイオード１３４に順方向電圧が作用し、キャパシタ１３２に充電電流が流れ始める。このため、トランジスタ１５０のゲート電極Ｇの放電速度が遅くなることによってトランジスタ１５０のドレイン電流の変化速度が遅くなり、トランジスタ１５０のドレイン電極Ｄの電圧の急峻な上昇が抑えられ、サージ電圧を低く抑えることができる。
なお、上記では、ゲート電極（制御電極）側にキャパシタが配置され、ドレイン電極（高電圧側の主電極）側にダイオードが配置されている直列回路を例示したが、ゲート電極側にダイオードが配置され、ドレイン電極側にキャパシタが配置されている直列回路を用いても、サージ電圧を低く抑えることができる。

製造公差によってツェナーダイオードの降伏電圧が±１０％程度ばらつくのに対し、キャパシタを利用する技術によると、トランジスタのドレイン電極の電圧が電源電圧Vddを超えたときにトランジスタのゲート電極の電圧の低下速度が遅速化し、トランジスタのドレイン電流の低下速度が遅速化するので、サージ電圧の抑制能力にばらつきが小さいスイッチング回路を量産することができる。

上記したように、キャパシタを利用すると、トランジスタのドレイン電極の電圧が電源電圧を超えたときにトランジスタのゲート電極の電圧の低下速度を遅速化し、トランジスタのドレイン電流の低下速度が遅速化するので、サージ電圧の抑制能力が安定する。
しかしながら、キャパシタを利用する場合、ドレイン電極の電圧が電源電圧を超えない限りゲート電極の電圧の低下速度が遅速化されず、トランジスタのドレイン電流の低下速度が遅速化されず、サージ電圧を抑制しきれない場合が生じる。
そこで本発明は、トランジスタの制御電極の電圧の変化速度を遅速化するタイミングが安定しているだけでなく、トランジスタの高電圧側の主電極の電圧が電源電圧を超えるよりも早いタイミングでトランジスタの制御電極の電圧の変化速度を遅速化することによって、サージ電圧の抑制能力が改善されたスイッチング回路を提供するために開発された。

本発明は、トランジスタを備えているスイッチング回路に具現化することができる。本発明のスイッチング回路は、一対の主電極の間に電源と負荷を接続して用いるトランジスタと、そのトランジスタの制御電極に接続されているとともにそのトランジスタをオンさせる電圧とオフさせる電圧を交互に出力する制御回路と、そのトランジスタの制御電極と高電圧側の主電極の間に接続されているとともに第１キャパシタと第１ダイオードが直列に接続されている直列回路を備えている。第１ダイオードのカソードはトランジスタの制御電極側に接続しており、第１ダイオードのアノードはトランジスタの高電圧側の主電極側に接続されている。本発明のスイッチング回路はさらに、その第１キャパシタと第１ダイオードの接続線に接続されており、その接続線の電圧を調整する電圧調整回路を備えている。
なお第１キャパシタと第１ダイオードの直列回路では、第１キャパシタがトランジスタの制御電極側に配置され、第１ダイオードがトランジスタの高電圧側の主電極側に配置されていてもよく、あるいはその位置関係が逆であってもよい。

上記の装置では、トランジスタがターンオフする際に、第１ダイオードに順方向電圧が作用し始めると、第１キャパシタに充電電流が流れ始め、それ以降はトランジスタの制御電極の電圧の変化速度が遅速化され、トランジスタの主電流の変化速度が遅速化され、トランジスタの高電圧側の主電極の電圧変化が遅速化され、トランジスタの高電圧側の主電極に現れるサージ電圧を低く抑えることができる。
電圧調整回路が存在しないと、第１ダイオードに順方向電圧が作用し始めるタイミングはトランジスタの高電圧側の主電極の電圧が電源電圧にまで上昇したタイミングに固定されてしまう。
それに対して電圧調整回路が付加されていると、トランジスタの高電圧側の主電極の電圧が電源電圧にまで上昇するよりも早いタイミングで第１ダイオードに順方向電圧が作用し始めるようにでき、より早いタイミングでトランジスタの制御電極の電圧の変化速度を遅速化することができ、より早いタイミングでトランジスタの主電流の変化速度を遅速化することができ、より早いタイミングでトランジスタの高電圧側の主電極の電圧変化を遅速化することができ、トランジスタの高電圧側の主電極に現れるサージ電圧を低く抑えることができる。
なお必要であれば、トランジスタの高電圧側の主電極の電圧が電源電圧以上に上昇したタイミングで第１ダイオードに順方向電圧が作用し始めるようにでき、遅いタイミングでトランジスタの制御電極の電圧の変化速度を遅速化することができ、遅いタイミングでトランジスタの主電流の変化速度を遅速化することができ、遅いタイミングでトランジスタの高電圧側の主電極の電圧変化を遅速化することができる。この場合、トランジスタのスイッチング損失を低減することができる。

本発明のスイッチング回路では、電圧調整回路が、トランジスタがオンしているときの第１キャパシタの充電電圧を、トランジスタがオフしているときの充電電圧から低下させることが好ましい。
この態様によると、トランジスタの高電圧側の主電極の電圧が電源電圧にまで上昇するよりも早いタイミングで第１ダイオードに順方向電圧が作用し始めるようにでき、より早いタイミングでトランジスタの制御電極の電圧の変化速度を遅速化することができ、より早いタイミングでトランジスタのドレイン電流の変化速度を遅速化することができ、より早いタイミングでトランジスタの高電圧側の主電極の電圧変化を遅速化することができ、トランジスタの高電圧側の主電極に現れるサージ電圧を低く抑えることができる。

本発明のスイッチング回路では、電圧調整回路が、トランジスタの高電圧側の主電極の電圧が低下したときの第１キャパシタの充電電圧を、トランジスタの高電圧側の主電極の電圧が電源電圧に等しいときの充電電圧から低下させることが好ましい。
この態様によっても、トランジスタの高電圧側の主電極の電圧が電源電圧にまで上昇するよりも早いタイミングで第１ダイオードに順方向電圧が作用し始めるようにでき、より早いタイミングでトランジスタの制御電極の電圧の変化速度を遅速化することができ、より早いタイミングでトランジスタのドレイン電流の変化速度を遅速化することができ、より早いタイミングでトランジスタの高電圧側の主電極の電圧変化を遅速化することができ、トランジスタの高電圧側の主電極に現れるサージ電圧を低く抑えることができる。

本発明のスイッチング回路では、電圧調整回路が、第１キャパシタと第１ダイオードを接続する接続線と第１ダイオードのアノードの間に接続されているとともに第２キャパシタと第２ダイオードが直列に接続されている回路を有しているのが好ましい。この場合、第２ダイオードのカソードが第１ダイオードのアノード側に接続されており、第２ダイオードのアノードが接続線側に接続されている。即ち、第２キャパシタと第２ダイオードは、第１ダイオードを迂回する経路を提供している。
この電圧調整回路では、トランジスタがオン状態に移行し、トランジスタの高電圧側の主電極の電圧が降下すると、第２ダイオードに順方向電圧が作用する。この結果、第１キャパシタを充電していた電荷の一部は、第２キャパシタを充電するように移動し、第１キャパシタと第１ダイオードを接続する接続線の電圧は低下する。接続線の電圧は、トランジスタがオフしているときは高電圧となり、トランジスタがオンしているときは低電圧となる。
この場合、トランジスタの高電圧側の主電極の電圧が電源電圧にまで上昇するよりも早いタイミングで第１ダイオードに順方向電圧が作用し始めるようにでき、より早いタイミングでトランジスタの制御電極の電圧の変化速度を遅速化することができ、より早いタイミングでトランジスタのドレイン電流の変化速度を遅速化することができ、より早いタイミングでトランジスタの高電圧側の主電極の電圧変化を遅速化することができ、トランジスタの高電圧側の主電極に現れるサージ電圧を低く抑えることができる。

本発明のスイッチング回路では、第２コンデンサの静電容量が、第１コンデンサの静電容量以下であることが好ましい。
第２コンデンサの静電容量が大き過ぎると、第１キャパシタに蓄積されている電荷量が少なくなり過ぎ、第１キャパシタの充電電圧が小さくなり過ぎる。第１キャパシタの充電電圧が小さくなり過ぎると、トランジスタがターンオフした過渡期の序盤から第１ダイオードに順方向電圧が作用し始めるようになり、ターンオフ損失が増加してしまう。第２コンデンサの静電容量が第１コンデンサの静電容量以下に設定されていれば、第１キャパシタの充電電圧が小さくなり過ぎることを抑制できる。この結果、ターンオフ損失の増加を抑制しながら、サージ電圧も抑制することができる。

本発明によると、電圧調整回路を利用して、トランジスタがオフしたときにトランジスタの制御電極に生じる電圧の変化速度を遅速化するタイミングを調整することができる。このタイミングを早く調整すれば、サージ電圧を低く抑えることができる。
本発明によると、トランジスタがターンオフする序盤では、トランジスタの制御電極に生じる電圧の変化速度を高速にすることによってターンオフ損失を抑制し（序盤ではトランジスタの主電極間の電圧が低いために、サージ電圧が過大となることがなく、制御電極の電圧の変化速度を高速にすることができる）、トランジスタがターンオフする終盤（トランジスタの主電極間の電圧が上昇しており、サージ電圧が過大となりえる期間）では、トランジスタの制御電極に生じる電圧の変化速度を遅速化することによってサージ電圧を低く抑えることができる。
一般的に、ターンオフ損失とサージ電圧はトレードオフの関係にあり、ターンオフ損失を抑制するとサージ電圧が過大となり、サージ電圧を抑制するとターンオフ損失が過大となる。本発明では、ターンオフする途中でトランジスタの制御電極に生じる電圧の変化速度を遅速化するために、ターンオフ損失とサージ電圧の両者を抑制することができる。

本発明の好ましい形態を列記する。
（第１形態） 本発明のスイッチング回路は、電界効果型のトランジスタを利用する。
（第２形態） 本発明のスイッチング回路は、MOSFETを利用する。
（第３形態） サージ電圧抑制回路とトランジスタは、同一の半導体基板に作り込まれている。

図１に、電界効果型のトランジスタ５０（n型MOSFET）を備えているスイッチング回路１０の回路図を示す。トランジスタ５０は、ドレイン電極Ｄとソース電極Ｓの間に電源８０と負荷７０を直列に接続して用いられる。トランジスタ５０と負荷７０の間の配線には、寄生インダクタンス６０が存在している。スイッチング回路１０は、制御回路４０が出力する駆動電圧Vinに基づいて、トランジスタ５０のオン・オフを切替える。駆動電圧Vinは、ゲート電極Ｇに入力される。
スイッチング回路１０は、トランジスタ５０のオン・オフを切替えることによって、電源８０が供給する電源電圧Vddを負荷７０に供給する状態と供給しない状態を切替える。
なお、ドレイン電極Ｄは高電圧側の主電極であり、ソース電極Ｓは低電圧側の主電極であって接地されており、ゲート電極Ｇは制御電極である。

スイッチング回路１０は、トランジスタ５０と、制御回路４０と、サージ電圧対策回路１２を備えている。制御回路４０は、トランジスタ５０のゲート電極Ｇに接続されており、トランジスタ５０をオンさせる電圧とオフさせる電圧が交互に現れる矩形波の駆動電圧Vinをトランジスタ５０のゲート電極Ｇに出力している。サージ電圧対策回路１２は、直列回路３０と電圧調整回路２０を備えている。直列回路３０の一方端は、トランジスタ５０のゲート電極Ｇと制御回路４０の間の第１接続点４１に接続されている。直列回路３０の他方端は、トランジスタ５０のドレイン電極Ｄと負荷７０の間の第２接続点５１に接続されている。直列回路３０は、直列に接続されている第１キャパシタ３２と第１ダイオード３４を有している。第１ダイオード３４のカソードは、第１接続点４１側に接続されており、第１ダイオード３４のアノードは、第２接続点５１側に接続されている。電圧調整回路２０は、第１キャパシタ３２と第１ダイオード３４を接続する接続線の第３接続点３３に接続されている。電圧調整回路２０は、トランジスタ５０がオフしているときに比してトランジスタ５０がオンしているときの第３接続点３３の電圧を低下させる。電圧調整回路２０は、トランジスタ５０がオフしているときに比してトランジスタ５０がオンしているときの第１キャパシタ３２の充電電圧を低下させるといってもよい。直列回路３０を含むサージ電圧対策回路１２は、トランジスタ５０と同一の半導体基板に作り込まれている。

次に、図２を参照して、スイッチング回路１０の動作を説明する。図２は、トランジスタ５０のドレイン電極Ｄの電圧VDの変化パターンを示しており、トランジスタ５０がターンオフする過渡期における電圧VDの経時的な変動を示している。図２（Ａ）は、サージ電圧対策回路１２が設けられていない場合であり、比較例である。図２（Ｂ）は、サージ電圧対策回路１２のうちの直列回路３０のみが設けられている場合であり、比較例である。図２（Ｃ）は、本実施例のスイッチング回路１０の場合である。

図２（Ａ）を参照して、サージ電圧対策回路１２が設けられていない場合を説明する。
サージ電圧対策回路１２が設けられていない場合、トランジスタ５０がToffのタイミングでターンオフすると、ドレイン電極Ｄの電圧VDが上昇する。そして、ターンオフの過渡期の終盤には、トランジスタ５０のドレイン電流IDと寄生のインダクタンス６０に起因したサージ電圧が発生している。

次に、図２（Ｂ）を参照して、サージ電圧対策回路１２のうちの直列回路３０のみが設けられている場合を説明する。
最初に、トランジスタ５０がオフで安定している状態を考える。この比較例のスイッチング回路では、トランジスタ５０がオフで安定しているときに、電源電圧Vddから第１ダイオード３４の順方向電圧V_Fを引いた電圧（Vdd−V_F）が第１キャパシタ３２に印加されている。第１キャパシタ３２は、トランジスタ５０がオフで安定しているときには、（Vdd−V_F）の電圧に充電されている。すなわち、第３接続点３３の電圧V1は、（Vdd−V_F）になっている。
次に、トランジスタ５０がオンすると、ドレイン電極Ｄの電圧VDが降下する。このため、第１ダイオード３４には逆バイアス電圧が加わるので、第１ダイオード３４は放電することができず、第１キャパシタ３２の充電電圧は、トランジスタ５０がオンしている間、それ以前の充電電圧（Vdd−V_F）に維持される。
次に、トランジスタ５０がToffのタイミングでターンオフすると、ドレイン電極Ｄの電圧VDが上昇する。ドレイン電極Ｄの電圧VDが第３接続点３３の電圧V1（Vdd−V_F）と第１ダイオード３４の順方向電圧V_Fの合計（V1＋V_F＝Vdd−V_F＋V_F＝Vdd）、即ち、電源電圧Vddを超えると、第１ダイオード３４に順方向電圧が加わる（図２（Ｂ）のTbのタイミング）。Tbのタイミングで第１ダイオード３４に順方向電圧が加わると、第１キャパシタ３２に充電電流が流れ始め、それ以降はトランジスタ５０のゲート電極Ｇの電圧の低下速度が遅速化し、トランジスタ５０のドレイン電流IDの低下速度が遅速化する。このため、タイミングTb以降は、ドレイン電極Ｄの電圧VDの急峻な上昇が抑えられ、サージ電圧が低く抑えられる。

しかしながら、電圧調整回路２０が存在していないと、ゲート電極Ｇの電圧の低下速度が遅速化し、トランジスタ５０のドレイン電流IDの低下速度が遅速化し、ドレイン電極Ｄの電圧の変化速度が遅速化されるタイミングは、ドレイン電極Ｄの電圧が電源電圧Vddに等しくなるタイミングTbに固定されてしまい、サージ電圧を十分に抑えられない場合が生じる。

次に、図２（Ｃ）を参照して、電圧調整回路２０が設けられている場合を説明する。
図２（Ｂ）で説明したように、第１キャパシタ３２に充電電流が流れ始めるタイミングは、第１ダイオード３４に順方向電圧が作用し始めるタイミングである。第１ダイオード３４に順方向電圧が作用し始めるタイミングは、ドレイン電極Ｄの電圧VDが、第３接続点３３の電圧V1と第１ダイオード３４の順方向電圧V_Fの合計（V1＋V_F）を越えたときである。したがって、第３接続点３３の電圧V1を低く調整すれば、第１ダイオード３２に順方向電圧が作用し始めるタイミングが早くなり、ドレイン電極Ｄの電圧VDが低いときに第１キャパシタ３２に充電電流が流れ始める状態を発生させることができる。

電圧調整回路２０は、トランジスタ５０がオフしているときに第１キャパシタ３２を充電した電荷を、トランジスタ５０がオンしているときに減少させ、第３接続点３３の電圧V1を電圧Vt（図２（Ｃ）を参照）にまで降下させる。電圧Vtは、予め決められた大きさであってもよく、スイッチングが繰返される毎に異なる大きさであってもよい。トランジスタ５０がオンしているときの第３接続点３３の電圧V1が電圧Vtまで降下すると、図２（Ｃ）に示すように、第１キャパシタ３２に充電電流が流れ始めるタイミングTcが早くなる。即ち、ドレイン電極Ｄの電圧VDが低いときに、第１キャパシタ３２に充電電流が流れ始め、トランジスタ５０のゲート電極Ｇの電圧の低下速度が遅速化し、トランジスタ５０のドレイン電流IDの低下速度が遅速化し、ドレイン電極Ｄの電圧の変化速度が遅速化される。すなわち、サージ電圧がピークとなるタイミングより充分に早いタイミングで第１キャパシタ３２に充電電流が流れ始め、ゲート電極Ｇの電圧の低下速度が遅速化し、トランジスタ５０のドレイン電流IDの低下速度が遅速化し、ドレイン電極Ｄの電圧の変化速度が遅速化される。この結果、サージ電圧の増大を顕著に抑制することができる。
なお、第１キャパシタ３２がトランジスタ５０のドレイン電極Ｄ側に配置され、第１ダイオード３４がトランジスタ５０のゲート電極Ｇ側に配置されていて、電圧調整回路２０を付加すると、サージ電圧がピークとなるタイミングより充分に早いタイミングで第１キャパシタ３２に充電電流が流れ始め、ゲート電極Ｇの電圧の低下速度が遅速化し、ドレイン電極Ｄの電圧の変化速度が遅速化される現象が得られ、サージ電圧の増大を顕著に抑制することができる。

図３に、電圧調整回路２０の具体的な回路図を示す。
電圧調整回路２０は、第１キャパシタ３２と第１ダイオード２４を接続する第３接続点３３と、第１ダイオード３４のアノードの間に接続されている。電圧調整回路２０は、第２キャパシタ２２と第２ダイオード２４が直列に接続されている回路を備えている。第２ダイオード２４のカソードは第１ダイオードのアノード側に接続されており、第２ダイオード２４のアノードは第３接続点３３側に接続されている。

図４に、図３のスイッチング回路１０を用いてトランジスタ５０を駆動させた場合のシミュレーション結果を示す。図４（Ａ）に、トランジスタ５０のゲート電極Ｇの電圧VG、ドレイン電極Ｄの電圧VD、及び電圧V1、V2、の経時的な変化を示す。なお、電圧V1は第３接続点３３の電圧であり、電圧V2は第２ダイオード２２と第２キャパシタ２４の間の接続線の電圧である。図４（Ｂ）に、トランジスタ５０のドレイン電流ID、及び電流I1、I2の経時的な変化を示す。電流I1は第１ダイオード３４を流れる電流であり、電流I2は第２ダイオード２４を流れる電流である。図４は、第１キャパシタ３２の静電容量C1が1nFであり、第２キャパシタ２２の静電容量C2が0.5nFであり、電源電圧Vddが100Vであり、第１ダイオード３２と第２ダイオード２２の順方向電圧V_Fが0.8Vのときの結果である。

まず、トランジスタ５０がオフで安定している期間T1を考える。スイッチング回路１０では、トランジスタ５０がオフで安定しているときに、電源電圧Vddから第１ダイオード３４の順方向電圧V_Fを引いた電圧（Vdd−V_F）が第１キャパシタ３２及び第２キャパシタ２２に印加される。トランジスタ５０がオフしているときの第１キャパシタ３２の充電電圧は（Vdd−V_F）であり、第３接続点３３の電圧V1は、（Vdd−V_F）になる。なお、第２キャパシタ２２と第２ダイオード２４の間の電圧V2も、（Vdd−V_F）になる。すなわち、第２キャパシタ２２は充電されない。図４に示すように、期間T1の電圧V1及び電圧V2は、概ね100Vになっている。

次に、トランジスタ５０がターンオンする期間T2を考える。期間T2では、まずトランジスタ５０のゲート電極Ｇの電圧VGが上昇する。電圧V1と電圧V2は、ゲート電圧VGの上昇に追随して上昇する。ゲート電極Ｇの電圧VGが閾値を超えると、トランジスタ５０のドレイン電極Ｄとソース電極Ｓ間にドレイン電流IDが流れ、トランジスタ５０がオンする。トランジスタ５０がオンすると、ドレイン電極Ｄの電圧VDが降下する。ドレイン電極Ｄの電圧VDが降下すると、第１ダイオード３４には逆バイアス電圧が加わるようになるので、第１ダイオード３４は遮断される。一方、第２ダイオード２４には順方向電圧が加わる。電圧V2とドレイン電極Ｄの電圧VDの差が、第２ダイオード２４の順方向電圧V_Fを越えると、第２ダイオード２４が導通する。

図３を参照して、このときの現象をより詳細に説明する。トランジスタ５０がオフしているときは、第３接続点３３と第１接続点４１の間に存在する第１キャパシタ３２が充電されている。第３接続点３３が高電圧側であり、第１接続点４１が低電圧側である。このとき、第３接続点３３の電位V1と第２キャパシタ２２と第２ダイオード２４の間の接続線の電位V2は等しく、第２キャパシタ２２の充電電圧はゼロである。次にトランジスタ５０がオンすると、前記したように、第２ダイオード２４が導通し、第１キャパシタ３２を充電していた電荷の一部が、第２キャパシタ２２に移動して第２キャパシタ２４を充電する。このとき、トランジスタ５０がオンしているので、第２接続点５１は第３接続点３３に対して低電圧側である。したがって、トランジスタ５０がオンすると、第１キャパシタ３２と第２キャパシタ２２の並列回路が形成されると評価することができる。即ち、第１接続点４１と第２接続点５１の間の静電容量が、第１キャパシタ３２と第２キャパシタ２２の直列静電容量になる。この結果、第３接続点３３の電圧V1が降下する。換言すると、第１キャパシタ３２を充電していた電荷の一部が第２キャパシタ２２に移動し、その結果、第３接続点３３の電圧V1が降下する。図４（Ｂ）に示すように、トランジスタ５０がターンオンする過渡期では、第１キャパシタ３２、第２キャパシタ２２、第２ダイオード２４、第２接続点５１を介して電流I2が流れ、第３接続点３３の電圧V1が降下する。第１キャパシタ３２と第２キャパシタ２２の静電容量の比率を調整することによって、第３接続点３３の電圧V1の降下量が調整できることが分かる。

トランジスタ５０が完全にオンしている期間T3では、第１ダイオード３２及び第２ダイオード２２の双方がオフになり、電圧V1及び電圧V2が保持される。

次に、トランジスタ５０がターンオフする期間T4を説明する。トランジスタ５０がターンオフすると、ドレイン電極Ｄの電圧VDが上昇する。ドレイン電極Ｄの電圧VDが第１キャパシタ３２に充電されている充電電圧V1と第１ダイオード３４の順方向電圧V_Fの合計（V1＋V_F＝Vt＋V_F）を超えると、第１ダイオード３４が導通する。第１ダイオード３４が導通すると、第１キャパシタ３２に電流I1が流れ始め、トランジスタ５０のゲート電極Ｇの電圧の下降速度が遅速化し、トランジスタ５０のドレイン電流IDの下降速度が遅速化する。このため、それ以降は、ドレイン電極Ｄの電圧VDの急峻な上昇が抑えられ、サージ電圧を低く抑えることができる。
これらの動作を繰返すことによって、スイッチング回路１０はサージ電圧を抑制しながらトランジスタ５０を駆動することができる。

図５に、ターンオフした過渡期のトランジスタ５０のドレイン電極Ｄの電圧VDの変動を示す。第１キャパシタ３２の静電容量C1と第２キャパシタ２２の静電容量C2を変えた場合の結果も併せて示す。なお、「対策なし」は、サージ電圧対策回路１２が設けられていない場合の結果である。
図５に示すように、第１キャパシタ３２の静電容量C1が1nFの場合と0.5nFの場合を比較すると、ドレイン電極Ｄの電圧VDの傾きが異なることが分かる。第１キャパシタ３２の静電容量C1の大きさは、ドレイン電極Ｄの電圧VDの傾きを決定する。
図５に示すように、第１キャパシタ３２と第２キャパシタ２２の静電容量の比が1：1の場合と1：0.5の場合を比較すると、ドレイン電極Ｄの電圧VDが傾き始めるタイミングが異なる。第１キャパシタ３２と第２キャパシタ２２の静電容量の比は、ドレイン電極Ｄの電圧VDが傾き始めるタイミングを決定する。

図６に、ターンオフした過渡期のトランジスタ５０のドレイン電流IDの変動を示す。
図６に示すように、第１キャパシタ３２の静電容量C1が1nFと0.5nFの場合を比較すると、トランジスタ５０のドレイン電流IDの傾きが異なることが分かる。第１キャパシタ３２の静電容量C1の大きさは、トランジスタ５０のドレイン電流IDの傾きを決定する。
図６に示すように、第１キャパシタ３２と第２キャパシタ２２の静電容量の比が1：1の場合と1：0.5の場合を比較すると、トランジスタ５０のドレイン電流IDが傾き始めるタイミングが異なる。第１キャパシタ３２と第２キャパシタ２２の静電容量の比は、トランジスタ５０のドレイン電流IDが傾き始めるタイミングを決定する。

図５及び図６の結果から、第１キャパシタ３２と第２キャパシタ２２の静電容量を調整することによって、トランジスタ５０がターンオフした過渡期の特性が改善されることが分かる。
特に、本実施例のスイッチング回路１０は、図５に示すように、トランジスタ５０がターンオフした過渡期の序盤でドレイン電極Ｄの電圧VDを急峻に変動させ、過渡期の終盤でドレイン電極Ｄの電圧VDを緩慢に変動させることができる。このため、過渡期の序盤でドレイン電極Ｄの電圧VDを急峻に変動させることによってターンオフ損失の増大を抑制し、過渡期の終盤でドレイン電極Ｄの電圧VDを緩慢に変動させることによってサージ電圧の増大を抑制することができる。

図７に、トランジスタ５０を駆動する場合に存在するターンオフ損失とサージ電圧の間のトレードオフ曲線を示す。図中の破線は、「対策なし」の場合のトレードオフ曲線である。
図７に示すように、本実施例のスイッチング回路１０は、ターンオフ損失をほとんど増大させることなく、サージ電圧を低減できていることが分かる。本実施例のスイッチング回路１０は、ターンオフ損失とサージ電圧の間に存在しているトレードオフ関係を打破することができる。

以下の比較例では、第１キャパシタ３２又は第２キャパシタ２２に、静電容量の値が極端なものを採用した場合のシミュレーション結果を示す。なお、以下の比較例のスイッチング回路の構成は、図３に示すスイッチング回路１０と同一である。
（比較例１）
図８の結果は、第１キャパシタ３２の静電容量C1が1nFであり、第２キャパシタ２２の静電容量C2が0.1pFの場合である。第２キャパシタ２２の静電容量C2が極めて小さい。したがって、比較例１は、第２キャパシタ２２が存在していない場合と実質的に等価である。
図８に示すように、比較例１では、トランジスタ５０がターンオンする過渡期に電流I2が流れない。このため、第３接続点３３の電圧V1が降下しない。

（比較例２）
図９の結果は、第１キャパシタ３２の静電容量C1が0.1pFであり、第２キャパシタ２２の静電容量C2が1nFの場合である。第１キャパシタ３２の静電容量C1が極めて小さい。
図９に示すように、比較例２では、トランジスタ５０がターンオンする過渡期に電流I2が流れない。さらに、トランジスタ５０がターンオフする過渡期においても、電流I1が流れない。したがって、比較例２は、サージ電圧対策回路１２が設けられていない場合と等価であると評価できる。

（比較例３）
図１０の結果は、第１キャパシタ３２の静電容量C1が1nFであり、第２キャパシタ２２の静電容量C2が10nFの場合である。第２キャパシタ２２の静電容量C2が極めて大きい。
図１０に示すように、比較例３では、トランジスタ５０がターンオンする過渡期に過剰な電流I2が流れ、第３接続点３３の電圧V1が下がり過ぎてしまう。このため、トランジスタ５０がターンオフする過渡期では、その序盤から第２接続点の電圧VDが傾斜する。比較例３のスイッチング回路は、オフ損失が大きい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、図３のスイッチング回路１０において、第２キャパシタ２２と第２ダイオード２４の直列回路と、第１ダイオード３４で構成される並列回路と、第１キャパシタ３２は、第１接続点４１と第２接続点５１の間でその位置関係が逆に配置されてもよい。
また、第２キャパシタ２２と第２ダイオード２４の配置順序は逆であってもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

スイッチング回路の基本的な回路図を示す。 （Ａ）サージ電圧対策回路が設けられていないスイッチング回路において、トランジスタのドレイン電極の電圧の変動を示す。（Ｂ）サージ電圧対策回路のうち直列回路のみが設けられているスイッチング回路において、トランジスタのドレイン電極の電圧の変動を示す。（Ｃ）本実施例のスイッチング回路において、トランジスタのドレイン電極の電圧の変動を示す。 スイッチング回路の具体的な回路図を示す。 （Ａ）本実施例のスイッチング回路において、トランジスタのゲート電極の電圧VG、ドレイン電極Ｄの電圧VD、及び電圧V1、V2、の経時的な変化を示す。（Ｂ）本実施例のスイッチング回路において、トランジスタのドレイン電流ID、及び電流I1、I2の経時的な変化を示す。 ターンオフした過渡期のドレイン電極の電圧の変動を示す。 ターンオフした過渡期のドレイン電流の変動を示す。 本実施例のスイッチング回路のオフ損失とサージ電圧の間の関係を示す。 （Ａ）比較例１のスイッチング回路において、トランジスタのゲート電極の電圧VG、ドレイン電極Ｄの電圧VD、及び電圧V1、V2、の経時的な変化を示す。（Ｂ）比較例１のスイッチング回路において、トランジスタのドレイン電流ID、及び電流I1、I2の経時的な変化を示す。 （Ａ）比較例２のスイッチング回路において、トランジスタのゲート電極の電圧VG、ドレイン電極Ｄの電圧VD、及び電圧V1、V2、の経時的な変化を示す。（Ｂ）比較例２のスイッチング回路において、トランジスタのドレイン電流ID、及び電流I1、I2の経時的な変化を示す。 （Ａ）比較例３のスイッチング回路において、トランジスタのゲート電極の電圧VG、ドレイン電極Ｄの電圧VD、及び電圧V1、V2、の経時的な変化を示す。（Ｂ）比較例３のスイッチング回路において、トランジスタのドレイン電流ID、及び電流I1、I2の経時的な変化を示す。 直列回路のみが設けられているスイッチング回路の回路図を示す。

符号の説明

１０：スイッチング回路
１２：サージ電圧対策回路
２０：電圧調整回路
２２：第２キャパシタ
２４：第２ダイオード
３０：直列回路
３２：第１キャパシタ
３４：第１ダイオード
４０：制御回路
５０：トランジスタ
６０：寄生のインダクタンス
７０：負荷
８０：電源

Claims (5)

1. トランジスタを備えているスイッチング回路であり、
   一対の主電極の間に電源と負荷を直列に接続して用いるトランジスタと、
   そのトランジスタの制御電極に接続されているとともにそのトランジスタをオンさせる電圧とオフさせる電圧を交互に出力する制御回路と、
   そのトランジスタの制御電極と高電圧側の主電極の間に接続されているとともに第１キャパシタと第１ダイオードが直列に接続されている回路であって、その第１ダイオードのカソードが前記制御電極側に接続されており、その第１ダイオードのアノードが前記高電圧側の主電極側に接続されている直列回路と、
   その第１キャパシタと第１ダイオードを接続する接続線に接続されているとともにその接続線の電圧を調整する電圧調整回路と、
   を備えていることを特徴とするスイッチング回路。
2. その電圧調整回路は、トランジスタがオンしているときの第１キャパシタの充電電圧を、トランジスタがオフしているときの充電電圧から低下させることを特徴とする請求項１のスイッチング回路。
3. その電圧調整回路は、トランジスタの高電圧側の主電極の電圧が低下したときの第１キャパシタの充電電圧を、トランジスタの高電圧側の主電極の電圧が電源電圧に等しいときの充電電圧から低下させることを特徴とする請求項１のスイッチング回路。
4. その電圧調整回路は、第１キャパシタと第１ダイオードを接続する接続線と第１ダイオードのアノードの間に接続されているとともに第２キャパシタと第２ダイオードが直列に接続されている回路を有しており、
   その第２ダイオードのカソードが第１ダイオードのアノード側に接続されており、その第２ダイオードのアノードが前記接続線側に接続されていることを特徴とする請求項１のスイッチング回路。
5. 第２コンデンサの静電容量が、第１コンデンサの静電容量以下であることを特徴とする請求項４のスイッチング回路。

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