JPH06326579A - Ｍｏｓ−ｆｅｔ を用いた負荷駆動回路 - Google Patents
Ｍｏｓ−ｆｅｔ を用いた負荷駆動回路Info
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- JPH06326579A JPH06326579A JP5110758A JP11075893A JPH06326579A JP H06326579 A JPH06326579 A JP H06326579A JP 5110758 A JP5110758 A JP 5110758A JP 11075893 A JP11075893 A JP 11075893A JP H06326579 A JPH06326579 A JP H06326579A
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Abstract
(57)【要約】
【目的】 回路単体でMOS-FET をサージ電圧から確実に
保護することができるMOS-FET を用いた負荷駆動回路を
得る。 【構成】 分岐線２６はダイオード２８、ツェナーダイ
オイード３０が向合わせの状態で直列接続されている。
ダイオード２８は、制御回路１８の出力端１８Ａから出
力されるオン信号でMOS-FET １６がオンしたときに分岐
線２６への電流の流れを抑止する役目を有し、ツェナー
ダイオード３０は、MOS-FET １６のオフ時に電源ライン
１４に正サージ電圧が加わった場合、ＶZD＋Ｖf 以上の
サージに対してゲート電位が持上げられ、MOS-FET １６
をオンできる十分なゲート電圧となる。従って、MOS-FE
T １６はオン信号が出力されとものとみなされてオンす
るため、ドレイン−ソース間が導通され、前記正サージ
電圧を逃がすことになる。
保護することができるMOS-FET を用いた負荷駆動回路を
得る。 【構成】 分岐線２６はダイオード２８、ツェナーダイ
オイード３０が向合わせの状態で直列接続されている。
ダイオード２８は、制御回路１８の出力端１８Ａから出
力されるオン信号でMOS-FET １６がオンしたときに分岐
線２６への電流の流れを抑止する役目を有し、ツェナー
ダイオード３０は、MOS-FET １６のオフ時に電源ライン
１４に正サージ電圧が加わった場合、ＶZD＋Ｖf 以上の
サージに対してゲート電位が持上げられ、MOS-FET １６
をオンできる十分なゲート電圧となる。従って、MOS-FE
T １６はオン信号が出力されとものとみなされてオンす
るため、ドレイン−ソース間が導通され、前記正サージ
電圧を逃がすことになる。
Description
【０００１】
【産業上の利用分野】本発明は、一端が電源ラインに接
続された負荷の他端をMOS-FET のドレインへ接続し、前
記MOS-FET のゲート−ソース間に所定電圧のオン信号を
印加することによって、前記ドレインとアース接地され
たソースとの間を導通させ、負荷を駆動させるMOS-FET
を用いた負荷駆動回路に関する。
続された負荷の他端をMOS-FET のドレインへ接続し、前
記MOS-FET のゲート−ソース間に所定電圧のオン信号を
印加することによって、前記ドレインとアース接地され
たソースとの間を導通させ、負荷を駆動させるMOS-FET
を用いた負荷駆動回路に関する。
【０００２】
【従来の技術】MOS-FET をスイッチング動作させること
によって負荷を駆動させる負荷駆動回路では、図３に示
される如く、一端が電源ライン５０に接続された負荷
（例えば、車両のヘッドランプ）５２の他端をMOS-FET
５４のドレイン５４Ｄへ接続し、ソース５４Ｓをアース
接地している。
によって負荷を駆動させる負荷駆動回路では、図３に示
される如く、一端が電源ライン５０に接続された負荷
（例えば、車両のヘッドランプ）５２の他端をMOS-FET
５４のドレイン５４Ｄへ接続し、ソース５４Ｓをアース
接地している。
【０００３】また、MOS-FET ５４のゲート５４Ｇには、
前記負荷５２を制御するＩＣ回路５６の出力端５６Ａに
接続されている。ここで、ＩＣ回路５６では、MOS-FET
５４をオフ制御するときは、出力端５６Ａに０Ｖの信号
を出力し、MOS-FET ５４をオン制御するときは、出力端
５６Ａに約５Ｖの信号（オン信号）を出力する。
前記負荷５２を制御するＩＣ回路５６の出力端５６Ａに
接続されている。ここで、ＩＣ回路５６では、MOS-FET
５４をオフ制御するときは、出力端５６Ａに０Ｖの信号
を出力し、MOS-FET ５４をオン制御するときは、出力端
５６Ａに約５Ｖの信号（オン信号）を出力する。
【０００４】このオン信号によって、MOS-FET ５４のゲ
ート５４Ｇ−ソース５４Ｓ間に電圧が印加され、電流が
流れることにより、ドレイン５４Ｄ−ソース５４Ｓ間が
導通される。これにより、負荷５２が駆動される。
ート５４Ｇ−ソース５４Ｓ間に電圧が印加され、電流が
流れることにより、ドレイン５４Ｄ−ソース５４Ｓ間が
導通される。これにより、負荷５２が駆動される。
【０００５】
【発明が解決しようとする課題】しかしながら、電源ラ
イン５０にサージ電圧が加わった場合、MOS-FET ５４が
オフ状態のときには、このサージ電圧に耐えきれず、MO
S-FET ５４がゲート破壊することがある。
イン５０にサージ電圧が加わった場合、MOS-FET ５４が
オフ状態のときには、このサージ電圧に耐えきれず、MO
S-FET ５４がゲート破壊することがある。
【０００６】これを解消するために、電源ライン５０と
アースとの間にツェナーダイオード５８（図３の想像線
参照）を設け、サージ電圧を抑制することが考えられて
いるが、確実にMOS-FET ５４を保護するには不充分であ
る。
アースとの間にツェナーダイオード５８（図３の想像線
参照）を設け、サージ電圧を抑制することが考えられて
いるが、確実にMOS-FET ５４を保護するには不充分であ
る。
【０００７】本発明は上記事実を考慮し、回路単体でMO
S-FET をサージ電圧から確実に保護することができるMO
S-FET を用いた負荷駆動回路を得ることが目的である。
S-FET をサージ電圧から確実に保護することができるMO
S-FET を用いた負荷駆動回路を得ることが目的である。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、一端が電源ラインに接続された負荷の他端をMOS-FE
T のドレインへ接続し、前記MOS-FET のゲート−ソース
間に所定電圧のオン信号を印加することによって、前記
ドレインとアース接地されたソースとの間を導通させ、
負荷を駆動させるMOS-FET を用いた負荷駆動回路であっ
て、前記MOS-FETのドレイン−ゲート間に接続され前記
電源ラインに発生するサージ電圧を前記オン信号に相当
する電圧でクランプしてゲート−ソース間へ印加するツ
ェナーダイオードと、前記ツェナーダイオードに直列接
続され、前記ツェナーダイオードの正方向の電流の流れ
を抑止するダイオードと、を有している。
は、一端が電源ラインに接続された負荷の他端をMOS-FE
T のドレインへ接続し、前記MOS-FET のゲート−ソース
間に所定電圧のオン信号を印加することによって、前記
ドレインとアース接地されたソースとの間を導通させ、
負荷を駆動させるMOS-FET を用いた負荷駆動回路であっ
て、前記MOS-FETのドレイン−ゲート間に接続され前記
電源ラインに発生するサージ電圧を前記オン信号に相当
する電圧でクランプしてゲート−ソース間へ印加するツ
ェナーダイオードと、前記ツェナーダイオードに直列接
続され、前記ツェナーダイオードの正方向の電流の流れ
を抑止するダイオードと、を有している。
【０００９】
【作用】請求項１に記載の発明によれば、電源ラインに
サージ電圧（特に正サージ）が加わると、この電圧はツ
ェナーダイオードによってクランプされ、ゲート−ソー
ス間にオン信号に相当する電圧となって印加される。こ
のため、ゲートへオン信号を出力したのと同等とみなさ
れ、ドレイン−ソース間が導通し、MOS-FET はオン状態
となる。これにより、サージ電圧を負荷及びMOS-FET を
通して逃がすことができる。
サージ電圧（特に正サージ）が加わると、この電圧はツ
ェナーダイオードによってクランプされ、ゲート−ソー
ス間にオン信号に相当する電圧となって印加される。こ
のため、ゲートへオン信号を出力したのと同等とみなさ
れ、ドレイン−ソース間が導通し、MOS-FET はオン状態
となる。これにより、サージ電圧を負荷及びMOS-FET を
通して逃がすことができる。
【００１０】一方、通常動作でオン信号が出力された場
合、ドレイン−ゲート間にツェナーダイオードのみが接
続されていると、オン信号でドレイン−ソース間が導通
されると同時に分圧され、正規のオン信号の電圧を下回
りMOS-FET がオフとなる。MOS-FET がオフとなると、再
度正規電圧のオン信号がゲート−ソース間に印加される
ため、MOS-FET はオン・オフを不安定に繰り返し、負荷
電流による抵抗が大きくなり、発熱や破壊の恐れがあ
る。
合、ドレイン−ゲート間にツェナーダイオードのみが接
続されていると、オン信号でドレイン−ソース間が導通
されると同時に分圧され、正規のオン信号の電圧を下回
りMOS-FET がオフとなる。MOS-FET がオフとなると、再
度正規電圧のオン信号がゲート−ソース間に印加される
ため、MOS-FET はオン・オフを不安定に繰り返し、負荷
電流による抵抗が大きくなり、発熱や破壊の恐れがあ
る。
【００１１】そこで、ツェナーダイオードと直列にダイ
オードを接続し、ツェナーダイオードの正方向の電流の
流れを抑止して、オン信号によって確実に正規の電圧を
ドレイン−ソース間へ印加するようにした。これによ
り、MOS-FET をオン信号の出力、非出力に応じて安定し
て動作させることができる。
オードを接続し、ツェナーダイオードの正方向の電流の
流れを抑止して、オン信号によって確実に正規の電圧を
ドレイン−ソース間へ印加するようにした。これによ
り、MOS-FET をオン信号の出力、非出力に応じて安定し
て動作させることができる。
【００１２】
【実施例】図１には、本実施例に係る負荷１０を駆動さ
せるための駆動回路１２が示されている。
せるための駆動回路１２が示されている。
【００１３】この負荷１０はその一端が電源ライン１４
に接続されており、他端がMOS-FET１６のドレイン端子
１６Ｄに接続されている。このMOS-FET １６のゲート端
子１６Ｇには、前記負荷１０のオン・オフを制御するた
めの制御回路１８の出力端１８Ａに接続されている。
に接続されており、他端がMOS-FET１６のドレイン端子
１６Ｄに接続されている。このMOS-FET １６のゲート端
子１６Ｇには、前記負荷１０のオン・オフを制御するた
めの制御回路１８の出力端１８Ａに接続されている。
【００１４】制御回路１８は、信号線２０、２２がそれ
ぞれ電源ライン１４に接続及びアース接地されることに
よって駆動されるようになっている。
ぞれ電源ライン１４に接続及びアース接地されることに
よって駆動されるようになっている。
【００１５】この制御回路１８の出力端１８Ａからは、
前記負荷１０をオンさせる場合にオン信号が出力される
ようになっている。なお、負荷１０のオフ時には０Ｖで
ある。
前記負荷１０をオンさせる場合にオン信号が出力される
ようになっている。なお、負荷１０のオフ時には０Ｖで
ある。
【００１６】MOS-FET １６のソース端子１６Ｓはアース
接地されている。このため、制御回路１８の出力端１８
Ａからオン信号が出力されると、ゲート端子１６Ｇに電
位が与えられ、これによってドレイン−ソース間を導通
させることができる。この結果、負荷１０に所定の電圧
を印加することになり、負荷１０は駆動する。
接地されている。このため、制御回路１８の出力端１８
Ａからオン信号が出力されると、ゲート端子１６Ｇに電
位が与えられ、これによってドレイン−ソース間を導通
させることができる。この結果、負荷１０に所定の電圧
を印加することになり、負荷１０は駆動する。
【００１７】ここで、負荷１０とMOS-FET １６のドレイ
ン端子１６Ｄ間の信号線２４は分岐され、この分岐線２
６はダイオード２８のアノード側に接続されている。こ
のダイオード２８のカソード側はツェナーダイオード３
０のカソードが側に接続され、このツェナーダイオイー
ド３０のアノード側が出力端１８ＡとMOS-FET １６のゲ
ート端子１６Ｇ間の信号線３２に接続されている。すな
わち、MOS-FET １６のドレイン−ゲート間にダイオード
２８とツェナーダイオード３０とが向合わせの状態で直
列接続されている。
ン端子１６Ｄ間の信号線２４は分岐され、この分岐線２
６はダイオード２８のアノード側に接続されている。こ
のダイオード２８のカソード側はツェナーダイオード３
０のカソードが側に接続され、このツェナーダイオイー
ド３０のアノード側が出力端１８ＡとMOS-FET １６のゲ
ート端子１６Ｇ間の信号線３２に接続されている。すな
わち、MOS-FET １６のドレイン−ゲート間にダイオード
２８とツェナーダイオード３０とが向合わせの状態で直
列接続されている。
【００１８】ここで、ダイオード２８は、制御回路１８
の出力端１８Ａから出力されるオン信号でMOS-FET １６
がオンしたときに分岐線２６への電流の流れを抑止する
役目を有している。
の出力端１８Ａから出力されるオン信号でMOS-FET １６
がオンしたときに分岐線２６への電流の流れを抑止する
役目を有している。
【００１９】一方、ツェナーダイオード３０は、MOS-FE
T １６のオフ時に電源ライン１４に図２（Ａ）に示す正
サージ電圧が加わった場合、ＶZD＋Ｖf 以上のサージに
対してゲード電位が持上げられ（図２（Ｂ）参照）、MO
S-FET １６をオンできる十分なゲート電位となる（ゲー
ト電位＝正サージ−（ＶZD＋Ｖf ））。
T １６のオフ時に電源ライン１４に図２（Ａ）に示す正
サージ電圧が加わった場合、ＶZD＋Ｖf 以上のサージに
対してゲード電位が持上げられ（図２（Ｂ）参照）、MO
S-FET １６をオンできる十分なゲート電位となる（ゲー
ト電位＝正サージ−（ＶZD＋Ｖf ））。
【００２０】従って、MOS-FET １６はオン信号が出力さ
れとものとみなされてオンするため、ドレイン−ソース
間が導通され、前記正サージ電圧を逃がすことになる。
れとものとみなされてオンするため、ドレイン−ソース
間が導通され、前記正サージ電圧を逃がすことになる。
【００２１】以下に本実施例の作用を説明する。MOS-FE
T １６がオフのとき、電源ライン１４に正サージ（図２
（Ａ）参照）が発生すると、ＶZD＋Ｖf 以上のサージに
対してゲート電位が持上げられ（図２（Ｂ）参照）、MO
S-FET １６をオンできる十分なゲード電圧、すなわち、
オン信号と同等と見なされ、この結果、MOS-FET １６の
ドレイン−ゲート間が導通状態となる。すなわち、正サ
ージ発生時はMOS-FET １６を強制的にオンとするため、
正サージは負荷１０、MOS-FET １６を通過して逃がすこ
とができ、MOS-FET １６の破壊と防止することができ
る。
T １６がオフのとき、電源ライン１４に正サージ（図２
（Ａ）参照）が発生すると、ＶZD＋Ｖf 以上のサージに
対してゲート電位が持上げられ（図２（Ｂ）参照）、MO
S-FET １６をオンできる十分なゲード電圧、すなわち、
オン信号と同等と見なされ、この結果、MOS-FET １６の
ドレイン−ゲート間が導通状態となる。すなわち、正サ
ージ発生時はMOS-FET １６を強制的にオンとするため、
正サージは負荷１０、MOS-FET １６を通過して逃がすこ
とができ、MOS-FET １６の破壊と防止することができ
る。
【００２２】一方、通常のオン動作時、すなわち、制御
回路１８に含まれる例えばオンオフスイッチをオンさせ
ると、出力端１８Ａからオン信号が出力される。このオ
ン信号によって、MOS-FET １６がオンされ、負荷１０が
駆動される。ところで、前記分岐線２６にツェナーダイ
オード３０のみを介在させると、このオン信号でMOS-FE
T １６がオンした状態で、分岐線２６にも電流が流れ、
オン信号の電圧が下がって、MOS-FET １６がオフされ
る。MOS-FET １６がオフされると、再度正規の電圧に復
帰してMOS-FET １６がオンされる。このようなMOS-FET
１６のオンオフ動作が不安定に繰り返されることによ
り、MOS-FET １６に負荷電流によって発熱したり破壊す
る恐れがある。
回路１８に含まれる例えばオンオフスイッチをオンさせ
ると、出力端１８Ａからオン信号が出力される。このオ
ン信号によって、MOS-FET １６がオンされ、負荷１０が
駆動される。ところで、前記分岐線２６にツェナーダイ
オード３０のみを介在させると、このオン信号でMOS-FE
T １６がオンした状態で、分岐線２６にも電流が流れ、
オン信号の電圧が下がって、MOS-FET １６がオフされ
る。MOS-FET １６がオフされると、再度正規の電圧に復
帰してMOS-FET １６がオンされる。このようなMOS-FET
１６のオンオフ動作が不安定に繰り返されることによ
り、MOS-FET １６に負荷電流によって発熱したり破壊す
る恐れがある。
【００２３】そこで、本実施例では、分岐線２６にダイ
オード２８を介在させ、オン信号出力時に分岐線に電流
が流れることを抑止し、上記不具合を解消している。こ
れにより、何ら支障なく正サージ電圧の保護を駆動回路
１２内で確実に行うことができる。
オード２８を介在させ、オン信号出力時に分岐線に電流
が流れることを抑止し、上記不具合を解消している。こ
れにより、何ら支障なく正サージ電圧の保護を駆動回路
１２内で確実に行うことができる。
【００２４】なお、本実施例に適用される負荷１０は、
例えば、車両のヘッドランプ等が適用可能となってお
り、その具体的な回路図を図４に示す。
例えば、車両のヘッドランプ等が適用可能となってお
り、その具体的な回路図を図４に示す。
【００２５】この図４の詳細に回路構成については、説
明を省略するが、図１と対応する部材及び領域を同一符
号によって示す。なお、この図４では、制御回路１８内
にダイオード２８及びツェナーダイオード３０を組み込
んである。
明を省略するが、図１と対応する部材及び領域を同一符
号によって示す。なお、この図４では、制御回路１８内
にダイオード２８及びツェナーダイオード３０を組み込
んである。
【００２６】
【発明の効果】以上説明した如く本発明に係るMOS-FET
を用いた負荷駆動回路は、回路単体でMOS-FET をサージ
電圧から確実に保護することができるという優れた効果
を有する。
を用いた負荷駆動回路は、回路単体でMOS-FET をサージ
電圧から確実に保護することができるという優れた効果
を有する。
【図１】本実施例に係る負荷駆動回路図である。
【図２】（Ａ）は正サージ電圧波形、（Ｂ）は正サージ
電圧がツェナーダイオードによってクランプされた場合
の電圧波形を示す特性図である。
電圧がツェナーダイオードによってクランプされた場合
の電圧波形を示す特性図である。
【図３】従来のMOS-FET を用いた負荷駆動回路図であ
る。
る。
【図４】負荷にランプを用いた場合の具体的な回路構成
図である。
図である。
１０ 負荷 １２ 駆動回路 １４ 電源ライン １６ MOS-FET １８ 制御回路 ２８ ダイオード ３０ ツェナーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西部 泰司 愛知県丹羽郡大口町大字豊田字野田１番地 株式会社東海理化電機製作所内
Claims (1)
- 【請求項１】 一端が電源ラインに接続された負荷の他
端をMOS-FET のドレインへ接続し、前記MOS-FET のゲー
ト−ソース間に所定電圧のオン信号を印加することによ
って、前記ドレインとアース接地されたソースとの間を
導通させ、負荷を駆動させるMOS-FET を用いた負荷駆動
回路であって、 前記MOS-FET のドレイン−ゲート間に接続され前記電源
ラインに発生するサージ電圧を前記オン信号に相当する
電圧でクランプしてゲート−ソース間へ印加するツェナ
ーダイオードと、 前記ツェナーダイオードに直列接続され、前記ツェナー
ダイオードの正方向の電流の流れを抑止するダイオード
と、 を有するMOS-FET を用いた負荷駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5110758A JPH06326579A (ja) | 1993-05-12 | 1993-05-12 | Ｍｏｓ−ｆｅｔ を用いた負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5110758A JPH06326579A (ja) | 1993-05-12 | 1993-05-12 | Ｍｏｓ−ｆｅｔ を用いた負荷駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326579A true JPH06326579A (ja) | 1994-11-25 |
Family
ID=14543823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5110758A Pending JPH06326579A (ja) | 1993-05-12 | 1993-05-12 | Ｍｏｓ−ｆｅｔ を用いた負荷駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326579A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-05-12 JP JP5110758A patent/JPH06326579A/ja active Pending
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