JP2569634Y2 - 電界効果トランジスタを用いたスイツチング回路 - Google Patents
電界効果トランジスタを用いたスイツチング回路Info
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Description
【考案の詳細な説明】 産業上の利用分野 本考案は、各種のアクチユエータを駆動するためのソ
レノイドなどの誘導負荷を駆動制御するために好適に用
いられる電界効果トランジスタを用いたスイツチング回
路に関する。
レノイドなどの誘導負荷を駆動制御するために好適に用
いられる電界効果トランジスタを用いたスイツチング回
路に関する。
従来の技術 第13図は典型的な従来技術のソレノイド駆動回路１の
電気回路図であり、第14図は他の従来技術のソレノイド
駆動回路２の電気回路図である。負荷であるソレノイド
のコイルｌの一方の端子はハイレベルの電源＋Ｂに接続
されており、他方の端子は大容量のMOS（金属酸化膜半
導体）形電界効果トランジスタ（以下、「FET」とい
う。）３のドレイン電極に接続される。このFET3のゲー
ト電極には、制御入力端子４を介して、マイクロコンピ
ユータなどによつて実現される負荷制御回路からの制御
信号が与えられ、またソース電極は接地される。このよ
うに接続されたFET3を導通／遮断制御することによつ
て、コイルｌを励磁／消磁して、ソレノイドを駆動制御
することができる。
電気回路図であり、第14図は他の従来技術のソレノイド
駆動回路２の電気回路図である。負荷であるソレノイド
のコイルｌの一方の端子はハイレベルの電源＋Ｂに接続
されており、他方の端子は大容量のMOS（金属酸化膜半
導体）形電界効果トランジスタ（以下、「FET」とい
う。）３のドレイン電極に接続される。このFET3のゲー
ト電極には、制御入力端子４を介して、マイクロコンピ
ユータなどによつて実現される負荷制御回路からの制御
信号が与えられ、またソース電極は接地される。このよ
うに接続されたFET3を導通／遮断制御することによつ
て、コイルｌを励磁／消磁して、ソレノイドを駆動制御
することができる。
誘導性の負荷であるコイルｌを通電状態から非通電状
態にすると、電流保存の法則によつて逆起電力、すなわ
ちサージが発生し、このサージによつてFET3が破壊され
るおそれがある。このため、FET3のドレイン・ソース電
極間において、第13図で示されるソレノイド駆動回路１
では、ツエナダイオードd1が接続されており、また第14
図で示されるソレノイド駆動回路２では、バリスタd2が
接続されている。これらツエナダイオードd1およびバリ
スタd2によつて、前記サージの吸収が行われる。
態にすると、電流保存の法則によつて逆起電力、すなわ
ちサージが発生し、このサージによつてFET3が破壊され
るおそれがある。このため、FET3のドレイン・ソース電
極間において、第13図で示されるソレノイド駆動回路１
では、ツエナダイオードd1が接続されており、また第14
図で示されるソレノイド駆動回路２では、バリスタd2が
接続されている。これらツエナダイオードd1およびバリ
スタd2によつて、前記サージの吸収が行われる。
考案が解決しようとする課題 上述のような従来技術では、ツエナダイオードd1やバ
リスタd2などのサージ吸収用の素子は、FET3のドレイン
・ソース電極間に接続されており、したがつてこれらの
素子の耐量は、大きな負荷電流を導通／遮断制御するFE
T3の耐量に合わせて、たとえば40V、1W程度に大きく選
ぶ必要がある。このため、これらの素子はFET3と同等の
価格となつてしまい、コストが嵩む。
リスタd2などのサージ吸収用の素子は、FET3のドレイン
・ソース電極間に接続されており、したがつてこれらの
素子の耐量は、大きな負荷電流を導通／遮断制御するFE
T3の耐量に合わせて、たとえば40V、1W程度に大きく選
ぶ必要がある。このため、これらの素子はFET3と同等の
価格となつてしまい、コストが嵩む。
また、これらのサージ吸収用の素子は、熱容量のある
大形の素子であるため、熱放散を良くするために、回路
基板に実装する際にかなりの制約が生じる。
大形の素子であるため、熱放散を良くするために、回路
基板に実装する際にかなりの制約が生じる。
さらにまた、このような問題を軽減するためには、前
記サージ吸収用の素子の耐量をできるだけ抑制すること
が望ましく、実際には、発生する可能性のあるサージに
対応して耐量の余裕を小さく選ぶこととなり、したがつ
てこれらの部品の信頼性が低下し、FET3が破壊してしま
うおそれがある。
記サージ吸収用の素子の耐量をできるだけ抑制すること
が望ましく、実際には、発生する可能性のあるサージに
対応して耐量の余裕を小さく選ぶこととなり、したがつ
てこれらの部品の信頼性が低下し、FET3が破壊してしま
うおそれがある。
本考案の目的は、誘導性負荷などによるサージを、高
い信頼性で確実に吸収することができる電界効果トラン
ジスタを用いたスイツチング回路を提供することであ
る。
い信頼性で確実に吸収することができる電界効果トラン
ジスタを用いたスイツチング回路を提供することであ
る。
課題を解決するための手段 本考案は、電界効果トランジスタと、負荷と、直流電
源とを直列に接続し、負荷と電界効果トランジスタとの
接続点の電圧を、帰還素子を介して電界効果トランジス
タのゲート電極に印加して、サージを電界効果トランジ
スタで吸収させる電界効果トランジスタを用いたスイツ
チング回路において、 前記ゲート電極には、負荷の短絡時にソース・ドレイ
ン間に流れる電流が電界効果トランジスタの定格未満で
あり、かつ、負荷接続時に電界効果トランジスタの導通
時の飽和電圧が可及的に小さい値となるゲート・ソース
間電圧に抑制するよう前記電界効果トランジスタを非飽
和状態で駆動するスイッチング制御信号を抵抗により分
圧する電圧制限回路を設けることを特徴とする電界効果
トランジスタを用いたスイツチング回路である。
源とを直列に接続し、負荷と電界効果トランジスタとの
接続点の電圧を、帰還素子を介して電界効果トランジス
タのゲート電極に印加して、サージを電界効果トランジ
スタで吸収させる電界効果トランジスタを用いたスイツ
チング回路において、 前記ゲート電極には、負荷の短絡時にソース・ドレイ
ン間に流れる電流が電界効果トランジスタの定格未満で
あり、かつ、負荷接続時に電界効果トランジスタの導通
時の飽和電圧が可及的に小さい値となるゲート・ソース
間電圧に抑制するよう前記電界効果トランジスタを非飽
和状態で駆動するスイッチング制御信号を抵抗により分
圧する電圧制限回路を設けることを特徴とする電界効果
トランジスタを用いたスイツチング回路である。
作用 本考案に従えば、たとえば誘導性の負荷への電力の供
給と遮断とは、該負荷と直流電源とに直列に接続される
電界効果トランジスタの導通／遮断動作によつて制御さ
れる。負荷と電界効果トランジスタとの接続点の電圧
は、たとえば抵抗などの帰還素子を介して電界効果トラ
ンジスタのゲート電極に印加されている。
給と遮断とは、該負荷と直流電源とに直列に接続される
電界効果トランジスタの導通／遮断動作によつて制御さ
れる。負荷と電界効果トランジスタとの接続点の電圧
は、たとえば抵抗などの帰還素子を介して電界効果トラ
ンジスタのゲート電極に印加されている。
したがつて、電界効果トランジスタを遮断する際に、
負荷のインダクタンス成分によつて発生するサージは、
該サージ電圧が電界効果トランジスタのゲートに帰還さ
れて電界効果トランジスタが導通することによつて、該
電界効果トランジスタの導通抵抗で消費され、吸収され
る。このように負荷へ電力を供給／遮断制御する電界効
果トランジスタでサージを吸収することによつて、電界
効果トランジスタのドレイン・ソース電極間には、サー
ジ吸収のための素子を介在する必要はなくなる。
負荷のインダクタンス成分によつて発生するサージは、
該サージ電圧が電界効果トランジスタのゲートに帰還さ
れて電界効果トランジスタが導通することによつて、該
電界効果トランジスタの導通抵抗で消費され、吸収され
る。このように負荷へ電力を供給／遮断制御する電界効
果トランジスタでサージを吸収することによつて、電界
効果トランジスタのドレイン・ソース電極間には、サー
ジ吸収のための素子を介在する必要はなくなる。
また、電界効果トランジスタは、負荷への電力の供給
／遮断を制御するため、その定格は負荷に対応して充分
余裕のある値に選ばれる。一方、負荷への電力供給の遮
断時に発生するサージの電流量は、一般に、電界効果ト
ランジスタを介して供給される負荷電流量と同等もしく
はそれ以下であるため、発生したサージによつて電界効
果トランジスタが破壊されるおそれはない。
／遮断を制御するため、その定格は負荷に対応して充分
余裕のある値に選ばれる。一方、負荷への電力供給の遮
断時に発生するサージの電流量は、一般に、電界効果ト
ランジスタを介して供給される負荷電流量と同等もしく
はそれ以下であるため、発生したサージによつて電界効
果トランジスタが破壊されるおそれはない。
さらにまた、サージ発生時における電界効果トランジ
スタの導通／遮断制御は、該電界効果トランジスタのゲ
ート電極に電圧を印加すればよく、したがつて帰還素子
の耐量を小さく選ぶことができる。
スタの導通／遮断制御は、該電界効果トランジスタのゲ
ート電極に電圧を印加すればよく、したがつて帰還素子
の耐量を小さく選ぶことができる。
また本考案に従えば、前記負荷への電力を供給／遮断
制御する電界効果トランジスタのゲート電極には、スイ
ッチング制御信号を抵抗により分圧する電圧制限回路が
接続される。この電圧制限回路は、負荷電流値が該電界
効果トランジスタの定格未満となるように、かつ該電界
効果トランジスタの導通時の飽和電圧が可及的に小さい
値となるように、該電界効果トランジスタを非飽和状態
で駆動してゲート・ソース間電圧を抑制する。
制御する電界効果トランジスタのゲート電極には、スイ
ッチング制御信号を抵抗により分圧する電圧制限回路が
接続される。この電圧制限回路は、負荷電流値が該電界
効果トランジスタの定格未満となるように、かつ該電界
効果トランジスタの導通時の飽和電圧が可及的に小さい
値となるように、該電界効果トランジスタを非飽和状態
で駆動してゲート・ソース間電圧を抑制する。
したがつて通常の負荷駆動時には、該電界効果トラン
ジスタの導通抵抗を小さくして電圧降下を抑制すること
ができ、また負荷が短絡するなどしたときには、負荷電
流値を該電界効果トランジスタの定格未満に制御して、
該電界効果トランジスタの破壊を防止することができる
とともに、これによつてもまた帰還素子の耐量を小さく
選ぶことができる。
ジスタの導通抵抗を小さくして電圧降下を抑制すること
ができ、また負荷が短絡するなどしたときには、負荷電
流値を該電界効果トランジスタの定格未満に制御して、
該電界効果トランジスタの破壊を防止することができる
とともに、これによつてもまた帰還素子の耐量を小さく
選ぶことができる。
実施例 第１図は、本考案の一実施例のソレノイド駆動回路11
の電気回路図である。負荷であるソレノイドのコイルＬ
の一方の端子はハイレベルの電源＋Ｂに接続されてお
り、また他方の端子はＮチヤネルのMOS形FET12のドレイ
ン電極に接続される。このFET12のゲート電極には、ス
イツチング制御信号を分圧する抵抗R0,R2によつて構成
される電圧制限回路13を介して、制御入力端子14への入
力電圧が印加される。制御入力端子14には、たとえばマ
イクロコンピユータなどによつて実現される負荷制御回
路などからの制御信号が与えられる。FET12のドレイン
電極と、コイルＬの前記他方の端子との接続点15の電
圧、すなわちFET12のドレイン・ソース間電圧VDSは、帰
還素子である抵抗R1を介して、ゲート電極に印加され
る。またこのFET12のソース電極は接地されている。
の電気回路図である。負荷であるソレノイドのコイルＬ
の一方の端子はハイレベルの電源＋Ｂに接続されてお
り、また他方の端子はＮチヤネルのMOS形FET12のドレイ
ン電極に接続される。このFET12のゲート電極には、ス
イツチング制御信号を分圧する抵抗R0,R2によつて構成
される電圧制限回路13を介して、制御入力端子14への入
力電圧が印加される。制御入力端子14には、たとえばマ
イクロコンピユータなどによつて実現される負荷制御回
路などからの制御信号が与えられる。FET12のドレイン
電極と、コイルＬの前記他方の端子との接続点15の電
圧、すなわちFET12のドレイン・ソース間電圧VDSは、帰
還素子である抵抗R1を介して、ゲート電極に印加され
る。またこのFET12のソース電極は接地されている。
時刻t1において、制御入力端子14にソレノイド駆動の
ための制御信号が与えられ、第２図（２）で示されるよ
うにFET12のゲート・ソース間電圧VGSが上昇すると、該
FET12は導通し、ドレイン・ソース間電圧VDSは第２図
（１）で示されるようにローレベルとなり、こうしてコ
イルＬが励磁されてソレノイドが駆動される。
ための制御信号が与えられ、第２図（２）で示されるよ
うにFET12のゲート・ソース間電圧VGSが上昇すると、該
FET12は導通し、ドレイン・ソース間電圧VDSは第２図
（１）で示されるようにローレベルとなり、こうしてコ
イルＬが励磁されてソレノイドが駆動される。
時刻t2において、前記制御信号の導出が停止される
と、第２図（２）で示されるようにFET12のゲート・ソ
ース間電圧VGSは降下し、FET12は遮断する。このとき、
コイルＬのインダクタンス成分によつてサージが発生
し、第２図（１）で示されるようにFET12のドレイン・
ソース間電圧VDSは上昇する。こうして発生したサージ
電圧は、前記電源の電圧＋Ｂを超え、抵抗R1,R2で分圧
されてFET12のゲート電極に印加される。これによつてF
ET12は導通し、発生したサージは該FET12の導通抵抗に
よつて消費されて吸収される。
と、第２図（２）で示されるようにFET12のゲート・ソ
ース間電圧VGSは降下し、FET12は遮断する。このとき、
コイルＬのインダクタンス成分によつてサージが発生
し、第２図（１）で示されるようにFET12のドレイン・
ソース間電圧VDSは上昇する。こうして発生したサージ
電圧は、前記電源の電圧＋Ｂを超え、抵抗R1,R2で分圧
されてFET12のゲート電極に印加される。これによつてF
ET12は導通し、発生したサージは該FET12の導通抵抗に
よつて消費されて吸収される。
この導通状態は、前記ドレイン・ソース間電圧V
DSが、抵抗R1,R2によつて予め定められる設定値Va以下
となるまで継続して行われ、サージ電圧が降下し、前記
ゲート・ソース間電圧VGSが降下してゆき、ドレイン・
ソース間電圧VDSは徐々に前記電圧＋Ｂ付近に収束して
ゆく。
DSが、抵抗R1,R2によつて予め定められる設定値Va以下
となるまで継続して行われ、サージ電圧が降下し、前記
ゲート・ソース間電圧VGSが降下してゆき、ドレイン・
ソース間電圧VDSは徐々に前記電圧＋Ｂ付近に収束して
ゆく。
このようにして、負荷であるコイルＬの遮断時に発生
するサージを、帰還素子である抵抗R1を介してFET12の
ゲート電極に印加して、該FET12を導通し、その導通抵
抗によつて前記サージを消費し吸収するようにしたの
で、従来技術の項で述べたように、FET12のドレイン・
ソース電極間にサージ吸収のための素子を設ける必要が
なくなる。また、帰還素子である抵抗R1は、FET12のゲ
ート電極に、該FET12が導通するための電圧を発生する
だけでよく、比較的耐量の小さい素子を用いることがで
き、こうして構成を簡略化して低コスト化を図ることが
できるとともに、サージ吸収のために用いる素子である
抵抗R1の回路基板への実装上の制約を小さくして、小形
化を図ることができる。
するサージを、帰還素子である抵抗R1を介してFET12の
ゲート電極に印加して、該FET12を導通し、その導通抵
抗によつて前記サージを消費し吸収するようにしたの
で、従来技術の項で述べたように、FET12のドレイン・
ソース電極間にサージ吸収のための素子を設ける必要が
なくなる。また、帰還素子である抵抗R1は、FET12のゲ
ート電極に、該FET12が導通するための電圧を発生する
だけでよく、比較的耐量の小さい素子を用いることがで
き、こうして構成を簡略化して低コスト化を図ることが
できるとともに、サージ吸収のために用いる素子である
抵抗R1の回路基板への実装上の制約を小さくして、小形
化を図ることができる。
一方、電圧制限回路13を構成する抵抗R0,R2の抵抗値
は、スイツチング制御信号を分圧して、FET12のゲート
・ソース間電圧VGSを、第３図で示されるようにコイル
Ｌを流れる負荷電流値IDがFET12の最大定格電流値IMAX
未満となるように、かつ第４図で示されるようにFET12
の導通時の飽和電圧VDS（SAT）ができるだけ低く、たと
えば0.6V程度となるような参照符W1で示される動作範囲
内に選ばれている。
は、スイツチング制御信号を分圧して、FET12のゲート
・ソース間電圧VGSを、第３図で示されるようにコイル
Ｌを流れる負荷電流値IDがFET12の最大定格電流値IMAX
未満となるように、かつ第４図で示されるようにFET12
の導通時の飽和電圧VDS（SAT）ができるだけ低く、たと
えば0.6V程度となるような参照符W1で示される動作範囲
内に選ばれている。
したがつてFET12の導通時には、該FET12による電圧降
下を抑えて、コイルＬに充分な駆動電圧を印加すること
ができる。また、コイルＬの短絡時には、前記負荷電流
値IDがFET12の最大定格な流値IMAX未満となるように、
ゲート・ソース間電圧VGSが抑制され、こうしてFET12は
常に非飽和状態で動作し、該FET12の破壊を確実に防止
することができ、信頼性を向上することができる。ま
た、この電圧制限回路13によつて、制御入力端子14から
の微小な入力電圧によるFET12の誤動作を確実に防止す
ることができる。
下を抑えて、コイルＬに充分な駆動電圧を印加すること
ができる。また、コイルＬの短絡時には、前記負荷電流
値IDがFET12の最大定格な流値IMAX未満となるように、
ゲート・ソース間電圧VGSが抑制され、こうしてFET12は
常に非飽和状態で動作し、該FET12の破壊を確実に防止
することができ、信頼性を向上することができる。ま
た、この電圧制限回路13によつて、制御入力端子14から
の微小な入力電圧によるFET12の誤動作を確実に防止す
ることができる。
なお、FET12が導通するためのゲート・ソース間電圧V
GSの閾値電圧VGS(th)と、サージ電圧Vsurgeとの関係
は、抵抗R1,R2の抵抗値を参照符と同一で表わすとき、
第１式で示されるようになる。
GSの閾値電圧VGS(th)と、サージ電圧Vsurgeとの関係
は、抵抗R1,R2の抵抗値を参照符と同一で表わすとき、
第１式で示されるようになる。
第５図は本考案の他の実施例のソレノイド駆動回路21
の電気回路図であり、前述の実施例に類似し、対応する
部分には同一の参照符を付す。このソレノイド駆動回路
21では、抵抗R1と接続点15との間にツエナダイオードD1
が介在される。ツエナダイオードD1は、サージが発生し
ていないときには遮断しており、したがつてサージが発
生していないときには確実にFET12を遮断することがで
きる。
の電気回路図であり、前述の実施例に類似し、対応する
部分には同一の参照符を付す。このソレノイド駆動回路
21では、抵抗R1と接続点15との間にツエナダイオードD1
が介在される。ツエナダイオードD1は、サージが発生し
ていないときには遮断しており、したがつてサージが発
生していないときには確実にFET12を遮断することがで
きる。
このソレノイド駆動回路21において、FET12のゲート
・ソース間電圧VGSの閾値電圧VCS(th)と、サージ電圧V
surgeとの関係は、ツエナダイオードD1のブレークダウ
ン電圧をVZとするとき、 となる。
・ソース間電圧VGSの閾値電圧VCS(th)と、サージ電圧V
surgeとの関係は、ツエナダイオードD1のブレークダウ
ン電圧をVZとするとき、 となる。
第６図は、本考案のさらに他の実施例のソレノイド駆
動回路22の電気回路図である。このソレノイド駆動回路
22では、抵抗R1と接続点15との間には、接続点15からFE
T12のゲート電極に帰還される電流に対して順方向とな
るようにダイオードD2が介在されている。このダイオー
ドD2によつて制御入力端子14からの制御信号が、第６図
において参照符I1で示されるように、抵抗R0,R1および
ダイオードD2を介する経路で、FET12のドレイン電極に
流込むことを防止することができる。
動回路22の電気回路図である。このソレノイド駆動回路
22では、抵抗R1と接続点15との間には、接続点15からFE
T12のゲート電極に帰還される電流に対して順方向とな
るようにダイオードD2が介在されている。このダイオー
ドD2によつて制御入力端子14からの制御信号が、第６図
において参照符I1で示されるように、抵抗R0,R1および
ダイオードD2を介する経路で、FET12のドレイン電極に
流込むことを防止することができる。
したがつて、前記経路を流れる電流I1による制御入力
端子14の電圧低下を抑えて、FET12が設定電圧である前
記0.6V未満の設定した不飽和領域から外れることを防止
することができる。このソレノイド駆動回路22における
FET12の前記閾値電圧VGS(th)と、サージ電圧Vsurgeとの
関係は、前記第１式と等しくなる。
端子14の電圧低下を抑えて、FET12が設定電圧である前
記0.6V未満の設定した不飽和領域から外れることを防止
することができる。このソレノイド駆動回路22における
FET12の前記閾値電圧VGS(th)と、サージ電圧Vsurgeとの
関係は、前記第１式と等しくなる。
第７図は、本考案の他の実施例のソレノイド駆動回路
23の電気回路図である。このソレノイド駆動回路23で
は、抵抗R1と接続点15との間には、ツエナダイオードD1
とダイオードD2とが介在されている。ツエナダイオード
D1のブレークダウン電圧はたとえば27Vであり、定格電
力はたとえば0.5Wである。
23の電気回路図である。このソレノイド駆動回路23で
は、抵抗R1と接続点15との間には、ツエナダイオードD1
とダイオードD2とが介在されている。ツエナダイオード
D1のブレークダウン電圧はたとえば27Vであり、定格電
力はたとえば0.5Wである。
したがつて、サージが発生していないときにはツエナ
ダイオードD1によつてFET12を確実に遮断することがで
き、また前述のような制御入力端子14からの制御信号の
ドレイン電極への流込みはダイオードD2によつて防止す
ることができる。このソレノイド駆動回路23における前
記閾値電圧VGS(th)と、サージ電圧Vsurgeとの関係は、
前記第２式と等しくなる。
ダイオードD1によつてFET12を確実に遮断することがで
き、また前述のような制御入力端子14からの制御信号の
ドレイン電極への流込みはダイオードD2によつて防止す
ることができる。このソレノイド駆動回路23における前
記閾値電圧VGS(th)と、サージ電圧Vsurgeとの関係は、
前記第２式と等しくなる。
第８図は、本考案のさらに他の実施例のソレノイド駆
動回路24の電気回路図である。このソレノイド駆動回路
24は、前述の第７図で示されるソレノイド駆動回路23と
同様に構成され、抵抗R1が省略されている。これによつ
て部品点数をさらに削減することができる。このソレノ
イド駆動回路24において、前記閾値電圧VGS(th)と、サ
ージ電圧Vsurgeとの関係は第３式で表わされる。
動回路24の電気回路図である。このソレノイド駆動回路
24は、前述の第７図で示されるソレノイド駆動回路23と
同様に構成され、抵抗R1が省略されている。これによつ
て部品点数をさらに削減することができる。このソレノ
イド駆動回路24において、前記閾値電圧VGS(th)と、サ
ージ電圧Vsurgeとの関係は第３式で表わされる。
Vsurge＝VGS(th)＋VZ …（３） 第９図は本考案の他の実施例のソレノイド駆動回路25
の電気回路図であり、前述の第１図で示されるソレノイ
ド駆動回路11に類似している。また第10図は本考案のさ
らに他の実施例のソレノイド駆動回路26の電気回路図で
あり、前述の第５図で示されるソレノイド駆動回路21に
類似している。さらにまた第11図は本考案の他の実施例
のソレノイド駆動回路27の電気回路図であり、前述の第
７図で示されるソレノイド駆動回路23に類似している。
の電気回路図であり、前述の第１図で示されるソレノイ
ド駆動回路11に類似している。また第10図は本考案のさ
らに他の実施例のソレノイド駆動回路26の電気回路図で
あり、前述の第５図で示されるソレノイド駆動回路21に
類似している。さらにまた第11図は本考案の他の実施例
のソレノイド駆動回路27の電気回路図であり、前述の第
７図で示されるソレノイド駆動回路23に類似している。
これらのソレノイド駆動回路25〜27では、電圧制限回
路16において、抵抗R2と並列にツエナダイオードD3が設
けられており、このツエナダイオードD3によつてFET12
のゲート電極に印加される電圧を、さらに高い精度で制
限することができる。なおこのような電圧制限回路16の
構成は、前述の第６図で示されるソレノイド駆動回路2
2、および第８図で示されるソレノイド駆動回路24につ
いても同様に実施することができる。
路16において、抵抗R2と並列にツエナダイオードD3が設
けられており、このツエナダイオードD3によつてFET12
のゲート電極に印加される電圧を、さらに高い精度で制
限することができる。なおこのような電圧制限回路16の
構成は、前述の第６図で示されるソレノイド駆動回路2
2、および第８図で示されるソレノイド駆動回路24につ
いても同様に実施することができる。
また第12図は本考案のさらに他の実施例のソレノイド
駆動回路28の電気回路図であり、前述の第７図で示され
るソレノイド駆動回路23に類似している。このソレノイ
ド駆動回路28では、FET12のゲート電極には抵抗R3が接
続されており、該抵抗R3は外部からの静電気に対してゲ
ートを保護するためのものである。このような構成は、
該ソレノイド駆動回路23のみでなく、他のソレノイド駆
動回路22,24〜27についても同様に実施することができ
る。
駆動回路28の電気回路図であり、前述の第７図で示され
るソレノイド駆動回路23に類似している。このソレノイ
ド駆動回路28では、FET12のゲート電極には抵抗R3が接
続されており、該抵抗R3は外部からの静電気に対してゲ
ートを保護するためのものである。このような構成は、
該ソレノイド駆動回路23のみでなく、他のソレノイド駆
動回路22,24〜27についても同様に実施することができ
る。
考案の効果 以上のように本考案によれば、たとえば誘導性の負荷
への電力の供給と遮断とを制御する電界効果トランジス
タのゲート電極に、負荷と該電界効果トランジスタとの
接続点の電圧を帰還するようにしたので、負荷電流遮断
時に負荷のインダクタンス成分によつて発生するサージ
は、該サージ電圧が電界効果トランジスタのゲートに帰
還されて電界効果トランジスタが導通することによつ
て、該電界効果トランジスタの導通抵抗で消費され、吸
収される。
への電力の供給と遮断とを制御する電界効果トランジス
タのゲート電極に、負荷と該電界効果トランジスタとの
接続点の電圧を帰還するようにしたので、負荷電流遮断
時に負荷のインダクタンス成分によつて発生するサージ
は、該サージ電圧が電界効果トランジスタのゲートに帰
還されて電界効果トランジスタが導通することによつ
て、該電界効果トランジスタの導通抵抗で消費され、吸
収される。
このようにしてサージを吸収することによつて、電界
効果トランジスタのドレイン・ソース電極間にはサージ
吸収のための素子を介在する必要はなくなり、コストを
低減することができる。また、電界効果トランジスタ
は、負荷への電力の供給／遮断を制御するため、その定
格は負荷に対応して充分余裕のある値に選ばれており、
一方、負荷への電力供給の遮断時に発生するサージの電
流量は、一般に、電界効果トランジスタを介して供給さ
れる負荷電流量と同等もしくはそれ以下であるため、発
生したサージによつて電界効果トランジスタが破壊され
るおそれはなく、サージを高い信頼性で確実に吸収する
ことができる。さらにまた、サージ発生時における電界
効果トランジスタの導通／遮断制御は、該電界効果トラ
ンジスタのゲート電極に電圧を印加すればよく、したが
つて帰還素子の耐量を小さくすることができ、低コスト
で実現することができる。
効果トランジスタのドレイン・ソース電極間にはサージ
吸収のための素子を介在する必要はなくなり、コストを
低減することができる。また、電界効果トランジスタ
は、負荷への電力の供給／遮断を制御するため、その定
格は負荷に対応して充分余裕のある値に選ばれており、
一方、負荷への電力供給の遮断時に発生するサージの電
流量は、一般に、電界効果トランジスタを介して供給さ
れる負荷電流量と同等もしくはそれ以下であるため、発
生したサージによつて電界効果トランジスタが破壊され
るおそれはなく、サージを高い信頼性で確実に吸収する
ことができる。さらにまた、サージ発生時における電界
効果トランジスタの導通／遮断制御は、該電界効果トラ
ンジスタのゲート電極に電圧を印加すればよく、したが
つて帰還素子の耐量を小さくすることができ、低コスト
で実現することができる。
また本考案によれば、前記負荷への電力を供給／遮断
制御する電界効果トランジスタのゲート電極には、負荷
電流値が該電界効果トランジスタの定格未満となるよう
に、かつ該電界効果トランジスタの導通時の飽和電圧が
可及的に小さい値となるようにゲート・ソース間電圧を
抑制する電圧制限回路を接続するようにしたので、通常
の負荷駆動時には、該電界効果トランジスタの導通抵抗
を小さくして電圧降下を抑制することができ、また負荷
が短絡するなどしたときには、負荷電流値を該電界効果
トランジスタの定格未満に抑制して、該電界効果トラン
ジスタの破壊を防止し、信頼性を向上することができる
とともに、これによつてもまた帰還素子の耐量を小さく
することができる。
制御する電界効果トランジスタのゲート電極には、負荷
電流値が該電界効果トランジスタの定格未満となるよう
に、かつ該電界効果トランジスタの導通時の飽和電圧が
可及的に小さい値となるようにゲート・ソース間電圧を
抑制する電圧制限回路を接続するようにしたので、通常
の負荷駆動時には、該電界効果トランジスタの導通抵抗
を小さくして電圧降下を抑制することができ、また負荷
が短絡するなどしたときには、負荷電流値を該電界効果
トランジスタの定格未満に抑制して、該電界効果トラン
ジスタの破壊を防止し、信頼性を向上することができる
とともに、これによつてもまた帰還素子の耐量を小さく
することができる。
第１図は本考案の一実施例のソレノイド駆動回路11の電
気回路図、第２図はソレノイド駆動回路11の動作を説明
するための波形図、第３図および第４図はFET12の動作
範囲W1を示すグラフ、第５図は本考案の他の実施例のソ
レノイド駆動回路21の電気回路図、第６図は本考案のさ
らに他の実施例のソレノイド駆動回路22の電気回路図、
第７図は本考案の他の実施例のソレノイド駆動回路23の
電気回路図、第８図は本考案のさらに他の実施例のソレ
ノイド駆動回路24の電気回路図、第９図は本考案の他の
実施例のソレノイド駆動回路25の電気回路図、第10図は
本考案のさらに他の実施例のソレノイド駆動回路26の電
気回路図、第11図は本考案の他の実施例のソレノイド駆
動回路27の電気回路図、第12図は本考案のさらに他の実
施例のソレノイド駆動回路28の電気回路図、第13図は従
来技術のソレノイド駆動回路１の電気回路図、第14図は
他の従来技術のソレノイド駆動回路２の電気回路図であ
る。 11,21〜28…ソレノイド駆動回路、12…FET、13,16…電
圧制限回路、15…接続点、D1,D3…ツエナダイオード、D
2…ダイオード、Ｌ…コイル、R0,R1,R2,R3…抵抗
気回路図、第２図はソレノイド駆動回路11の動作を説明
するための波形図、第３図および第４図はFET12の動作
範囲W1を示すグラフ、第５図は本考案の他の実施例のソ
レノイド駆動回路21の電気回路図、第６図は本考案のさ
らに他の実施例のソレノイド駆動回路22の電気回路図、
第７図は本考案の他の実施例のソレノイド駆動回路23の
電気回路図、第８図は本考案のさらに他の実施例のソレ
ノイド駆動回路24の電気回路図、第９図は本考案の他の
実施例のソレノイド駆動回路25の電気回路図、第10図は
本考案のさらに他の実施例のソレノイド駆動回路26の電
気回路図、第11図は本考案の他の実施例のソレノイド駆
動回路27の電気回路図、第12図は本考案のさらに他の実
施例のソレノイド駆動回路28の電気回路図、第13図は従
来技術のソレノイド駆動回路１の電気回路図、第14図は
他の従来技術のソレノイド駆動回路２の電気回路図であ
る。 11,21〜28…ソレノイド駆動回路、12…FET、13,16…電
圧制限回路、15…接続点、D1,D3…ツエナダイオード、D
2…ダイオード、Ｌ…コイル、R0,R1,R2,R3…抵抗
フロントページの続き (72)考案者 藤田 泰裕 兵庫県神戸市兵庫区御所通１丁目２番28 号 富士通テン株式会社内 (56)参考文献 特開 昭63−285022（ＪＰ，Ａ) 特開 昭63−37712（ＪＰ，Ａ)
Claims (1)
- 【請求項１】電界効果トランジスタと、負荷と、直流電
源とを直列に接続し、負荷と電界効果トランジスタとの
接続点の電圧を、帰還素子を介して電界効果トランジス
タのゲート電極に印加して、サージを電界効果トランジ
スタで吸収させる電界効果トランジスタを用いたスイツ
チング回路において、 前記ゲート電極には、負荷の短絡時にソース・ドレイン
間に流れる電流が電界効果トランジスタの定格未満であ
り、かつ、負荷接続時に電界効果トランジスタの導通時
の飽和電圧が可及的に小さい値となるゲート・ソース間
電圧に抑制するよう前記電界効果トランジスタを非飽和
状態で駆動するスイッチング制御信号を抵抗により分圧
する電圧制限回路を設けることを特徴とする電界効果ト
ランジスタを用いたスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989012347U JP2569634Y2 (ja) | 1989-02-04 | 1989-02-04 | 電界効果トランジスタを用いたスイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989012347U JP2569634Y2 (ja) | 1989-02-04 | 1989-02-04 | 電界効果トランジスタを用いたスイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02103927U JPH02103927U (ja) | 1990-08-17 |
| JP2569634Y2 true JP2569634Y2 (ja) | 1998-04-28 |
Family
ID=31221714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989012347U Expired - Lifetime JP2569634Y2 (ja) | 1989-02-04 | 1989-02-04 | 電界効果トランジスタを用いたスイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569634Y2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3752943B2 (ja) * | 2000-01-31 | 2006-03-08 | 株式会社日立製作所 | 半導体素子の駆動装置及びその制御方法 |
| JP4506276B2 (ja) * | 2004-05-17 | 2010-07-21 | 富士電機システムズ株式会社 | 自己消弧形半導体素子の駆動回路 |
| JP2006353093A (ja) * | 2005-02-17 | 2006-12-28 | Hitachi Ltd | 半導体素子の制御方法 |
| JP4736569B2 (ja) * | 2005-07-01 | 2011-07-27 | 株式会社デンソー | 誘導性負荷の異常検出装置 |
| JP4971848B2 (ja) * | 2006-03-22 | 2012-07-11 | 株式会社豊田中央研究所 | 低スイッチング損失、低ノイズを両立するパワーｍｏｓ回路 |
| DE102007063687B4 (de) | 2006-03-22 | 2013-03-14 | Denso Corporation | Schaltkreis mit einem Transistor |
| JP5112184B2 (ja) * | 2008-06-24 | 2013-01-09 | 日立オートモティブシステムズ株式会社 | 流量計及び流量計測装置 |
| JP5704105B2 (ja) * | 2012-03-28 | 2015-04-22 | 株式会社デンソー | 半導体装置 |
| JP5863183B2 (ja) * | 2012-05-31 | 2016-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337712A (ja) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | 電界効果トランジスタの保護回路 |
| JPH0834419B2 (ja) * | 1987-05-18 | 1996-03-29 | 住友電気工業株式会社 | 短絡保護機能付集積回路 |
-
1989
- 1989-02-04 JP JP1989012347U patent/JP2569634Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02103927U (ja) | 1990-08-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |