JPH0767330A - 冗長構成電源回路 - Google Patents
冗長構成電源回路Info
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- JPH0767330A JPH0767330A JP5235911A JP23591193A JPH0767330A JP H0767330 A JPH0767330 A JP H0767330A JP 5235911 A JP5235911 A JP 5235911A JP 23591193 A JP23591193 A JP 23591193A JP H0767330 A JPH0767330 A JP H0767330A
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- Japan
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- power supply
- output
- voltage
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33569—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
- H02M3/33576—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【目的】 通信用冗長構成電源の低損失化と内部部品障
害に対する高速応答性を実現する。 【構成】 出力逆流阻止素子としてＦＥＴ１１を用い、
そのゲート制御を内部側電圧制御用誤差増幅器１３ａの
出力電圧で行うようにする。この誤差増幅器１３ａ出力
を用いることで障害等による電源出力電圧の低下を数ｍ
Ｖの高感度で検出し、かつ高速に応答するため、ＦＥＴ
１１を急速にカットオフできる。これにより、従来のＦ
ＥＴ方式で問題があった部品短絡障害等による出力電圧
落込みを防止し、ＳＢＤ等のダイオード並みの性能を実
現する。
害に対する高速応答性を実現する。 【構成】 出力逆流阻止素子としてＦＥＴ１１を用い、
そのゲート制御を内部側電圧制御用誤差増幅器１３ａの
出力電圧で行うようにする。この誤差増幅器１３ａ出力
を用いることで障害等による電源出力電圧の低下を数ｍ
Ｖの高感度で検出し、かつ高速に応答するため、ＦＥＴ
１１を急速にカットオフできる。これにより、従来のＦ
ＥＴ方式で問題があった部品短絡障害等による出力電圧
落込みを防止し、ＳＢＤ等のダイオード並みの性能を実
現する。
Description
【０００１】
【産業上の利用分野】本発明は通信装置に用いる冗長電
源回路に関するものである。
源回路に関するものである。
【０００２】
【従来の技術】従来の冗長構成電源は逆流阻止素子とし
て一般的にはＳＢＤ等のダイオードを用いていたが、ダ
イオードは基本的に一定の電圧降下を生じるため電力損
失が大きく、電源の変換効率が悪かった。また、これを
改善する手段として逆流阻止素子に電界効果型トランジ
スタ（ＦＥＴ）を用いることが考えられている。その一
例として、例えば、特願昭６２−２６５０４４号に記載
されたスイッチング電源回路を図３に示し説明する。
て一般的にはＳＢＤ等のダイオードを用いていたが、ダ
イオードは基本的に一定の電圧降下を生じるため電力損
失が大きく、電源の変換効率が悪かった。また、これを
改善する手段として逆流阻止素子に電界効果型トランジ
スタ（ＦＥＴ）を用いることが考えられている。その一
例として、例えば、特願昭６２−２６５０４４号に記載
されたスイッチング電源回路を図３に示し説明する。
【０００３】従来のスイッチング電源回路はこの図３に
示すように、入力電源２１に直列接続された電圧変換ト
ランス２２の１次巻線２２ａおよびスイッチングトラン
ジスタ２３と、この電圧変換トランス２２の２次巻線２
２ｂに接続された整流ダイオード２４，２５と、チョー
クコイル２９とコンデンサ３０よりなる平滑フィルタ
と、電圧制御回路３２および負荷３３からなる通常のフ
ォワードコンバータに接続されたＦＥＴ３１と、コンデ
ンサ２７およびバイアス抵抗２８よりなる整流回路を有
する。
示すように、入力電源２１に直列接続された電圧変換ト
ランス２２の１次巻線２２ａおよびスイッチングトラン
ジスタ２３と、この電圧変換トランス２２の２次巻線２
２ｂに接続された整流ダイオード２４，２５と、チョー
クコイル２９とコンデンサ３０よりなる平滑フィルタ
と、電圧制御回路３２および負荷３３からなる通常のフ
ォワードコンバータに接続されたＦＥＴ３１と、コンデ
ンサ２７およびバイアス抵抗２８よりなる整流回路を有
する。
【０００４】そして、ＦＥＴ３１はチョークコイル２９
とコンデンサ３０よりなる平滑フィルタと負荷３３の間
に挿入され、ソース電極がその平滑フィルタ出力に、ド
レイン電極が負荷３３にそれぞれ接続され、ゲート電極
が電圧変換トランス２２の２次巻線２２ｂに接続された
ダイオード２６およびコンデンサ２７とバイアス抵抗２
８よりなる整流回路に接続されている。３４は他系冗長
電源で、この他系冗長電源３４は入力電源３１〜電圧制
御回路３２の構成要素を持つこの電源と同一構成の電源
である。
とコンデンサ３０よりなる平滑フィルタと負荷３３の間
に挿入され、ソース電極がその平滑フィルタ出力に、ド
レイン電極が負荷３３にそれぞれ接続され、ゲート電極
が電圧変換トランス２２の２次巻線２２ｂに接続された
ダイオード２６およびコンデンサ２７とバイアス抵抗２
８よりなる整流回路に接続されている。３４は他系冗長
電源で、この他系冗長電源３４は入力電源３１〜電圧制
御回路３２の構成要素を持つこの電源と同一構成の電源
である。
【０００５】つぎに動作について説明する。まず、電源
が正常に動作している状態ではダイオード２６の出力電
圧はスイッチング電源特有のデューティ条件から電源出
力電圧の２〜３倍の電圧となっており、ＦＥＴ３１のゲ
ート−ソース間電圧は出力電圧の１〜２倍となってお
り、ＦＥＴ３１は十分オンしている。そして、ＦＥＴ３
１の電圧降下は下記式（１）となり、ＦＥＴ３１のオン
抵抗ＲONの低いＦＥＴを選ぶことにより電圧降下は通常
のダイオードを用いたときより大幅に小さくでき、電力
損失を低減化することができる。 ＶDS＝ＲON×Ｉout ・・・・・（１） なお、ＶDS：ソース・ドレイン間電圧、 Ｉout：出力電
流である。
が正常に動作している状態ではダイオード２６の出力電
圧はスイッチング電源特有のデューティ条件から電源出
力電圧の２〜３倍の電圧となっており、ＦＥＴ３１のゲ
ート−ソース間電圧は出力電圧の１〜２倍となってお
り、ＦＥＴ３１は十分オンしている。そして、ＦＥＴ３
１の電圧降下は下記式（１）となり、ＦＥＴ３１のオン
抵抗ＲONの低いＦＥＴを選ぶことにより電圧降下は通常
のダイオードを用いたときより大幅に小さくでき、電力
損失を低減化することができる。 ＶDS＝ＲON×Ｉout ・・・・・（１） なお、ＶDS：ソース・ドレイン間電圧、 Ｉout：出力電
流である。
【０００６】つぎに、電源が何らかの障害またはスイッ
チオフ等により停止しているときは電圧変換トランス２
２の誘起電圧は零（０）になるため、バイアス抵抗２８
によりＦＥＴ３１のゲート電位は零にクランプされ、こ
のＦＥＴ３１はオフとなる。
チオフ等により停止しているときは電圧変換トランス２
２の誘起電圧は零（０）になるため、バイアス抵抗２８
によりＦＥＴ３１のゲート電位は零にクランプされ、こ
のＦＥＴ３１はオフとなる。
【０００７】
【発明が解決しようとする課題】この従来のスイッチン
グ電源回路では、ＦＥＴのゲート駆動スピードが遅く、
整流ダイオードなどの短絡障害時に出力電流を吸い込
み、出力電圧変動が大きくなるという問題があった。本
発明はかかる問題を解決するためになされたもので、通
信機用冗長構成電源の低損失化と内部部品障害に対する
高速応答性を実現する冗長構成電源回路を得ることを目
的とする。
グ電源回路では、ＦＥＴのゲート駆動スピードが遅く、
整流ダイオードなどの短絡障害時に出力電流を吸い込
み、出力電圧変動が大きくなるという問題があった。本
発明はかかる問題を解決するためになされたもので、通
信機用冗長構成電源の低損失化と内部部品障害に対する
高速応答性を実現する冗長構成電源回路を得ることを目
的とする。
【０００８】
【課題を解決するための手段】本発明の冗長構成電源回
路は、出力側に逆流阻止素子を有し、この逆流阻止素子
の出力側と内部側にそれぞれ誤差増幅器を設置してこの
逆流阻止素子の出力側と内部側の両側の電圧を制御する
ように構成した冗長構成電源において、上記逆流阻止素
子として電界効果型トランジスタをそのボディダイオー
ドが通常出力電流に対して逆方向となるよう接続して用
い、内部側誤差増幅器の出力電圧を検出する電圧検出回
路の出力で上記電界効果型トランジスタのゲート電圧を
制御するようにしたものである。
路は、出力側に逆流阻止素子を有し、この逆流阻止素子
の出力側と内部側にそれぞれ誤差増幅器を設置してこの
逆流阻止素子の出力側と内部側の両側の電圧を制御する
ように構成した冗長構成電源において、上記逆流阻止素
子として電界効果型トランジスタをそのボディダイオー
ドが通常出力電流に対して逆方向となるよう接続して用
い、内部側誤差増幅器の出力電圧を検出する電圧検出回
路の出力で上記電界効果型トランジスタのゲート電圧を
制御するようにしたものである。
【０００９】
【作用】本発明においては、冗長構成電源の内部側誤差
増幅器の出力電圧を検出して逆流阻止用ＦＥＴのゲート
を制御する。
増幅器の出力電圧を検出して逆流阻止用ＦＥＴのゲート
を制御する。
【００１０】
【実施例】つぎに本発明について図面を参照して説明す
る。図１は本発明による冗長構成電源回路の一実施例を
示す回路図である。この図１において、１は入力電源
で、この入力電源１には電圧変換トランス２の１次巻線
２ａとスイッチングトランジスタ３が直列に接続されて
いる。この電圧変換トランス２の２次巻線２ｂには整流
ダイオード４，５が接続され、この整流ダイオード４，
５のカソード接続点にはチョークコイル８とコンデータ
９よりなる平滑フィルタが接続されている。
る。図１は本発明による冗長構成電源回路の一実施例を
示す回路図である。この図１において、１は入力電源
で、この入力電源１には電圧変換トランス２の１次巻線
２ａとスイッチングトランジスタ３が直列に接続されて
いる。この電圧変換トランス２の２次巻線２ｂには整流
ダイオード４，５が接続され、この整流ダイオード４，
５のカソード接続点にはチョークコイル８とコンデータ
９よりなる平滑フィルタが接続されている。
【００１１】そして、電圧制御回路１２からなる通常の
スイッチング電源に逆流阻止用ＦＥＴ１１とこのＦＥＴ
１１のゲート駆動電源用ダイオード６、フィルタコンデ
ンサ７、ゲートバイアス抵抗１０を付加し、誤差増幅器
を内部電圧制御用誤差増幅器１３ａと出力電圧制御用誤
差増幅器１３ｂに分割し、この内部電圧制御用および出
力電圧制御用の各誤差増幅器１３ａ，１３ｂの両出力を
混合するＭＩＸ回路１５を通してＰＷＭ制御回路１６を
駆動する構成としている。また、内部電圧制御用誤差増
幅器１３ａの出力は電圧検出回路１４に印加され、ＦＥ
Ｔ１１のゲート電圧を駆動する構成としている。１７は
負荷、１８は他系冗長電源である。
スイッチング電源に逆流阻止用ＦＥＴ１１とこのＦＥＴ
１１のゲート駆動電源用ダイオード６、フィルタコンデ
ンサ７、ゲートバイアス抵抗１０を付加し、誤差増幅器
を内部電圧制御用誤差増幅器１３ａと出力電圧制御用誤
差増幅器１３ｂに分割し、この内部電圧制御用および出
力電圧制御用の各誤差増幅器１３ａ，１３ｂの両出力を
混合するＭＩＸ回路１５を通してＰＷＭ制御回路１６を
駆動する構成としている。また、内部電圧制御用誤差増
幅器１３ａの出力は電圧検出回路１４に印加され、ＦＥ
Ｔ１１のゲート電圧を駆動する構成としている。１７は
負荷、１８は他系冗長電源である。
【００１２】このように、出力側に逆流阻止素子を有
し、この逆流阻止素子の出力側と内部側にそれぞれ誤差
増幅器１３ａ，１３ｂを設置してこの逆流阻止素子の出
力側と内部側の両側の電圧を制御するよう構成し、逆流
阻止素子としてＦＥＴ１１をそのボディダイオードが通
常出力電流に対して逆方向となるよう接続して用い、内
部側誤差増幅器１３ａの出力電圧を検出する電圧検出回
路１４の出力でＦＥＴ１１のゲート電圧を制御するよう
に構成されている。
し、この逆流阻止素子の出力側と内部側にそれぞれ誤差
増幅器１３ａ，１３ｂを設置してこの逆流阻止素子の出
力側と内部側の両側の電圧を制御するよう構成し、逆流
阻止素子としてＦＥＴ１１をそのボディダイオードが通
常出力電流に対して逆方向となるよう接続して用い、内
部側誤差増幅器１３ａの出力電圧を検出する電圧検出回
路１４の出力でＦＥＴ１１のゲート電圧を制御するよう
に構成されている。
【００１３】つぎに、この図１に示す実施例の動作を本
発明の動作原理を示すタイムチャート２を参照して説明
する。まず、いま時点ｔ0 で電源が起動され出力電圧Ｖ
1 が上昇していく過程ではこの出力電圧Ｖ1 が設定値Ｖ
0 まで達していないため誤差増幅器１３ａの出力Ｖaは
最大パルス幅を要求しパルス幅基準を与える三角波に比
べ低い最低電圧にクランプされている。そして、電圧検
出回路１４の検出電圧ＶDET は図２の２点鎖線に示す設
定値としてあるため、この電圧検出回路１４の出力ＶG
はロー（Ｌow）のままで逆流阻止用のＦＥＴ１１はカッ
トオフであり、電源内部は負荷側とは切り放されてい
る。
発明の動作原理を示すタイムチャート２を参照して説明
する。まず、いま時点ｔ0 で電源が起動され出力電圧Ｖ
1 が上昇していく過程ではこの出力電圧Ｖ1 が設定値Ｖ
0 まで達していないため誤差増幅器１３ａの出力Ｖaは
最大パルス幅を要求しパルス幅基準を与える三角波に比
べ低い最低電圧にクランプされている。そして、電圧検
出回路１４の検出電圧ＶDET は図２の２点鎖線に示す設
定値としてあるため、この電圧検出回路１４の出力ＶG
はロー（Ｌow）のままで逆流阻止用のＦＥＴ１１はカッ
トオフであり、電源内部は負荷側とは切り放されてい
る。
【００１４】つぎに、時点ｔ1 で出力電圧Ｖ1 が設定値
Ｖ0 に達すると誤差増幅器１３ａの出力Ｖa は上昇を始
め、三角波電圧振幅レベルをクロスする。このとき、誤
差増幅器１３ａと１３ｂの設定電圧が同一（設定値
Ｖ0） とすると、ＭＩＸ回路１５の働きで出力電圧Ｖ1
は設定値Ｖ0 を越え、ＶF ＝ＦＥＴのオン抵抗×Ｉout
の電圧でクランプされる。ここで、Ｉout は出力電流で
ある。このとき、誤差増幅器１３ａの出力Ｖa は誤差増
幅器１３ａの設定値Ｖ0 より出力電圧Ｖ1 が高くなるた
め、パルス幅ゼロを設定する最高電圧にクランプされ
る。また、電圧検出回路１４の出力は誤差増幅器１３ａ
の出力Ｖa が電圧検出回路１４の検出電圧ＶDET を越え
た時点でハイ（Ｈigh） となり、ＦＥＴ１１を導通させ
ている。
Ｖ0 に達すると誤差増幅器１３ａの出力Ｖa は上昇を始
め、三角波電圧振幅レベルをクロスする。このとき、誤
差増幅器１３ａと１３ｂの設定電圧が同一（設定値
Ｖ0） とすると、ＭＩＸ回路１５の働きで出力電圧Ｖ1
は設定値Ｖ0 を越え、ＶF ＝ＦＥＴのオン抵抗×Ｉout
の電圧でクランプされる。ここで、Ｉout は出力電流で
ある。このとき、誤差増幅器１３ａの出力Ｖa は誤差増
幅器１３ａの設定値Ｖ0 より出力電圧Ｖ1 が高くなるた
め、パルス幅ゼロを設定する最高電圧にクランプされ
る。また、電圧検出回路１４の出力は誤差増幅器１３ａ
の出力Ｖa が電圧検出回路１４の検出電圧ＶDET を越え
た時点でハイ（Ｈigh） となり、ＦＥＴ１１を導通させ
ている。
【００１５】いま、時点ｔ3 で相手側他系冗長電源１８
の出力が設定値Ｖ0 より高くなった場合には、誤差増幅
器１３ｂの出力はパルス幅ゼロを要求し、出力電圧Ｖ1
が低下するが出力電圧Ｖ1 が設定値Ｖ0 に等しくなった
時点で誤差増幅器１３ａが制御を開始し、電源の内側電
圧は設定値Ｖ0 に制御される。
の出力が設定値Ｖ0 より高くなった場合には、誤差増幅
器１３ｂの出力はパルス幅ゼロを要求し、出力電圧Ｖ1
が低下するが出力電圧Ｖ1 が設定値Ｖ0 に等しくなった
時点で誤差増幅器１３ａが制御を開始し、電源の内側電
圧は設定値Ｖ0 に制御される。
【００１６】つぎに、いま、時点ｔ5 で何等かの電源内
部障害、例えば、整流ダイオード４の短絡破壊が発生し
出力電圧Ｖ1 が急速に低下した場合には、誤差増幅器１
３ａの出力Ｖa は出力電圧Ｖ1 が設定値Ｖ0 を数ｍＶ下
廻った時点で最低電圧まで低下し、電圧検出回路１４の
検出電圧ＶDET を下廻るようになるため直ちに電圧検出
回路１４の出力ＶG がロー（Ｌow）となり、ＦＥＴ１１
をオフして急速に負荷側から切り放すため整流ダイオー
ド４が短絡することにより他系冗長電源１８から電流吸
収するのを防止し、負荷１７の電源電圧が低下するのを
防止する。
部障害、例えば、整流ダイオード４の短絡破壊が発生し
出力電圧Ｖ1 が急速に低下した場合には、誤差増幅器１
３ａの出力Ｖa は出力電圧Ｖ1 が設定値Ｖ0 を数ｍＶ下
廻った時点で最低電圧まで低下し、電圧検出回路１４の
検出電圧ＶDET を下廻るようになるため直ちに電圧検出
回路１４の出力ＶG がロー（Ｌow）となり、ＦＥＴ１１
をオフして急速に負荷側から切り放すため整流ダイオー
ド４が短絡することにより他系冗長電源１８から電流吸
収するのを防止し、負荷１７の電源電圧が低下するのを
防止する。
【００１７】なお、ここでは本発明の実施例を１石フォ
ワードスイッチング電源を用いて説明したが、フライバ
ック形電源、ドロッパー電源等においても同様の回路構
成で冗長構成を実現できる。
ワードスイッチング電源を用いて説明したが、フライバ
ック形電源、ドロッパー電源等においても同様の回路構
成で冗長構成を実現できる。
【００１８】
【発明の効果】以上説明したように本発明は、冗長構成
電源の内部側誤差増幅器の出力電圧を検出して逆流阻止
用ＦＥＴのゲートを制御するようにしたので、極めて高
感度でかつ応答速度が速く、また従来のＦＥＴを用いた
冗長構成電源における内部素子破壊時の出力電圧変動問
題を解決し、かつ極めて小数の部品で構成することがで
きるという効果を有する。
電源の内部側誤差増幅器の出力電圧を検出して逆流阻止
用ＦＥＴのゲートを制御するようにしたので、極めて高
感度でかつ応答速度が速く、また従来のＦＥＴを用いた
冗長構成電源における内部素子破壊時の出力電圧変動問
題を解決し、かつ極めて小数の部品で構成することがで
きるという効果を有する。
【図１】本発明による冗長構成電源回路の一実施例を示
す回路図である。
す回路図である。
【図２】図１の動作説明に供するタイムチャートであ
る。
る。
【図３】従来のスイッチング電源回路の一例を示す回路
図である。
図である。
１１ ＦＥＴ １２ 電圧制御回路 １３ａ，１３ｂ 誤差増幅器 １４ 電圧検出回路 １５ ＭＩＸ回路 １６ ＰＷＭ制御回路 １７ 負荷 １８ 他系冗長電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年８月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】本発明の冗長構成電源回
路は、出力側に逆流阻止素子を有し、この逆流阻止素子
の出力側と内部側にそれぞれ誤差増幅器を設置してこの
逆流阻止素子の出力側と内部側の両側の電圧を制御する
ように構成した冗長構成電源において、上記逆流阻止素
子として電界効果型トランジスタを用い、内部側誤差増
幅器の出力電圧を検出する電圧検出回路の出力で上記電
界効果型トランジスタのゲート電圧を制御するようにし
たものである。
路は、出力側に逆流阻止素子を有し、この逆流阻止素子
の出力側と内部側にそれぞれ誤差増幅器を設置してこの
逆流阻止素子の出力側と内部側の両側の電圧を制御する
ように構成した冗長構成電源において、上記逆流阻止素
子として電界効果型トランジスタを用い、内部側誤差増
幅器の出力電圧を検出する電圧検出回路の出力で上記電
界効果型トランジスタのゲート電圧を制御するようにし
たものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】このように、出力側に逆流阻止素子を有
し、この逆流阻止素子の出力側と内部側にそれぞれ誤差
増幅器１３ａ，１３ｂを設置してこの逆流阻止素子の出
力側と内部側の両側の電圧を制御するよう構成し、逆流
阻止素子としてＦＥＴ１１を用い、内部側誤差増幅器１
３ａの出力電圧を検出する電圧検出回路１４の出力でＦ
ＥＴ１１のゲート電圧を制御するように構成されてい
る。
し、この逆流阻止素子の出力側と内部側にそれぞれ誤差
増幅器１３ａ，１３ｂを設置してこの逆流阻止素子の出
力側と内部側の両側の電圧を制御するよう構成し、逆流
阻止素子としてＦＥＴ１１を用い、内部側誤差増幅器１
３ａの出力電圧を検出する電圧検出回路１４の出力でＦ
ＥＴ１１のゲート電圧を制御するように構成されてい
る。
Claims (2)
- 【請求項１】 出力側に逆流阻止素子を有し、この逆流
阻止素子の出力側と内部側にそれぞれ誤差増幅器を設置
して前記逆流阻止素子の出力側と内部側の両側の電圧を
制御するように構成した冗長構成電源において、前記逆
流阻止素子として電界効果型トランジスタをそのボディ
ダイオードが通常出力電流に対して逆方向となるよう接
続して用い、内部側誤差増幅器の出力電圧を検出する電
圧検出回路の出力で前記電界効果型トランジスタのゲー
ト電圧を制御するようにしたことを特徴とする冗長構成
電源回路。 - 【請求項２】 請求項１記載の冗長構成電源回路におい
て、電界効果型トランジスタの内部側誤差増幅器の出力
と前記電界効果型トランジスタの外部側誤差増幅器の出
力を混合するミキサ回路と、このミキサ回路の出力を入
力とし出力でスイッチングトランジスタを制御するＰＷ
Ｍ制御回路を有する電圧制御回路を備えたことを特徴と
する冗長構成電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235911A JP2646969B2 (ja) | 1993-08-30 | 1993-08-30 | 冗長構成電源回路 |
| US08/298,432 US5440223A (en) | 1993-08-30 | 1994-08-30 | Switching power circuit with redundant structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235911A JP2646969B2 (ja) | 1993-08-30 | 1993-08-30 | 冗長構成電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0767330A true JPH0767330A (ja) | 1995-03-10 |
| JP2646969B2 JP2646969B2 (ja) | 1997-08-27 |
Family
ID=16993068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5235911A Expired - Lifetime JP2646969B2 (ja) | 1993-08-30 | 1993-08-30 | 冗長構成電源回路 |
Country Status (2)
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1994
- 1994-08-30 US US08/298,432 patent/US5440223A/en not_active Expired - Fee Related
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Also Published As
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| US5440223A (en) | 1995-08-08 |
| JP2646969B2 (ja) | 1997-08-27 |
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