JP3543287B2 - 電源回路 - Google Patents
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【０００１】
【産業上の利用分野】
本発明は，整流側或いはフライホイール側にＦＥＴを用いた電源回路に関する。
【０００２】
【従来の技術】
図１０は従来の電源回路を説明するための図である。
【０００３】
図１０において，入力端子１，１’間に平滑用コンデンサ２を接続し，コンデンサ２に並列に，トランス３の１次巻線Ｎ１，主スイッチング素子４，電流検出回路，例えば電流検出用抵抗５からなる直列回路を接続する。トランス３の２次巻線Ｎ２間にＦＥＴ６とダイオード７の直列回路を接続し，フライホイール側のＦＥＴ６に並列にコンデンサ８とチョークコイル９の直列回路からなる平滑回路を接続する。
【０００４】
ダイオード７の両端に抵抗１０と抵抗１１の直列回路を接続し，抵抗１０と抵抗１１の接続点をＦＥＴ６のゲートに接続する。コンデンサ８の両端から出力端子１２，１２’を介して直流電圧を出力する。２次側制御回路１３は出力端子１２，１２’の電圧を検出し，比較増幅した信号をホトカプラ１４に供給する。制御回路１５は，ホトカプラ１４の信号により主スイッチング素子４のオン，オフ比を制御すると共に，抵抗５の両端電圧を比較増幅回路１６により比較増幅した信号によっても，主スイッチング素子４のオン，オフ比を制御する機能を有する。
【０００５】
次に動作を説明する。
【０００６】
先ず，制御回路１５より主スイッチング素子４に駆動信号が印加されると，主スイッチング素子４がオンし，トランス３の１次巻線Ｎ１を介して電流が主スイッチング素子４に流れる。トランス３の２次巻線Ｎ２には，黒印側を正とする電圧が誘起し，コンデンサ８，チョークコイル９，ダイオード７を介して出力側に電流が供給される。
【０００７】
次に，制御回路１５の駆動信号が消失すると，主スイッチング素子４がオフする。主スイッチング素子４のオン期間にチョークコイル９に蓄積されたエネルギがＦＥＴ６を介してコンデンサ８と出力に供給される。このとき，トランス３の２次巻線Ｎ２の黒印側を負とする電圧によりＦＥＴ６のゲートに電流が供給されるので，ＦＥＴ６がオンし，ＦＥＴ６のソース・ドレイン間はＦＥＴ６のボディダイオードの順方向電圧より低くなり，ＦＥＴ６に生じる損失を低減させることができる。
【０００８】
【発明が解決しようとする課題】
しかし，このような従来の電源回路にあっては，ＦＥＴ６の駆動エネルギを主にトランス３の２次巻線Ｎ２等の電圧源から得る構成になっているので，ＦＥＴ６に供給されるエネルギは出力電力に関係なく一定であり，軽負荷時の損失が大きいという問題があった。
【０００９】
【発明の目的】
本発明は，このような従来の問題点に着目してなされたもので，変流器の１次巻線を主回路電流がオン，オフする個所に接続し，該変流器の２次巻線に誘起するエネルギによりＦＥＴを駆動することにより，上記問題点を解決することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、変圧器の２次側である整流用のＦＥＴ或いはフライホイール用のＦＥＴを用いた電源回路において、前記変圧器の１次巻線に直列接続された主スイッチング素子を流れる電流又は前記変圧器の２次側を流れる電流を検出する１次巻線と該１次巻線を流れる電流に比例する電流が流れる２次巻線とを有する変流器を備え、ダイオードと抵抗よりなる直列回路が前記変流器の２次巻線の両端に接続され、前記抵抗の両端を前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースに接続し、前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースとの間に出力電流に比例する電圧を印加することを特徴とする電源回路を提供するものである。
【００１１】
請求項２に記載の発明は，上記課題を解決するために，請求項１に記載の整流用のＦＥＴを用いた電源回路において，その主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が変流器の２次巻線の両端に接続され，この第１の抵抗の両端を前記整流用のＦＥＴのゲートとソースに接続し，整流用のＦＥＴは主スイッチング素子のオン時にオンすることを特徴とする電源回路を提供するものである。
【００１２】
請求項３に記載の発明は，上記課題を解決するために，請求項１に記載のフライホイール用のＦＥＴを用いた電源回路において，その主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が変流器の２次巻線の両端に接続され，さらに主スイッチング素子のオフ時に導通する極性の第２のダイオードと第２の抵抗よりなる直列回路が変流器の２次巻線の両端に接続され，この第２の抵抗の両端を前記フライホイール用のＦＥＴのゲートとソースに接続し，フライホイール用のＦＥＴは主スイッチング素子のオフ時にオンすることを特徴とする電源回路を提供するものである。
【００１３】
請求項４に記載の発明は、変圧器の２次側である整流用のＦＥＴとフライホイール用のＦＥＴとを用いた電源回路において，前記変圧器の１次巻線に直列接続された主スイッチング素子を流れる電流又は前記変圧器の２次側を流れる電流を検出する１次巻線と該１次巻線を流れる電流に比例する電流が流れる２次巻線と３次巻線とを有する変流器を備え，前記変流器の２次巻線の両端に，前記主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が接続され，該第１の抵抗の両端を前記整流用のＦＥＴのゲートとソースに接続し，前記整流用のＦＥＴは前記主スイッチング素子のオン時にオンする極性で接続すると共に，前記変流器の３次巻線の両端に，前記主スイッチング素子のオフ時に導通する極性の第２のダイオードと第２の抵抗よりなる直列回路が接続され，該第２の抵抗の両端を前記フライホイール用のＦＥＴのゲートとソースに接続し，前記フライホイール用のＦＥＴは前記主スイッチング素子のオフ時にオンする極性で接続し，前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースとの間に出力電流に比例する電圧を印加することを特徴とする電源回路を提供するものである。
【００１４】
請求項５に記載の発明は，上記課題を解決するために，請求項１乃至請求項４のいずれかに記載の電源回路において，その変流器にＦＥＴ駆動以外の巻線を設け，この巻線の電圧をダイオードを介して検出電圧として過電流制御回路に送り，この過電流制御回路は検出電圧が予め定められた値以上になると主スイッチング素子の制御回路に信号を送出し主スイッチング素子に流れる電流をほぼ一定になるように過電流保護制御することを特徴とする電源回路を提供するものである。
【００１５】
【発明の実施の形態】
図１及び図２は本発明の第１の実施の形態を説明するための図である。
【００１６】
図１において，主スイッチング素子４と直列に変流器１７の１次巻線Ｎ１を接続し，変流器１７の２次巻線Ｎ２間に抵抗１８を接続する。抵抗１８の両端にダイオード１９と抵抗２０の直列回路を接続する。ダイオード７と並列にＦＥＴ２１を接続し，ＦＥＴ２１のゲートをダイオード１９と抵抗２０の接続点に，ＦＥＴ２１のソースを抵抗２０の他端にそれぞれ接続する。これらは，主スイッチング素子４がオンする時，ＦＥＴ２１がオンするように接続される。２２はフライホイールダイオードである。
【００１７】
次に図２を用いて動作を説明する。
【００１８】
先ず時刻ｔ＝ｔ１で，駆動信号が制御回路１５から主スイッチング素子４に印加されると，主スイッチング素子４がオンし，主スイッチング素子４には出力電流に比例した電流がトランス３の１次巻線Ｎ１を介して流れる。
【００１９】
この時，トランス３の２次巻線Ｎ２には，黒印側を正とする電圧が誘起し，チョークコイル９，コンデンサ８，ダイオード７を介して出力側に電流が供給される。同時に，変流器１７の２次巻線Ｎ２からも黒印側を正とする電圧が誘起し，電流が抵抗１８，及びダイオード１９，抵抗２０を流れ，ＦＥＴ２１をオンさせる。ＦＥＴ２１のオン電圧は，通常のダイオードの順方向電圧よりも低く設定できるので，損失を低減することができる。
【００２０】
時刻ｔ＝ｔ２で主スイッチング素子４がオフすると，変流器１７は時刻ｔ＝ｔ１〜ｔ２間に励磁されたエネルギを２次巻線Ｎ２から抵抗１８に供給して，リセットする。
【００２１】
以上説明したように，この実施の形態では，ＦＥＴ２１の駆動エネルギは，出力電流が減少すると低下するため，損失を低減できると共に，出力電圧が低い時でも，ＦＥＴ２１に駆動エネルギを供給することができる。
【００２２】
図３は本発明の第２の実施の形態を説明するための図である。
【００２３】
この実施の形態は，ＦＥＴをフライホイール側に用いたものであり，第１の実施の形態で説明した主スイッチング素子４がオフした時の変流器１７のリセット電圧を利用し，ダイオード２３及び抵抗２４を介してＦＥＴ６をオンさせるものである。
【００２４】
図４は本発明の第３の実施の形態を説明するための図である。
【００２５】
この実施の形態は，変流器１７に第３の巻線Ｎ３を設け，ＦＥＴを整流側とフライホイール側の両方に用いたものであり，主スイッチング素子４がオンの時には，変流器１７の巻線Ｎ２よりＦＥＴ２１のゲートにオン信号を印加し，主スイッチング素子４がオフの時には，変流器１７の巻線Ｎ３よりＦＥＴ６のゲートにオン信号を印加する。
【００２６】
図５は本発明の第４の実施の形態を説明するための図である。
【００２７】
この実施の形態は，整流側ＦＥＴ２１，フライホイール側ＦＥＴ６のゲート・ソース間に，それぞれツェナダイオード２５，２６を接続したものであり，整流側ＦＥＴ２１，フライホイール側ＦＥＴ６のゲート・ソース間に異常に高い電圧が印加されるのを防止すると共に，主スイッチング素子４を流れる電流が増大した時，抵抗２０に発生する電圧を一定にし，抵抗２０の損失の増加を抑制することができる。
【００２８】
図６は本発明の第５の実施の形態を説明するための図である。
【００２９】
この実施の形態は，過電流保護機能を有する回路に適用したものであり，変流器１７に巻線Ｎ４を設けて，抵抗２７に主スイッチング素子４に流れる電流に比例した電圧を発生させ，ダイオード２８を介して過電流制御回路２９に信号を送出する。この信号は，過電流制御回路２９により，予め定められた値以上になると，ほぼ一定になるように制御されるので，変流器１７の巻線Ｎ４には，抵抗３０に発生した電圧にほぼ比例した電圧が発生し，変流器１７の巻線Ｎ２には，巻線Ｎ４の電圧に比例した電圧が発生する。主スイッチング素子４がオンした時，変流器１７の巻線Ｎ２に発生した電圧によりダイオード１９，抵抗３１を介してＦＥＴ２１をオンさせる。
【００３０】
図７，図８は，それぞれ本発明の第６，第７の実施の形態を説明するための図である。
【００３１】
この実施の形態は，変流器１７の１次巻線Ｎ１を整流側ＦＥＴ２１，或いはフライホイール側ＦＥＴ６に直列に接続したものである。この実施の形態においても，以上説明したのとほぼ同様の効果が得られる。
【００３２】
図９は本発明の第８の実施の形態を説明するための図である。
【００３３】
この実施の形態は，主スイッチング素子４のオン時にトランス３にエネルギを充電し，オフ時に出力へエネルギを供給するフライバック方式の回路に適用したものである。この実施の形態においても，以上説明したのとほぼ同様の効果が得られる。
【００３４】
尚，トランス，主スイッチング素子，ダイオード等を含む電力変換部については，以上説明したこれらの実施の形態に限定されることなく，種々のものに適用することができる。
【００３５】
【発明の効果】
以上述べたように，本発明は，主スイッチング素子のオン，オフにより主回路電流が断続する個所に変流器の１次巻線を接続し，その変流器の第２，または第３の巻線出力より整流側ＦＥＴ，或いはフライホイール側ＦＥＴのゲート・ソース間にエネルギを供給する回路である。従って，整流側ＦＥＴ，或いはフライホイール側ＦＥＴのゲート・ソース間に，出力電流にほぼ比例した電圧が印加できるので，ＦＥＴの駆動エネルギの適正化ができる。また，回路の簡易化ができる，出力電圧が３Ｖ以下でも使用できる，大出力電流用のＦＥＴの駆動回路にも使用できる等の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための図である。
【図２】本発明の第１の実施の形態を説明するための図である。
【図３】本発明の第２の実施の形態を説明するための図である。
【図４】本発明の第３の実施の形態を説明するための図である。
【図５】本発明の第４の実施の形態を説明するための図である。
【図６】本発明の第５の実施の形態を説明するための図である。
【図７】本発明の第６の実施の形態を説明するための図である。
【図８】本発明の第７の実施の形態を説明するための図である。
【図９】本発明の第８の実施の形態を説明するための図である。
【図１０】従来例を説明するための図である。
【符号の説明】
１，１’…入力端子 ２…平滑用コンデンサ
３…トランス ４…主スイッチング素子
５…抵抗 ６…ＦＥＴ
７…ダイオード ８…コンデンサ
９…チョークコイル １０，１１…抵抗
１２，１２’…出力端子 １３…２次側制御回路
１４…ホトカプラ １５…制御回路
１６…比較増幅回路 １７…変流器
１８…抵抗 １９…ダイオード
２０…抵抗 ２１…ＦＥＴ
２２，２３…ダイオード ２４…抵抗
２５，２６…ツェナダイオード ２７…抵抗
２８…ダイオード ２９…過電流制御回路
３０，３１…抵抗
【産業上の利用分野】
本発明は，整流側或いはフライホイール側にＦＥＴを用いた電源回路に関する。
【０００２】
【従来の技術】
図１０は従来の電源回路を説明するための図である。
【０００３】
図１０において，入力端子１，１’間に平滑用コンデンサ２を接続し，コンデンサ２に並列に，トランス３の１次巻線Ｎ１，主スイッチング素子４，電流検出回路，例えば電流検出用抵抗５からなる直列回路を接続する。トランス３の２次巻線Ｎ２間にＦＥＴ６とダイオード７の直列回路を接続し，フライホイール側のＦＥＴ６に並列にコンデンサ８とチョークコイル９の直列回路からなる平滑回路を接続する。
【０００４】
ダイオード７の両端に抵抗１０と抵抗１１の直列回路を接続し，抵抗１０と抵抗１１の接続点をＦＥＴ６のゲートに接続する。コンデンサ８の両端から出力端子１２，１２’を介して直流電圧を出力する。２次側制御回路１３は出力端子１２，１２’の電圧を検出し，比較増幅した信号をホトカプラ１４に供給する。制御回路１５は，ホトカプラ１４の信号により主スイッチング素子４のオン，オフ比を制御すると共に，抵抗５の両端電圧を比較増幅回路１６により比較増幅した信号によっても，主スイッチング素子４のオン，オフ比を制御する機能を有する。
【０００５】
次に動作を説明する。
【０００６】
先ず，制御回路１５より主スイッチング素子４に駆動信号が印加されると，主スイッチング素子４がオンし，トランス３の１次巻線Ｎ１を介して電流が主スイッチング素子４に流れる。トランス３の２次巻線Ｎ２には，黒印側を正とする電圧が誘起し，コンデンサ８，チョークコイル９，ダイオード７を介して出力側に電流が供給される。
【０００７】
次に，制御回路１５の駆動信号が消失すると，主スイッチング素子４がオフする。主スイッチング素子４のオン期間にチョークコイル９に蓄積されたエネルギがＦＥＴ６を介してコンデンサ８と出力に供給される。このとき，トランス３の２次巻線Ｎ２の黒印側を負とする電圧によりＦＥＴ６のゲートに電流が供給されるので，ＦＥＴ６がオンし，ＦＥＴ６のソース・ドレイン間はＦＥＴ６のボディダイオードの順方向電圧より低くなり，ＦＥＴ６に生じる損失を低減させることができる。
【０００８】
【発明が解決しようとする課題】
しかし，このような従来の電源回路にあっては，ＦＥＴ６の駆動エネルギを主にトランス３の２次巻線Ｎ２等の電圧源から得る構成になっているので，ＦＥＴ６に供給されるエネルギは出力電力に関係なく一定であり，軽負荷時の損失が大きいという問題があった。
【０００９】
【発明の目的】
本発明は，このような従来の問題点に着目してなされたもので，変流器の１次巻線を主回路電流がオン，オフする個所に接続し，該変流器の２次巻線に誘起するエネルギによりＦＥＴを駆動することにより，上記問題点を解決することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、変圧器の２次側である整流用のＦＥＴ或いはフライホイール用のＦＥＴを用いた電源回路において、前記変圧器の１次巻線に直列接続された主スイッチング素子を流れる電流又は前記変圧器の２次側を流れる電流を検出する１次巻線と該１次巻線を流れる電流に比例する電流が流れる２次巻線とを有する変流器を備え、ダイオードと抵抗よりなる直列回路が前記変流器の２次巻線の両端に接続され、前記抵抗の両端を前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースに接続し、前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースとの間に出力電流に比例する電圧を印加することを特徴とする電源回路を提供するものである。
【００１１】
請求項２に記載の発明は，上記課題を解決するために，請求項１に記載の整流用のＦＥＴを用いた電源回路において，その主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が変流器の２次巻線の両端に接続され，この第１の抵抗の両端を前記整流用のＦＥＴのゲートとソースに接続し，整流用のＦＥＴは主スイッチング素子のオン時にオンすることを特徴とする電源回路を提供するものである。
【００１２】
請求項３に記載の発明は，上記課題を解決するために，請求項１に記載のフライホイール用のＦＥＴを用いた電源回路において，その主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が変流器の２次巻線の両端に接続され，さらに主スイッチング素子のオフ時に導通する極性の第２のダイオードと第２の抵抗よりなる直列回路が変流器の２次巻線の両端に接続され，この第２の抵抗の両端を前記フライホイール用のＦＥＴのゲートとソースに接続し，フライホイール用のＦＥＴは主スイッチング素子のオフ時にオンすることを特徴とする電源回路を提供するものである。
【００１３】
請求項４に記載の発明は、変圧器の２次側である整流用のＦＥＴとフライホイール用のＦＥＴとを用いた電源回路において，前記変圧器の１次巻線に直列接続された主スイッチング素子を流れる電流又は前記変圧器の２次側を流れる電流を検出する１次巻線と該１次巻線を流れる電流に比例する電流が流れる２次巻線と３次巻線とを有する変流器を備え，前記変流器の２次巻線の両端に，前記主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が接続され，該第１の抵抗の両端を前記整流用のＦＥＴのゲートとソースに接続し，前記整流用のＦＥＴは前記主スイッチング素子のオン時にオンする極性で接続すると共に，前記変流器の３次巻線の両端に，前記主スイッチング素子のオフ時に導通する極性の第２のダイオードと第２の抵抗よりなる直列回路が接続され，該第２の抵抗の両端を前記フライホイール用のＦＥＴのゲートとソースに接続し，前記フライホイール用のＦＥＴは前記主スイッチング素子のオフ時にオンする極性で接続し，前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースとの間に出力電流に比例する電圧を印加することを特徴とする電源回路を提供するものである。
【００１４】
請求項５に記載の発明は，上記課題を解決するために，請求項１乃至請求項４のいずれかに記載の電源回路において，その変流器にＦＥＴ駆動以外の巻線を設け，この巻線の電圧をダイオードを介して検出電圧として過電流制御回路に送り，この過電流制御回路は検出電圧が予め定められた値以上になると主スイッチング素子の制御回路に信号を送出し主スイッチング素子に流れる電流をほぼ一定になるように過電流保護制御することを特徴とする電源回路を提供するものである。
【００１５】
【発明の実施の形態】
図１及び図２は本発明の第１の実施の形態を説明するための図である。
【００１６】
図１において，主スイッチング素子４と直列に変流器１７の１次巻線Ｎ１を接続し，変流器１７の２次巻線Ｎ２間に抵抗１８を接続する。抵抗１８の両端にダイオード１９と抵抗２０の直列回路を接続する。ダイオード７と並列にＦＥＴ２１を接続し，ＦＥＴ２１のゲートをダイオード１９と抵抗２０の接続点に，ＦＥＴ２１のソースを抵抗２０の他端にそれぞれ接続する。これらは，主スイッチング素子４がオンする時，ＦＥＴ２１がオンするように接続される。２２はフライホイールダイオードである。
【００１７】
次に図２を用いて動作を説明する。
【００１８】
先ず時刻ｔ＝ｔ１で，駆動信号が制御回路１５から主スイッチング素子４に印加されると，主スイッチング素子４がオンし，主スイッチング素子４には出力電流に比例した電流がトランス３の１次巻線Ｎ１を介して流れる。
【００１９】
この時，トランス３の２次巻線Ｎ２には，黒印側を正とする電圧が誘起し，チョークコイル９，コンデンサ８，ダイオード７を介して出力側に電流が供給される。同時に，変流器１７の２次巻線Ｎ２からも黒印側を正とする電圧が誘起し，電流が抵抗１８，及びダイオード１９，抵抗２０を流れ，ＦＥＴ２１をオンさせる。ＦＥＴ２１のオン電圧は，通常のダイオードの順方向電圧よりも低く設定できるので，損失を低減することができる。
【００２０】
時刻ｔ＝ｔ２で主スイッチング素子４がオフすると，変流器１７は時刻ｔ＝ｔ１〜ｔ２間に励磁されたエネルギを２次巻線Ｎ２から抵抗１８に供給して，リセットする。
【００２１】
以上説明したように，この実施の形態では，ＦＥＴ２１の駆動エネルギは，出力電流が減少すると低下するため，損失を低減できると共に，出力電圧が低い時でも，ＦＥＴ２１に駆動エネルギを供給することができる。
【００２２】
図３は本発明の第２の実施の形態を説明するための図である。
【００２３】
この実施の形態は，ＦＥＴをフライホイール側に用いたものであり，第１の実施の形態で説明した主スイッチング素子４がオフした時の変流器１７のリセット電圧を利用し，ダイオード２３及び抵抗２４を介してＦＥＴ６をオンさせるものである。
【００２４】
図４は本発明の第３の実施の形態を説明するための図である。
【００２５】
この実施の形態は，変流器１７に第３の巻線Ｎ３を設け，ＦＥＴを整流側とフライホイール側の両方に用いたものであり，主スイッチング素子４がオンの時には，変流器１７の巻線Ｎ２よりＦＥＴ２１のゲートにオン信号を印加し，主スイッチング素子４がオフの時には，変流器１７の巻線Ｎ３よりＦＥＴ６のゲートにオン信号を印加する。
【００２６】
図５は本発明の第４の実施の形態を説明するための図である。
【００２７】
この実施の形態は，整流側ＦＥＴ２１，フライホイール側ＦＥＴ６のゲート・ソース間に，それぞれツェナダイオード２５，２６を接続したものであり，整流側ＦＥＴ２１，フライホイール側ＦＥＴ６のゲート・ソース間に異常に高い電圧が印加されるのを防止すると共に，主スイッチング素子４を流れる電流が増大した時，抵抗２０に発生する電圧を一定にし，抵抗２０の損失の増加を抑制することができる。
【００２８】
図６は本発明の第５の実施の形態を説明するための図である。
【００２９】
この実施の形態は，過電流保護機能を有する回路に適用したものであり，変流器１７に巻線Ｎ４を設けて，抵抗２７に主スイッチング素子４に流れる電流に比例した電圧を発生させ，ダイオード２８を介して過電流制御回路２９に信号を送出する。この信号は，過電流制御回路２９により，予め定められた値以上になると，ほぼ一定になるように制御されるので，変流器１７の巻線Ｎ４には，抵抗３０に発生した電圧にほぼ比例した電圧が発生し，変流器１７の巻線Ｎ２には，巻線Ｎ４の電圧に比例した電圧が発生する。主スイッチング素子４がオンした時，変流器１７の巻線Ｎ２に発生した電圧によりダイオード１９，抵抗３１を介してＦＥＴ２１をオンさせる。
【００３０】
図７，図８は，それぞれ本発明の第６，第７の実施の形態を説明するための図である。
【００３１】
この実施の形態は，変流器１７の１次巻線Ｎ１を整流側ＦＥＴ２１，或いはフライホイール側ＦＥＴ６に直列に接続したものである。この実施の形態においても，以上説明したのとほぼ同様の効果が得られる。
【００３２】
図９は本発明の第８の実施の形態を説明するための図である。
【００３３】
この実施の形態は，主スイッチング素子４のオン時にトランス３にエネルギを充電し，オフ時に出力へエネルギを供給するフライバック方式の回路に適用したものである。この実施の形態においても，以上説明したのとほぼ同様の効果が得られる。
【００３４】
尚，トランス，主スイッチング素子，ダイオード等を含む電力変換部については，以上説明したこれらの実施の形態に限定されることなく，種々のものに適用することができる。
【００３５】
【発明の効果】
以上述べたように，本発明は，主スイッチング素子のオン，オフにより主回路電流が断続する個所に変流器の１次巻線を接続し，その変流器の第２，または第３の巻線出力より整流側ＦＥＴ，或いはフライホイール側ＦＥＴのゲート・ソース間にエネルギを供給する回路である。従って，整流側ＦＥＴ，或いはフライホイール側ＦＥＴのゲート・ソース間に，出力電流にほぼ比例した電圧が印加できるので，ＦＥＴの駆動エネルギの適正化ができる。また，回路の簡易化ができる，出力電圧が３Ｖ以下でも使用できる，大出力電流用のＦＥＴの駆動回路にも使用できる等の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための図である。
【図２】本発明の第１の実施の形態を説明するための図である。
【図３】本発明の第２の実施の形態を説明するための図である。
【図４】本発明の第３の実施の形態を説明するための図である。
【図５】本発明の第４の実施の形態を説明するための図である。
【図６】本発明の第５の実施の形態を説明するための図である。
【図７】本発明の第６の実施の形態を説明するための図である。
【図８】本発明の第７の実施の形態を説明するための図である。
【図９】本発明の第８の実施の形態を説明するための図である。
【図１０】従来例を説明するための図である。
【符号の説明】
１，１’…入力端子 ２…平滑用コンデンサ
３…トランス ４…主スイッチング素子
５…抵抗 ６…ＦＥＴ
７…ダイオード ８…コンデンサ
９…チョークコイル １０，１１…抵抗
１２，１２’…出力端子 １３…２次側制御回路
１４…ホトカプラ １５…制御回路
１６…比較増幅回路 １７…変流器
１８…抵抗 １９…ダイオード
２０…抵抗 ２１…ＦＥＴ
２２，２３…ダイオード ２４…抵抗
２５，２６…ツェナダイオード ２７…抵抗
２８…ダイオード ２９…過電流制御回路
３０，３１…抵抗
Claims (5)
- 変圧器の２次側である整流用のＦＥＴ或いはフライホイール用のＦＥＴを用いた電源回路において、
前記変圧器の１次巻線に直列接続された主スイッチング素子を流れる電流又は前記変圧器の２次側を流れる電流を検出する１次巻線と該１次巻線を流れる電流に比例する電流が流れる２次巻線とを有する変流器を備え、
ダイオードと抵抗よりなる直列回路が前記変流器の２次巻線の両端に接続され、前記抵抗の両端を前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースに接続し、
前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースとの間に出力電流に比例する電圧を印加することを特徴とする電源回路。 - 請求項１に記載の整流用のＦＥＴを用いた電源回路において，
前記主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が前記変流器の２次巻線の両端に接続され，
該第１の抵抗の両端を前記整流用のＦＥＴのゲートとソースに接続し，
前記整流用のＦＥＴは前記主スイッチング素子のオン時にオンすることを特徴とする電源回路。 - 請求項１に記載のフライホール用のＦＥＴを用いた電源回路において，
前記主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が前記変流器の２次巻線の両端に接続され，
さらに前記主スイッチング素子のオフ時に導通する極性の第２のダイオードと第２の抵抗よりなる直列回路が前記変流器の２次巻線の両端に接続され，
該第２の抵抗の両端を前記フライホイール用のＦＥＴのゲートとソ」スに接続し，
前記フライホイール用のＦＥＴは前記主スイッチング素子のオフ時にオンすることを特徴とする電源回路。 - 変圧器の２次側である整流用のＦＥＴとフライホイール用のＦＥＴとを用いた電源回路において，
前記変圧器の１次巻線に直列接続された主スイッチング素子を流れる電流又は前記変圧器の２次側を流れる電流を検出する１次巻線と該１次巻線を流れる電流に比例する電流が流れる２次巻線と３次巻線とを有する変流器を備え，
前記変流器の２次巻線の両端に，前記主スイッチング素子のオン時に導通する極性の第１のダイオードと第１の抵抗よりなる直列回路が接続され，該第１の抵抗の両端を前記整流用のＦＥＴのゲートとソースに接続し，前記整流用のＦＥＴは前記主スイッチング素子のオン時にオンする極性で接続すると共に，
前記変流器の３次巻線の両端に，前記主スイッチング素子のオフ時に導通する極性の第２のダイオードと第２の抵抗よりなる直列回路が接続され，該第２の抵抗の両端を前記フライホイール用のＦＥＴのゲートとソースに接続し，前記フライホイール用のＦＥＴは前記主スイッチング素子のオフ時にオンする極性で接続し，
前記整流用のＦＥＴ又は前記フライホイール用のＦＥＴのゲートとソースとの間に出力電流に比例する電圧を印加することを特徴とする電源回路。 - 請求項１乃至請求項４のいずれかに記載の電源回路において，
前記変流器にＦＥＴ駆動以外の巻線を設け，該巻線の電圧をダイオードを介して検出電圧として過電流制御回路に送り，該過電流制御回路は前記検出電圧が予め定められた値以上になると，前記主スイッチング素子の制御回路に信号を送出し，前記主スイッチング素子に流れる電流をほぽ一定になるように過電流保護制御することを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15613096A JP3543287B2 (ja) | 1996-05-28 | 1996-05-28 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15613096A JP3543287B2 (ja) | 1996-05-28 | 1996-05-28 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09322532A JPH09322532A (ja) | 1997-12-12 |
| JP3543287B2 true JP3543287B2 (ja) | 2004-07-14 |
Family
ID=15620987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15613096A Expired - Fee Related JP3543287B2 (ja) | 1996-05-28 | 1996-05-28 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3543287B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4264837B2 (ja) | 2003-09-02 | 2009-05-20 | サンケン電気株式会社 | 同期整流型ｄｃ−ｄｃコンバータ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318962A (ja) * | 1986-07-09 | 1988-01-26 | Nichicon Corp | スイツチング電源 |
| JPH02174555A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | Ｄｃ―ｄｃコンバータ |
| JPH02266864A (ja) * | 1989-04-03 | 1990-10-31 | Mitsubishi Electric Corp | 直流電源装置 |
| JPH03208411A (ja) * | 1990-01-11 | 1991-09-11 | Mitsubishi Electric Corp | Ｄｃ／ｄｃコンバータ |
| JPH03124781U (ja) * | 1990-03-29 | 1991-12-17 | ||
| JP2918006B2 (ja) * | 1992-03-17 | 1999-07-12 | 日本電気株式会社 | 昇圧型アクティブフィルタ回路 |
| JP3226115B2 (ja) * | 1992-06-12 | 2001-11-05 | オリジン電気株式会社 | 制御極付半導体素子を用いた整流回路 |
| JP3202416B2 (ja) * | 1993-05-28 | 2001-08-27 | 新電元工業株式会社 | 同期整流コンバータ |
| JP3341441B2 (ja) * | 1994-03-04 | 2002-11-05 | デンセイ・ラムダ株式会社 | スイッチング電源装置 |
| JPH07298610A (ja) * | 1994-04-18 | 1995-11-10 | Nemitsuku Ramuda Kk | スイッチング電源装置 |
| JPH08182312A (ja) * | 1994-12-22 | 1996-07-12 | Murata Mfg Co Ltd | スイッチング電源用過電流保護方法および回路 |
| JPH0993975A (ja) * | 1995-09-28 | 1997-04-04 | Matsushita Electric Works Ltd | モータ駆動回路 |
-
1996
- 1996-05-28 JP JP15613096A patent/JP3543287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09322532A (ja) | 1997-12-12 |
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