JPH09322532A - 電源回路 - Google Patents
電源回路Info
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- JPH09322532A JPH09322532A JP8156130A JP15613096A JPH09322532A JP H09322532 A JPH09322532 A JP H09322532A JP 8156130 A JP8156130 A JP 8156130A JP 15613096 A JP15613096 A JP 15613096A JP H09322532 A JPH09322532 A JP H09322532A
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Abstract
(57)【要約】
【課題】 従来の電源回路にあっては，ＦＥＴに供給さ
れるエネルギが出力電力に関係なく一定であるので，軽
負荷時の損失が大きいという問題があった。 【解決手段】 整流側にＦＥＴ２１を用いた電源回路に
おいて，１次巻線Ｎ１が主スイッチング素子４と直列に
接続され，２次巻線Ｎ２間に該主スイッチング素子４の
オン時に導通する極性のダイオード１９と抵抗２０より
なる直列回路が接続された変流器１７と，該抵抗２０の
両端にゲートとソースが接続され，主スイッチング素子
４のオン時にオンするＦＥＴ２１とからなることを特徴
とする電源回路。
れるエネルギが出力電力に関係なく一定であるので，軽
負荷時の損失が大きいという問題があった。 【解決手段】 整流側にＦＥＴ２１を用いた電源回路に
おいて，１次巻線Ｎ１が主スイッチング素子４と直列に
接続され，２次巻線Ｎ２間に該主スイッチング素子４の
オン時に導通する極性のダイオード１９と抵抗２０より
なる直列回路が接続された変流器１７と，該抵抗２０の
両端にゲートとソースが接続され，主スイッチング素子
４のオン時にオンするＦＥＴ２１とからなることを特徴
とする電源回路。
Description
【０００１】
【産業上の利用分野】本発明は，整流側或いはフライホ
イール側にＦＥＴを用いた電源回路に関する。
イール側にＦＥＴを用いた電源回路に関する。
【０００２】
【従来の技術】図１０は従来の電源回路を説明するため
の図である。
の図である。
【０００３】図１０において，入力端子１，１’間に平
滑用コンデンサ２を接続し，コンデンサ２に並列に，ト
ランス３の１次巻線Ｎ１，主スイッチング素子４，電流
検出回路，例えば電流検出用抵抗５からなる直列回路を
接続する。トランス３の２次巻線Ｎ２間にＦＥＴ６とダ
イオード７の直列回路を接続し，フライホイール側のＦ
ＥＴ６に並列にコンデンサ８とチョークコイル９の直列
回路からなる平滑回路を接続する。
滑用コンデンサ２を接続し，コンデンサ２に並列に，ト
ランス３の１次巻線Ｎ１，主スイッチング素子４，電流
検出回路，例えば電流検出用抵抗５からなる直列回路を
接続する。トランス３の２次巻線Ｎ２間にＦＥＴ６とダ
イオード７の直列回路を接続し，フライホイール側のＦ
ＥＴ６に並列にコンデンサ８とチョークコイル９の直列
回路からなる平滑回路を接続する。
【０００４】ダイオード７の両端に抵抗１０と抵抗１１
の直列回路を接続し，抵抗１０と抵抗１１の接続点をＦ
ＥＴ６のゲートに接続する。コンデンサ８の両端から出
力端子１２，１２’を介して直流電圧を出力する。２次
側制御回路１３は出力端子１２，１２’の電圧を検出
し，比較増幅した信号をホトカプラ１４に供給する。制
御回路１５は，ホトカプラ１４の信号により主スイッチ
ング素子４のオン，オフ比を制御すると共に，抵抗５の
両端電圧を比較増幅回路１６により比較増幅した信号に
よっても，主スイッチング素子４のオン，オフ比を制御
する機能を有する。
の直列回路を接続し，抵抗１０と抵抗１１の接続点をＦ
ＥＴ６のゲートに接続する。コンデンサ８の両端から出
力端子１２，１２’を介して直流電圧を出力する。２次
側制御回路１３は出力端子１２，１２’の電圧を検出
し，比較増幅した信号をホトカプラ１４に供給する。制
御回路１５は，ホトカプラ１４の信号により主スイッチ
ング素子４のオン，オフ比を制御すると共に，抵抗５の
両端電圧を比較増幅回路１６により比較増幅した信号に
よっても，主スイッチング素子４のオン，オフ比を制御
する機能を有する。
【０００５】次に動作を説明する。
【０００６】先ず，制御回路１５より主スイッチング素
子４に駆動信号が印加されると，主スイッチング素子４
がオンし，トランス３の１次巻線Ｎ１を介して電流が主
スイッチング素子４に流れる。トランス３の２次巻線Ｎ
２には，黒印側を正とする電圧が誘起し，コンデンサ
８，チョークコイル９，ダイオード７を介して出力側に
電流が供給される。
子４に駆動信号が印加されると，主スイッチング素子４
がオンし，トランス３の１次巻線Ｎ１を介して電流が主
スイッチング素子４に流れる。トランス３の２次巻線Ｎ
２には，黒印側を正とする電圧が誘起し，コンデンサ
８，チョークコイル９，ダイオード７を介して出力側に
電流が供給される。
【０００７】次に，制御回路１５の駆動信号が消失する
と，主スイッチング素子４がオフする。主スイッチング
素子４のオン期間にチョークコイル９に蓄積されたエネ
ルギがＦＥＴ６を介してコンデンサ８と出力に供給され
る。このとき，トランス３の２次巻線Ｎ２の黒印側を負
とする電圧によりＦＥＴ６のゲートに電流が供給される
ので，ＦＥＴ６がオンし，ＦＥＴ６のソース・ドレイン
間はＦＥＴ６のボディダイオードの順方向電圧より低く
なり，ＦＥＴ６に生じる損失を低減させることができ
る。
と，主スイッチング素子４がオフする。主スイッチング
素子４のオン期間にチョークコイル９に蓄積されたエネ
ルギがＦＥＴ６を介してコンデンサ８と出力に供給され
る。このとき，トランス３の２次巻線Ｎ２の黒印側を負
とする電圧によりＦＥＴ６のゲートに電流が供給される
ので，ＦＥＴ６がオンし，ＦＥＴ６のソース・ドレイン
間はＦＥＴ６のボディダイオードの順方向電圧より低く
なり，ＦＥＴ６に生じる損失を低減させることができ
る。
【０００８】
【発明が解決しようとする課題】しかし，このような従
来の電源回路にあっては，ＦＥＴ６の駆動エネルギを主
にトランス３の２次巻線Ｎ２等の電圧源から得る構成に
なっているので，ＦＥＴ６に供給されるエネルギは出力
電力に関係なく一定であり，軽負荷時の損失が大きいと
いう問題があった。
来の電源回路にあっては，ＦＥＴ６の駆動エネルギを主
にトランス３の２次巻線Ｎ２等の電圧源から得る構成に
なっているので，ＦＥＴ６に供給されるエネルギは出力
電力に関係なく一定であり，軽負荷時の損失が大きいと
いう問題があった。
【０００９】
【発明の目的】本発明は，このような従来の問題点に着
目してなされたもので，変流器の１次巻線を主回路電流
がオン，オフする個所に接続し，該変流器の２次巻線に
誘起するエネルギによりＦＥＴを駆動することにより，
上記問題点を解決することを目的とする。
目してなされたもので，変流器の１次巻線を主回路電流
がオン，オフする個所に接続し，該変流器の２次巻線に
誘起するエネルギによりＦＥＴを駆動することにより，
上記問題点を解決することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は，上記課題を解決するために，整流側或いはフライホ
イール側にＦＥＴを用いた電源回路において，主スイッ
チング素子によりオン，オフされた電流を検出するよう
に変流器の１次巻線を接続し，該変流器の２次巻線によ
り上記ＦＥＴを駆動することを特徴とする電源回路を提
供するものである。
は，上記課題を解決するために，整流側或いはフライホ
イール側にＦＥＴを用いた電源回路において，主スイッ
チング素子によりオン，オフされた電流を検出するよう
に変流器の１次巻線を接続し，該変流器の２次巻線によ
り上記ＦＥＴを駆動することを特徴とする電源回路を提
供するものである。
【００１１】請求項２に記載の発明は，上記課題を解決
するために，整流側にＦＥＴを用いた電源回路におい
て，１次巻線が主スイッチング素子と直列に接続され，
２次巻線間に該主スイッチング素子のオン時に導通する
極性のダイオードと抵抗よりなる直列回路が接続された
変流器と，該抵抗の両端にゲートとソースが接続され，
主スイッチング素子のオン時にオンするＦＥＴとからな
ることを特徴とする電源回路を提供するものである。
するために，整流側にＦＥＴを用いた電源回路におい
て，１次巻線が主スイッチング素子と直列に接続され，
２次巻線間に該主スイッチング素子のオン時に導通する
極性のダイオードと抵抗よりなる直列回路が接続された
変流器と，該抵抗の両端にゲートとソースが接続され，
主スイッチング素子のオン時にオンするＦＥＴとからな
ることを特徴とする電源回路を提供するものである。
【００１２】請求項３に記載の発明は，上記課題を解決
するために，フライホイール側にＦＥＴを用いた電源回
路において，１次巻線が主スイッチング素子と直列に接
続され，２次巻線間に該主スイッチング素子のオン時に
導通する極性のダイオードと抵抗よりなる直列回路が接
続された変流器と，上記変流器の２次巻線間に上記主ス
イッチング素子のオフ時に導通する極性のダイオードを
介してゲートとソースが接続され，主スイッチング素子
のオフ時にオンするＦＥＴとからなることを特徴とする
電源回路を提供するものである。
するために，フライホイール側にＦＥＴを用いた電源回
路において，１次巻線が主スイッチング素子と直列に接
続され，２次巻線間に該主スイッチング素子のオン時に
導通する極性のダイオードと抵抗よりなる直列回路が接
続された変流器と，上記変流器の２次巻線間に上記主ス
イッチング素子のオフ時に導通する極性のダイオードを
介してゲートとソースが接続され，主スイッチング素子
のオフ時にオンするＦＥＴとからなることを特徴とする
電源回路を提供するものである。
【００１３】請求項４に記載の発明は，上記課題を解決
するために，整流側及びフライホイール側にＦＥＴを用
いた電源回路において，変流器の第１の巻線が，主スイ
ッチング素子と直列に接続され，変流器の第２の巻線間
に，主スイッチング素子のオン時に導通する極性でダイ
オードと抵抗よりなる直列回路が接続され，該抵抗の両
端に整流側ＦＥＴのゲートとソースが主スイッチング素
子のオン時に整流側ＦＥＴが導通する極性で接続される
と共に，変流器の第３の巻線が，フライホイール側ＦＥ
Ｔのゲート，ソース間に，主スイッチング素子のオフ時
に上記フライホイール側ＦＥＴが導通する極性で接続さ
れることを特徴とする電源回路を提供するものである。
するために，整流側及びフライホイール側にＦＥＴを用
いた電源回路において，変流器の第１の巻線が，主スイ
ッチング素子と直列に接続され，変流器の第２の巻線間
に，主スイッチング素子のオン時に導通する極性でダイ
オードと抵抗よりなる直列回路が接続され，該抵抗の両
端に整流側ＦＥＴのゲートとソースが主スイッチング素
子のオン時に整流側ＦＥＴが導通する極性で接続される
と共に，変流器の第３の巻線が，フライホイール側ＦＥ
Ｔのゲート，ソース間に，主スイッチング素子のオフ時
に上記フライホイール側ＦＥＴが導通する極性で接続さ
れることを特徴とする電源回路を提供するものである。
【００１４】請求項５に記載の発明は，上記課題を解決
するために，上記変流器にＦＥＴ駆動以外の巻線を設
け，該巻線の電圧を過電流保護の検出電圧として使用す
ることを特徴とする請求項１乃至４のいずれかに記載の
電源回路を提供するものである。
するために，上記変流器にＦＥＴ駆動以外の巻線を設
け，該巻線の電圧を過電流保護の検出電圧として使用す
ることを特徴とする請求項１乃至４のいずれかに記載の
電源回路を提供するものである。
【００１５】
【発明の実施の形態】図１及び図２は本発明の第１の実
施の形態を説明するための図である。
施の形態を説明するための図である。
【００１６】図１において，主スイッチング素子４と直
列に変流器１７の１次巻線Ｎ１を接続し，変流器１７の
２次巻線Ｎ２間に抵抗１８を接続する。抵抗１８の両端
にダイオード１９と抵抗２０の直列回路を接続する。ダ
イオード７と並列にＦＥＴ２１を接続し，ＦＥＴ２１の
ゲートをダイオード１９と抵抗２０の接続点に，ＦＥＴ
２１のソースを抵抗２０の他端にそれぞれ接続する。こ
れらは，主スイッチング素子４がオンする時，ＦＥＴ２
１がオンするように接続される。２２はフライホイール
ダイオードである。
列に変流器１７の１次巻線Ｎ１を接続し，変流器１７の
２次巻線Ｎ２間に抵抗１８を接続する。抵抗１８の両端
にダイオード１９と抵抗２０の直列回路を接続する。ダ
イオード７と並列にＦＥＴ２１を接続し，ＦＥＴ２１の
ゲートをダイオード１９と抵抗２０の接続点に，ＦＥＴ
２１のソースを抵抗２０の他端にそれぞれ接続する。こ
れらは，主スイッチング素子４がオンする時，ＦＥＴ２
１がオンするように接続される。２２はフライホイール
ダイオードである。
【００１７】次に図２を用いて動作を説明する。
【００１８】先ず時刻ｔ＝ｔ１で，駆動信号が制御回路
１５から主スイッチング素子４に印加されると，主スイ
ッチング素子４がオンし，主スイッチング素子４には出
力電流に比例した電流がトランス３の１次巻線Ｎ１を介
して流れる。
１５から主スイッチング素子４に印加されると，主スイ
ッチング素子４がオンし，主スイッチング素子４には出
力電流に比例した電流がトランス３の１次巻線Ｎ１を介
して流れる。
【００１９】この時，トランス３の２次巻線Ｎ２には，
黒印側を正とする電圧が誘起し，チョークコイル９，コ
ンデンサ８，ダイオード７を介して出力側に電流が供給
される。同時に，変流器１７の２次巻線Ｎ２からも黒印
側を正とする電圧が誘起し，電流が抵抗１８，及びダイ
オード１９，抵抗２０を流れ，ＦＥＴ２１をオンさせ
る。ＦＥＴ２１のオン電圧は，通常のダイオードの順方
向電圧よりも低く設定できるので，損失を低減すること
ができる。
黒印側を正とする電圧が誘起し，チョークコイル９，コ
ンデンサ８，ダイオード７を介して出力側に電流が供給
される。同時に，変流器１７の２次巻線Ｎ２からも黒印
側を正とする電圧が誘起し，電流が抵抗１８，及びダイ
オード１９，抵抗２０を流れ，ＦＥＴ２１をオンさせ
る。ＦＥＴ２１のオン電圧は，通常のダイオードの順方
向電圧よりも低く設定できるので，損失を低減すること
ができる。
【００２０】時刻ｔ＝ｔ２で主スイッチング素子４がオ
フすると，変流器１７は時刻ｔ＝ｔ１〜ｔ２間に励磁さ
れたエネルギを２次巻線Ｎ２から抵抗１８に供給して，
リセットする。
フすると，変流器１７は時刻ｔ＝ｔ１〜ｔ２間に励磁さ
れたエネルギを２次巻線Ｎ２から抵抗１８に供給して，
リセットする。
【００２１】以上説明したように，この実施の形態で
は，ＦＥＴ２１の駆動エネルギは，出力電流が減少する
と低下するため，損失を低減できると共に，出力電圧が
低い時でも，ＦＥＴ２１に駆動エネルギを供給すること
ができる。
は，ＦＥＴ２１の駆動エネルギは，出力電流が減少する
と低下するため，損失を低減できると共に，出力電圧が
低い時でも，ＦＥＴ２１に駆動エネルギを供給すること
ができる。
【００２２】図３は本発明の第２の実施の形態を説明す
るための図である。
るための図である。
【００２３】この実施の形態は，ＦＥＴをフライホイー
ル側に用いたものであり，第１の実施の形態で説明した
主スイッチング素子４がオフした時の変流器１７のリセ
ット電圧を利用し，ダイオード２３及び抵抗２４を介し
てＦＥＴ６をオンさせるものである。
ル側に用いたものであり，第１の実施の形態で説明した
主スイッチング素子４がオフした時の変流器１７のリセ
ット電圧を利用し，ダイオード２３及び抵抗２４を介し
てＦＥＴ６をオンさせるものである。
【００２４】図４は本発明の第３の実施の形態を説明す
るための図である。
るための図である。
【００２５】この実施の形態は，変流器１７に第３の巻
線Ｎ３を設け，ＦＥＴを整流側とフライホイール側の両
方に用いたものであり，主スイッチング素子４がオンの
時には，変流器１７の巻線Ｎ２よりＦＥＴ２１のゲート
にオン信号を印加し，主スイッチング素子４がオフの時
には，変流器１７の巻線Ｎ３よりＦＥＴ６のゲートにオ
ン信号を印加する。
線Ｎ３を設け，ＦＥＴを整流側とフライホイール側の両
方に用いたものであり，主スイッチング素子４がオンの
時には，変流器１７の巻線Ｎ２よりＦＥＴ２１のゲート
にオン信号を印加し，主スイッチング素子４がオフの時
には，変流器１７の巻線Ｎ３よりＦＥＴ６のゲートにオ
ン信号を印加する。
【００２６】図５は本発明の第４の実施の形態を説明す
るための図である。
るための図である。
【００２７】この実施の形態は，整流側ＦＥＴ２１，フ
ライホイール側ＦＥＴ６のゲート・ソース間に，それぞ
れツェナダイオード２５，２６を接続したものであり，
整流側ＦＥＴ２１，フライホイール側ＦＥＴ６のゲート
・ソース間に異常に高い電圧が印加されるのを防止する
と共に，主スイッチング素子４を流れる電流が増大した
時，抵抗２０に発生する電圧を一定にし，抵抗２０の損
失の増加を抑制することができる。
ライホイール側ＦＥＴ６のゲート・ソース間に，それぞ
れツェナダイオード２５，２６を接続したものであり，
整流側ＦＥＴ２１，フライホイール側ＦＥＴ６のゲート
・ソース間に異常に高い電圧が印加されるのを防止する
と共に，主スイッチング素子４を流れる電流が増大した
時，抵抗２０に発生する電圧を一定にし，抵抗２０の損
失の増加を抑制することができる。
【００２８】図６は本発明の第５の実施の形態を説明す
るための図である。
るための図である。
【００２９】この実施の形態は，過電流保護機能を有す
る回路に適用したものであり，変流器１７に巻線Ｎ４を
設けて，抵抗２７に主スイッチング素子４に流れる電流
に比例した電圧を発生させ，ダイオード２８を介して過
電流制御回路２９に信号を送出する。この信号は，過電
流制御回路２９により，予め定められた値以上になる
と，ほぼ一定になるように制御されるので，変流器１７
の巻線Ｎ４には，抵抗３０に発生した電圧にほぼ比例し
た電圧が発生し，変流器１７の巻線Ｎ２には，巻線Ｎ４
の電圧に比例した電圧が発生する。主スイッチング素子
４がオンした時，変流器１７の巻線Ｎ２に発生した電圧
によりダイオード１９，抵抗３１を介してＦＥＴ２１を
オンさせる。
る回路に適用したものであり，変流器１７に巻線Ｎ４を
設けて，抵抗２７に主スイッチング素子４に流れる電流
に比例した電圧を発生させ，ダイオード２８を介して過
電流制御回路２９に信号を送出する。この信号は，過電
流制御回路２９により，予め定められた値以上になる
と，ほぼ一定になるように制御されるので，変流器１７
の巻線Ｎ４には，抵抗３０に発生した電圧にほぼ比例し
た電圧が発生し，変流器１７の巻線Ｎ２には，巻線Ｎ４
の電圧に比例した電圧が発生する。主スイッチング素子
４がオンした時，変流器１７の巻線Ｎ２に発生した電圧
によりダイオード１９，抵抗３１を介してＦＥＴ２１を
オンさせる。
【００３０】図７，図８は，それぞれ本発明の第６，第
７の実施の形態を説明するための図である。
７の実施の形態を説明するための図である。
【００３１】この実施の形態は，変流器１７の１次巻線
Ｎ１を整流側ＦＥＴ２１，或いはフライホイール側ＦＥ
Ｔ６に直列に接続したものである。この実施の形態にお
いても，以上説明したのとほぼ同様の効果が得られる。
Ｎ１を整流側ＦＥＴ２１，或いはフライホイール側ＦＥ
Ｔ６に直列に接続したものである。この実施の形態にお
いても，以上説明したのとほぼ同様の効果が得られる。
【００３２】図９は本発明の第８の実施の形態を説明す
るための図である。
るための図である。
【００３３】この実施の形態は，主スイッチング素子４
のオン時にトランス３にエネルギを充電し，オフ時に出
力へエネルギを供給するフライバック方式の回路に適用
したものである。この実施の形態においても，以上説明
したのとほぼ同様の効果が得られる。
のオン時にトランス３にエネルギを充電し，オフ時に出
力へエネルギを供給するフライバック方式の回路に適用
したものである。この実施の形態においても，以上説明
したのとほぼ同様の効果が得られる。
【００３４】尚，トランス，主スイッチング素子，ダイ
オード等を含む電力変換部については，以上説明したこ
れらの実施の形態に限定されることなく，種々のものに
適用することができる。
オード等を含む電力変換部については，以上説明したこ
れらの実施の形態に限定されることなく，種々のものに
適用することができる。
【００３５】
【発明の効果】以上述べたように，本発明は，主スイッ
チング素子のオン，オフにより主回路電流が断続する個
所に変流器の１次巻線を接続し，その変流器の第２，ま
たは第３の巻線出力より整流側ＦＥＴ，或いはフライホ
イール側ＦＥＴのゲート・ソース間にエネルギを供給す
る回路である。従って，整流側ＦＥＴ，或いはフライホ
イール側ＦＥＴのゲート・ソース間に，出力電流にほぼ
比例した電圧が印加できるので，ＦＥＴの駆動エネルギ
の適正化ができる。また，回路の簡易化ができる，出力
電圧が３Ｖ以下でも使用できる，大出力電流用のＦＥＴ
の駆動回路にも使用できる等の効果が得られる。
チング素子のオン，オフにより主回路電流が断続する個
所に変流器の１次巻線を接続し，その変流器の第２，ま
たは第３の巻線出力より整流側ＦＥＴ，或いはフライホ
イール側ＦＥＴのゲート・ソース間にエネルギを供給す
る回路である。従って，整流側ＦＥＴ，或いはフライホ
イール側ＦＥＴのゲート・ソース間に，出力電流にほぼ
比例した電圧が印加できるので，ＦＥＴの駆動エネルギ
の適正化ができる。また，回路の簡易化ができる，出力
電圧が３Ｖ以下でも使用できる，大出力電流用のＦＥＴ
の駆動回路にも使用できる等の効果が得られる。
【図１】本発明の第１の実施の形態を説明するための図
である。
である。
【図２】本発明の第１の実施の形態を説明するための図
である。
である。
【図３】本発明の第２の実施の形態を説明するための図
である。
である。
【図４】本発明の第３の実施の形態を説明するための図
である。
である。
【図５】本発明の第４の実施の形態を説明するための図
である。
である。
【図６】本発明の第５の実施の形態を説明するための図
である。
である。
【図７】本発明の第６の実施の形態を説明するための図
である。
である。
【図８】本発明の第７の実施の形態を説明するための図
である。
である。
【図９】本発明の第８の実施の形態を説明するための図
である。
である。
【図１０】従来例を説明するための図である。
１，１’…入力端子 ２…平滑用コン
デンサ ３…トランス ４…主スイッチ
ング素子 ５…抵抗 ６…ＦＥＴ ７…ダイオード ８…コンデンサ ９…チョークコイル １０，１１…抵抗 １２，１２’…出力端子 １３…２次側制
御回路 １４…ホトカプラ １５…制御回路 １６…比較増幅回路 １７…変流器 １８…抵抗 １９…ダイオー
ド ２０…抵抗 ２１…ＦＥＴ ２２，２３…ダイオード ２４…抵抗 ２５，２６…ツェナダイオード ２７…抵抗 ２８…ダイオード ２９…過電流制
御回路 ３０，３１…抵抗
デンサ ３…トランス ４…主スイッチ
ング素子 ５…抵抗 ６…ＦＥＴ ７…ダイオード ８…コンデンサ ９…チョークコイル １０，１１…抵抗 １２，１２’…出力端子 １３…２次側制
御回路 １４…ホトカプラ １５…制御回路 １６…比較増幅回路 １７…変流器 １８…抵抗 １９…ダイオー
ド ２０…抵抗 ２１…ＦＥＴ ２２，２３…ダイオード ２４…抵抗 ２５，２６…ツェナダイオード ２７…抵抗 ２８…ダイオード ２９…過電流制
御回路 ３０，３１…抵抗
Claims (5)
- 【請求項１】 整流側或いはフライホイール側にＦＥＴ
を用いた電源回路において，主スイッチング素子により
オン，オフされた電流を検出するように変流器の１次巻
線を接続し，該変流器の２次巻線により上記ＦＥＴを駆
動することを特徴とする電源回路。 - 【請求項２】 整流側にＦＥＴを用いた電源回路におい
て，１次巻線が主スイッチング素子と直列に接続され，
２次巻線間に該主スイッチング素子のオン時に導通する
極性のダイオードと抵抗よりなる直列回路が接続された
変流器と，該抵抗の両端にゲートとソースが接続され，
主スイッチング素子のオン時にオンするＦＥＴとからな
ることを特徴とする電源回路。 - 【請求項３】 フライホイール側にＦＥＴを用いた電源
回路において，１次巻線が主スイッチング素子と直列に
接続され，２次巻線間に該主スイッチング素子のオン時
に導通する極性のダイオードと抵抗よりなる直列回路が
接続された変流器と，上記変流器の２次巻線間に上記主
スイッチング素子のオフ時に導通する極性のダイオード
を介してゲートとソースが接続され，主スイッチング素
子のオフ時にオンするＦＥＴとからなることを特徴とす
る電源回路。 - 【請求項４】 整流側及びフライホイール側にＦＥＴを
用いた電源回路において，変流器の第１の巻線が，主ス
イッチング素子と直列に接続され，変流器の第２の巻線
間に，主スイッチング素子のオン時に導通する極性でダ
イオードと抵抗よりなる直列回路が接続され，該抵抗の
両端に整流側ＦＥＴのゲートとソースが主スイッチング
素子のオン時に整流側ＦＥＴが導通する極性で接続され
ると共に，変流器の第３の巻線が，フライホイール側Ｆ
ＥＴのゲート，ソース間に，主スイッチング素子のオフ
時に上記フライホイール側ＦＥＴが導通する極性で接続
されることを特徴とする電源回路。 - 【請求項５】 上記変流器にＦＥＴ駆動以外の巻線を設
け，該巻線の電圧を過電流保護の検出電圧として使用す
ることを特徴とする請求項１乃至４のいずれかに記載の
電源回路。
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| JP15613096A JP3543287B2 (ja) | 1996-05-28 | 1996-05-28 | 電源回路 |
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- 1996-05-28 JP JP15613096A patent/JP3543287B2/ja not_active Expired - Fee Related
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