JP2617318B2 - Ｄｃ−ｄｃコンバーター - Google Patents
Ｄｃ−ｄｃコンバーターInfo
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- JP2617318B2 JP2617318B2 JP20045287A JP20045287A JP2617318B2 JP 2617318 B2 JP2617318 B2 JP 2617318B2 JP 20045287 A JP20045287 A JP 20045287A JP 20045287 A JP20045287 A JP 20045287A JP 2617318 B2 JP2617318 B2 JP 2617318B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はリンギング回路を使用するDC−DCコンバータ
ーに関する。
ーに関する。
（従来技術） 従来リンギング回路を使用するDC−DCコンバータの回
路構成は第２図に示す如く主スイッチング素子をトラン
ジスタTR1にて行なうのが一般的であった。同図に於い
て従来一般のリンギング回路を用いたDC−DCコンバータ
を少して説明する。
路構成は第２図に示す如く主スイッチング素子をトラン
ジスタTR1にて行なうのが一般的であった。同図に於い
て従来一般のリンギング回路を用いたDC−DCコンバータ
を少して説明する。
電力供給トランスＴの一次側に入力用巻線N1と中間タ
ップ付き出力制御用巻線N2を備え該入力用巻線N1の巻終
りをNPN形トランジスタTR1のコレクタ端と接続し，電源
入力端からは抵抗R1を介し前記トランジスタTR1のベー
ス端，トランジスタTR2のコレクタ端，並びに抵抗R2を
介し出力制御用トランス巻線N2の巻始めの一端と接続
し，前記トランジスタTR2のベース端は出力制御用トラ
ンス巻線N2の中間タップよりダイオードRC1及び可変抵
抗器RVを介し接続する。更にダイオードRC1の出力端と
出力制御用トランス巻線N2の巻終りの一端との間にコン
デンサC1を接続する。一方電力供給トランスの二次側に
は巻線Noutに対し直列にダイオードRC2及び前記Noutに
対し並列にコンデンサC2を接続する。今，電源入力端か
らDC電圧VINなる電源が供給されると抵抗R1を介しトラ
ンジスタTR1のベース電流iB1が流れ，トランスの巻線N1
にはhfe iB1の電流が流れることによりトランスの出力
側巻線Nout電圧を生ずるが電位方向がダイオードRC2の
電位方向とは異なるため出力側に電流は流れない。即ち
トランスＴをTR1の負荷と見た場合インダクタンスとし
て見える。このためトランジスタTR1が飽和してトラン
スＴに電流が流れ始めるとその値は時間に対して１次の
直線となる。
ップ付き出力制御用巻線N2を備え該入力用巻線N1の巻終
りをNPN形トランジスタTR1のコレクタ端と接続し，電源
入力端からは抵抗R1を介し前記トランジスタTR1のベー
ス端，トランジスタTR2のコレクタ端，並びに抵抗R2を
介し出力制御用トランス巻線N2の巻始めの一端と接続
し，前記トランジスタTR2のベース端は出力制御用トラ
ンス巻線N2の中間タップよりダイオードRC1及び可変抵
抗器RVを介し接続する。更にダイオードRC1の出力端と
出力制御用トランス巻線N2の巻終りの一端との間にコン
デンサC1を接続する。一方電力供給トランスの二次側に
は巻線Noutに対し直列にダイオードRC2及び前記Noutに
対し並列にコンデンサC2を接続する。今，電源入力端か
らDC電圧VINなる電源が供給されると抵抗R1を介しトラ
ンジスタTR1のベース電流iB1が流れ，トランスの巻線N1
にはhfe iB1の電流が流れることによりトランスの出力
側巻線Nout電圧を生ずるが電位方向がダイオードRC2の
電位方向とは異なるため出力側に電流は流れない。即ち
トランスＴをTR1の負荷と見た場合インダクタンスとし
て見える。このためトランジスタTR1が飽和してトラン
スＴに電流が流れ始めるとその値は時間に対して１次の
直線となる。
上記説明からこの回路構成に於いては下記の如く表わ
せる。
せる。
（但しTR1は飽和時VCE sat＝0,LNIはトランスＴに於け
る巻線N1のインダクタンス,tはTR1が飽和してからの時
間を表わす。） トランジスタTR1におけるベース電流は一定のためコ
レクタ電流は時間と共に増え続けるが、ベース電流のhf
e倍以上は増加せず、トランジスタは飽和状態を維持す
ることができなくなり、巻線N1の電圧が低下する。これ
により巻線N2及びN2′の電圧が低下しトランジスタTR1
のベース電流不足はさらに助長され、該トランジスタTR
1は急激にOFF状態へ移行する。したがって、コイルの特
性上トランスの巻線Noutには逆起電力が発生し、蓄えた
エネルギーは巻線Nout及びダイオードRC2を介して出力
側へ伝送される。
る巻線N1のインダクタンス,tはTR1が飽和してからの時
間を表わす。） トランジスタTR1におけるベース電流は一定のためコ
レクタ電流は時間と共に増え続けるが、ベース電流のhf
e倍以上は増加せず、トランジスタは飽和状態を維持す
ることができなくなり、巻線N1の電圧が低下する。これ
により巻線N2及びN2′の電圧が低下しトランジスタTR1
のベース電流不足はさらに助長され、該トランジスタTR
1は急激にOFF状態へ移行する。したがって、コイルの特
性上トランスの巻線Noutには逆起電力が発生し、蓄えた
エネルギーは巻線Nout及びダイオードRC2を介して出力
側へ伝送される。
一方、出力側制御用トランス巻線N2及びN2′において
は、巻線N1に電流が流れることにより生じる磁束により
起電力がTR1のベース端に向かって生じる。その際、コ
ンデンサC1を充電し、可変抵抗RVを介してトランジスタ
TR2のベース端へ入力するが、前述したように該トラン
ジスタTR1がOFF状態に移行するに伴ってトランスの極性
が反転するので、巻線N1に蓄積されたエネルギーによっ
て巻線N2を流れる電流方向も反転し、トランス巻線N2及
びN2′では端子３から端子５方向に電流が流れ、トラン
ジスタTR1をさらに完全なOFF状態にする。
は、巻線N1に電流が流れることにより生じる磁束により
起電力がTR1のベース端に向かって生じる。その際、コ
ンデンサC1を充電し、可変抵抗RVを介してトランジスタ
TR2のベース端へ入力するが、前述したように該トラン
ジスタTR1がOFF状態に移行するに伴ってトランスの極性
が反転するので、巻線N1に蓄積されたエネルギーによっ
て巻線N2を流れる電流方向も反転し、トランス巻線N2及
びN2′では端子３から端子５方向に電流が流れ、トラン
ジスタTR1をさらに完全なOFF状態にする。
この際、前記トランス巻線N2及びN2′よりダイオード
RC1を介してトランジスタTR2のベース端に供給される電
流は発生しないが、コンデンサC1よりの放電により、ト
ランジスタTR2のベースには可変抵抗RVを介して常に電
流が流れる。
RC1を介してトランジスタTR2のベース端に供給される電
流は発生しないが、コンデンサC1よりの放電により、ト
ランジスタTR2のベースには可変抵抗RVを介して常に電
流が流れる。
上記の如くトランジスタTR2は常に能動状態で使用さ
れTR2のベース電流を可変抵抗RVの抵抗値により増減さ
せる異により該トランジスタTR2のコレクタ電流を制御
し，トランジスタTR1のベース電流を増減させ出力用ト
ランス巻線N1に流れる電流を制御する即ち電流制御形の
DC−DCコンバーターである。
れTR2のベース電流を可変抵抗RVの抵抗値により増減さ
せる異により該トランジスタTR2のコレクタ電流を制御
し，トランジスタTR1のベース電流を増減させ出力用ト
ランス巻線N1に流れる電流を制御する即ち電流制御形の
DC−DCコンバーターである。
前記可変抵抗器RVは出力電圧を一定に保つためにDC−
DCコンバーター出力Voからフィードバックされた信号に
より変化し，出力Voが大のときは抵抗値を小さく，出力
Voが小のときには抵抗値を大きくする様設定する。入力
電圧が大きくなった場合，入力電圧に比例し出力電圧Vo
も大きくなろうとするが可変抵抗RVの抵抗値が小さくな
ることによりトランジスタTR2に流れる電流が大きくな
り，トランジスタTR1のベース電位を下げ，トランジス
タTR1の作動時間を短かくし前記出力用巻線N1を流れる
電流を制限し，その結果出力Voを一定にしようとするも
のである。
DCコンバーター出力Voからフィードバックされた信号に
より変化し，出力Voが大のときは抵抗値を小さく，出力
Voが小のときには抵抗値を大きくする様設定する。入力
電圧が大きくなった場合，入力電圧に比例し出力電圧Vo
も大きくなろうとするが可変抵抗RVの抵抗値が小さくな
ることによりトランジスタTR2に流れる電流が大きくな
り，トランジスタTR1のベース電位を下げ，トランジス
タTR1の作動時間を短かくし前記出力用巻線N1を流れる
電流を制限し，その結果出力Voを一定にしようとするも
のである。
しかしながら上記方法では出力電圧の制御はトランジ
スタTR2のコレクタ電流を変化させて行なっているが，
トランジスタTR1のベース電流はトランジスタTR2のコレ
クタ電流により常に減少させられているので該トランジ
スタTR1を動作させるためにそのベース入力として余分
にバイアスを与えなくてはならず，更に出力の負荷変動
及び入力変動とにより可変抵抗器RVの値を増減し，トラ
ンジスタTR2のベース入力を制御するため該トランジス
タTR2のコレクタ電流に直線性を持たし，前記トランジ
スタTR1のベース電流を制御することは困難でありか
つ，無負荷時には前記トランジスタTR1のスイッチング
周期が短くなり，従来一般的に電源回路に用いられるト
ランジスタはスイッチング周波数の低いものであるため
動作が追従できなくなる欠点があった。又，トランスＴ
に於ける入力電流と出力電流との関係は第３図に示す如
く N1・IIN（ピーク）＝Nout・Iout（ピーク） となり通常出力最大時には入力側電流の流れる時間と出
力側に電流の流れる時間とはほぼ等しくなるため，入力
側電流の最大値は平均入力電流の４倍にもなり，そして
更に電源回路用に用いられるトランジスタは一般的に増
幅率が低いため出力側にて高出力を得ようとする場合に
はベース電流値を入力平均電流値の1/2程度まで与える
必要が生じ電力消費による損失が甚大である。
スタTR2のコレクタ電流を変化させて行なっているが，
トランジスタTR1のベース電流はトランジスタTR2のコレ
クタ電流により常に減少させられているので該トランジ
スタTR1を動作させるためにそのベース入力として余分
にバイアスを与えなくてはならず，更に出力の負荷変動
及び入力変動とにより可変抵抗器RVの値を増減し，トラ
ンジスタTR2のベース入力を制御するため該トランジス
タTR2のコレクタ電流に直線性を持たし，前記トランジ
スタTR1のベース電流を制御することは困難でありか
つ，無負荷時には前記トランジスタTR1のスイッチング
周期が短くなり，従来一般的に電源回路に用いられるト
ランジスタはスイッチング周波数の低いものであるため
動作が追従できなくなる欠点があった。又，トランスＴ
に於ける入力電流と出力電流との関係は第３図に示す如
く N1・IIN（ピーク）＝Nout・Iout（ピーク） となり通常出力最大時には入力側電流の流れる時間と出
力側に電流の流れる時間とはほぼ等しくなるため，入力
側電流の最大値は平均入力電流の４倍にもなり，そして
更に電源回路用に用いられるトランジスタは一般的に増
幅率が低いため出力側にて高出力を得ようとする場合に
はベース電流値を入力平均電流値の1/2程度まで与える
必要が生じ電力消費による損失が甚大である。
（発明の目的） 本発明は上述の如くリンギング回路を使用するDC−DC
コンバーターに於ける電力損失を軽減する出力制御回路
を提供することを目的とする。
コンバーターに於ける電力損失を軽減する出力制御回路
を提供することを目的とする。
（発明の概要） 本発明は上記目的を達成するために下記の如く回路を
構成する。
構成する。
従来技術で示した回路に於いて主スイッチング素子で
ある出力用トランジスタTR1をFETに置換し，それに供な
い出力制御用トランス巻線N2の中間タップより可変抵抗
器RVを介して出力制御用トランジスタTRのベース端と接
続し，前記可変抵抗器RVに対し並列にダイオードRC1と
抵抗R3との直列回路を接続し、更にトランジスタTRのベ
ース，エミッタ間にコンデンサC1を接続する。前記トラ
ンジスタTRを出力制御用巻線N2の出力にてスイッチング
させ前記FETを制御するよう構成する。
ある出力用トランジスタTR1をFETに置換し，それに供な
い出力制御用トランス巻線N2の中間タップより可変抵抗
器RVを介して出力制御用トランジスタTRのベース端と接
続し，前記可変抵抗器RVに対し並列にダイオードRC1と
抵抗R3との直列回路を接続し、更にトランジスタTRのベ
ース，エミッタ間にコンデンサC1を接続する。前記トラ
ンジスタTRを出力制御用巻線N2の出力にてスイッチング
させ前記FETを制御するよう構成する。
（発明の実施例） 以下図示した実施例に基づき本発明を詳細に説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
同図に於いてＴは電力供給トランスであって該トラン
スＴの一次側に入力用巻線N1及び中間タップを持つ出力
制御用巻線N2を備え，前記巻線N1の巻終り端をFETのド
レイン端と接続し，該FETのゲート端は電源入力端から
ブリーダー抵抗R1を介して接続し更に，出力制御用NPN
形トランジスタTRのコレクタ端と接続する。出力制御用
巻線N2の巻始めの一端は電源入力端から抵抗R1,R2を介
し接続され，該巻線N2の中間タップからは可変抵抗器RV
を介して前記出力制御用トランジスタTRのベース端と接
続する。該トランジスタTRのベース，エミッタ間にはコ
ンデンサC1を又，前記可変抵抗器に対し並列にダイオー
ドRC1と抵抗R3との直列回路を接続する。
スＴの一次側に入力用巻線N1及び中間タップを持つ出力
制御用巻線N2を備え，前記巻線N1の巻終り端をFETのド
レイン端と接続し，該FETのゲート端は電源入力端から
ブリーダー抵抗R1を介して接続し更に，出力制御用NPN
形トランジスタTRのコレクタ端と接続する。出力制御用
巻線N2の巻始めの一端は電源入力端から抵抗R1,R2を介
し接続され，該巻線N2の中間タップからは可変抵抗器RV
を介して前記出力制御用トランジスタTRのベース端と接
続する。該トランジスタTRのベース，エミッタ間にはコ
ンデンサC1を又，前記可変抵抗器に対し並列にダイオー
ドRC1と抵抗R3との直列回路を接続する。
一方トランス二次側に於いて巻線Noutに対し直列にダ
イオードRC2及び巻線Noutに対し並列にコンデンサC2を
接続する。
イオードRC2及び巻線Noutに対し並列にコンデンサC2を
接続する。
上記の如く構成した回路に於いて電源入力端からVIN
なるDC電圧が入力されると抵抗R1及びR2により分圧した
電圧がFETのゲート端に与えられ，該FETは飽和状態とな
り巻線N1を流れる電流は従来回路のトランジスタTR1の
場合と同様に時間に対して一定の傾きで増加していく。
出力側に伝送するのに必要な一次側のエネルギーはFET
がON状態となった時入力用巻線N1を電流が流れる経過時
間により決定され，該経過時間の制御はトランジスタTR
のON−OFFにより行われ，該トランジスタTRのベース端
にトランスの磁束により巻線N2に発生した電圧を可変抵
抗RVとコンデンサC1とによる時定数回路で遅らせそれに
供ない前記トランジスタTRの作動開始時間を遅らせるこ
とによりFETのゲート電位の降下を遅らせFETを作動継続
させることにより出力を得る。上記の如く出力制御は可
変抵抗RVを制御することにより行なわれる。
なるDC電圧が入力されると抵抗R1及びR2により分圧した
電圧がFETのゲート端に与えられ，該FETは飽和状態とな
り巻線N1を流れる電流は従来回路のトランジスタTR1の
場合と同様に時間に対して一定の傾きで増加していく。
出力側に伝送するのに必要な一次側のエネルギーはFET
がON状態となった時入力用巻線N1を電流が流れる経過時
間により決定され，該経過時間の制御はトランジスタTR
のON−OFFにより行われ，該トランジスタTRのベース端
にトランスの磁束により巻線N2に発生した電圧を可変抵
抗RVとコンデンサC1とによる時定数回路で遅らせそれに
供ない前記トランジスタTRの作動開始時間を遅らせるこ
とによりFETのゲート電位の降下を遅らせFETを作動継続
させることにより出力を得る。上記の如く出力制御は可
変抵抗RVを制御することにより行なわれる。
同図に於けるRC1,R3はFET OFF時にトランジスタTRの
ベース，エミッタ間電圧VBEをOVにリセットし次回FET作
動時にトランジスタTRのVBEをOVスタートさせ，コンデ
ンサの残留電位によるトランジスタTRの誤動作を防止す
るものである。
ベース，エミッタ間電圧VBEをOVにリセットし次回FET作
動時にトランジスタTRのVBEをOVスタートさせ，コンデ
ンサの残留電位によるトランジスタTRの誤動作を防止す
るものである。
上述の如く回路を構成し主スイッチング素子にFETを
使用することにより出力制御はFETのゲート端の電圧で
制御する即ち電圧制御であり，入力用トランス巻線N1に
流れる電流はFETのゲート端に与える電流により影響を
受けることなく出力に対応でき，従来回路に於いて主ス
イッチング素子であるトランジスタのベース端へ必要と
していた余分なバイアスを除去することができ更に上記
利点に供ない抵抗R2の値も従来回路と比較して大きくで
きるので本願発明の制御回路に於いて扱う電力は従来回
路に比べ遥かに少なくすることが可能である。
使用することにより出力制御はFETのゲート端の電圧で
制御する即ち電圧制御であり，入力用トランス巻線N1に
流れる電流はFETのゲート端に与える電流により影響を
受けることなく出力に対応でき，従来回路に於いて主ス
イッチング素子であるトランジスタのベース端へ必要と
していた余分なバイアスを除去することができ更に上記
利点に供ない抵抗R2の値も従来回路と比較して大きくで
きるので本願発明の制御回路に於いて扱う電力は従来回
路に比べ遥かに少なくすることが可能である。
また，回路構成に於いても種々の変形が考えられる。
第４図は本発明の変形実施例を示す回路図である。同
図に於いて出力側の信号の制御は可変抵抗RVを用いずフ
ォトカップラと該フォトカップラと並列に接続した抵抗
R4とを接続し，更にフォトカプラの発光部とシャントレ
ギュレーターに直列に接続したものを出力端に並列に接
続する。前記シャントレギュレーターのベース入力端は
出力端と並列に接続した抵抗R6,R7の接点と接続する。
該シャントレギュレーターの作用構造を簡単に説明す
る。シャントレギュレーターは第９図に示す如くNPN形
トランジスタのエミッタ端に対しトランジスタを流れる
電流と逆方向にツェナーダイオードを直列に接続したも
のでVBEがある値以上になるとツェナーダイオードに於
いて降伏を生じコレクタ，エミッタ間の電流が流れトラ
ンジスタを能動状態とするものである。
図に於いて出力側の信号の制御は可変抵抗RVを用いずフ
ォトカップラと該フォトカップラと並列に接続した抵抗
R4とを接続し，更にフォトカプラの発光部とシャントレ
ギュレーターに直列に接続したものを出力端に並列に接
続する。前記シャントレギュレーターのベース入力端は
出力端と並列に接続した抵抗R6,R7の接点と接続する。
該シャントレギュレーターの作用構造を簡単に説明す
る。シャントレギュレーターは第９図に示す如くNPN形
トランジスタのエミッタ端に対しトランジスタを流れる
電流と逆方向にツェナーダイオードを直列に接続したも
のでVBEがある値以上になるとツェナーダイオードに於
いて降伏を生じコレクタ，エミッタ間の電流が流れトラ
ンジスタを能動状態とするものである。
シャントレギュレーターは上記の如く動作するもので
あるから設定する出力電圧に応じ前記ダイオードの容量
及び分圧抵抗R6,R7を選定すれば良い。
あるから設定する出力電圧に応じ前記ダイオードの容量
及び分圧抵抗R6,R7を選定すれば良い。
フォトカップラと抵抗R4を並列に接続した場合のVBE
電圧波形と抵抗R4のみのVBE電圧波形を比較した図を第
５図に示す。
電圧波形と抵抗R4のみのVBE電圧波形を比較した図を第
５図に示す。
同図に示す如く抵抗R4はフォトカップラが無制御の状
態となってもt2以上の長い時間FETを動作させることが
ないことがわかる。更にフォトカプラを使用する異によ
り制御系と出力側に電位差があるとき制御系への雑音侵
入を防止する効果がある。
態となってもt2以上の長い時間FETを動作させることが
ないことがわかる。更にフォトカプラを使用する異によ
り制御系と出力側に電位差があるとき制御系への雑音侵
入を防止する効果がある。
第６図は本発明の変形実施例を示す回路図である。
同図に於いてトランジスタTR1のベースエミッタ間電
圧VBEをOVにリセットするためPNP形トランジスタTR2の
エミッタ端を前記トランジスタTR1のベース端と，前記T
R2のコレクタ端をTR1のエミッタ端及びTR2のベース端を
出力制御用巻線N2の中間タップと接続することによりFE
TがOFFとなり巻線N2の電位が下がるとトランジスタTR1
のベース端に於ける残留電位をアースに落すものであ
る。
圧VBEをOVにリセットするためPNP形トランジスタTR2の
エミッタ端を前記トランジスタTR1のベース端と，前記T
R2のコレクタ端をTR1のエミッタ端及びTR2のベース端を
出力制御用巻線N2の中間タップと接続することによりFE
TがOFFとなり巻線N2の電位が下がるとトランジスタTR1
のベース端に於ける残留電位をアースに落すものであ
る。
第７図は本発明の変形実施例を示す回路図である。
同図に於ける出力制御は出力端Voutと並列に接続した
抵抗R7,R8の分圧にある値以上の電圧が生じた時，即ちV
oが増加したときシャントレギュレーターIc1を動作させ
それに供ないPNP形トランジスタTR2をONとし,TR2のエミ
ッタからコレクタへはフォトカップラのダイオード側に
流れる電流に比例した電流をトランジスタTR1のベース
端へ流すことによりTR1のベース端及びエミッタ端に接
続したコンデンサC1の充電時間を短縮させTR1に於ける
動作開始時間の遅れを少なくし能動状態にすることによ
り主スイッチング素子であるFETのゲート電流の電位を
下げ該FETを遮断し出力を制御するものである。この場
合のTR1のVBE電圧波形を第８図に示す。
抵抗R7,R8の分圧にある値以上の電圧が生じた時，即ちV
oが増加したときシャントレギュレーターIc1を動作させ
それに供ないPNP形トランジスタTR2をONとし,TR2のエミ
ッタからコレクタへはフォトカップラのダイオード側に
流れる電流に比例した電流をトランジスタTR1のベース
端へ流すことによりTR1のベース端及びエミッタ端に接
続したコンデンサC1の充電時間を短縮させTR1に於ける
動作開始時間の遅れを少なくし能動状態にすることによ
り主スイッチング素子であるFETのゲート電流の電位を
下げ該FETを遮断し出力を制御するものである。この場
合のTR1のVBE電圧波形を第８図に示す。
（発明の効果） 本発明は以上説明したようにDC−DCコンバーターの出
力制御回路に於いて主スイッチング素子にFETを使用す
ることにより該出力制御回路に於ける電力消費を低減さ
せることを可能とした。
力制御回路に於いて主スイッチング素子にFETを使用す
ることにより該出力制御回路に於ける電力消費を低減さ
せることを可能とした。
第１図は本発明の基本的回路図の一実施例，第２図は従
来技術に於ける基本的回路図，第３図は従来回路に於け
る入出力特性図，第４図，第６図，第７図，第８図はそ
れぞれ本発明の変形実施例を示す回路図，第５図は第４
図に於ける変形実施例と基本的回路実施例の特性を表わ
す図である。第９図はシャントレギュレータIc1の等価
回路図である。 Ｔ……トランス,TR1,TR2……トランジスタ,FET……絶縁
ゲート形電界効果トランジスタ,R1〜R8……抵抗,RV……
可変抵抗器,PC1,PC2……フォトカップラ操作部及び制御
部,Ic1……シャントレギュレーター,C1,C2……コンデン
サ,RC1,RC2……ダイオード。
来技術に於ける基本的回路図，第３図は従来回路に於け
る入出力特性図，第４図，第６図，第７図，第８図はそ
れぞれ本発明の変形実施例を示す回路図，第５図は第４
図に於ける変形実施例と基本的回路実施例の特性を表わ
す図である。第９図はシャントレギュレータIc1の等価
回路図である。 Ｔ……トランス,TR1,TR2……トランジスタ,FET……絶縁
ゲート形電界効果トランジスタ,R1〜R8……抵抗,RV……
可変抵抗器,PC1,PC2……フォトカップラ操作部及び制御
部,Ic1……シャントレギュレーター,C1,C2……コンデン
サ,RC1,RC2……ダイオード。
Claims (4)
- 【請求項１】リンギング回路を用いたDC−DCコンバータ
ーのトランスＴに於いて、該トランスの一次側に入力用
コイルN1及び中間タップを有する出力制御用コイルN2を
備え、入力用コイルN1に対し直列に電界効果形トランジ
スタFETのドレイン端を接続し、該電界効果形トランジ
スタFETのゲート電流はトランジスタTRのコレクタ電流
により制御すると共に、出力制御用コイルN2の中間タッ
プを可変抵抗器RVを介して該トランジスタTRのベース端
と接続し、前記可変抵抗器RVに対し並列にダイオードRC
1と抵抗R3との直列回路を接続し、更に前記トランジス
タTRのベース、エミッタ間にコンデンサC1を接続したこ
とを特徴とするDC−DCコンバーター。 - 【請求項２】前記可変抵抗器RVの代わりにフォトカプラ
を用いて構成したことを特徴とする特許請求の範囲第１
項記載のDC−DCコンバーター。 - 【請求項３】前記可変抵抗器RVの代わりにトランジスタ
を用いて構成したことを特徴とする特許請求の範囲第１
項記載のDC−DCコンバーター。 - 【請求項４】前記ダイオードRC1及び抵抗R3の代わりに
トランジスタを用いて構成したことを特徴とする特許請
求の範囲第１項記載のDC−DCコンバーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20045287A JP2617318B2 (ja) | 1987-08-11 | 1987-08-11 | Ｄｃ−ｄｃコンバーター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20045287A JP2617318B2 (ja) | 1987-08-11 | 1987-08-11 | Ｄｃ−ｄｃコンバーター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6447275A JPS6447275A (en) | 1989-02-21 |
| JP2617318B2 true JP2617318B2 (ja) | 1997-06-04 |
Family
ID=16424538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20045287A Expired - Lifetime JP2617318B2 (ja) | 1987-08-11 | 1987-08-11 | Ｄｃ−ｄｃコンバーター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617318B2 (ja) |
-
1987
- 1987-08-11 JP JP20045287A patent/JP2617318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6447275A (en) | 1989-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961119 |